CN112542087A - 显示装置 - Google Patents

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孙昇锡
李禹根
金璱基
尹甲洙
白铉雄
李在贤
郑守正
赵正京
崔昇夏
崔畯焕
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Samsung Display Co Ltd
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Abstract

提供了显示装置。显示装置包括衬底、第一导电层、第一绝缘层、半导体层、第二绝缘层和第二导电层，其中，第一导电层位于衬底上，第一导电层包括数据信号线，第一绝缘层位于第一导电层上，半导体层位于第一绝缘层上，半导体层包括第一半导体图案，第二绝缘层位于半导体层上，并且第二导电层位于第二绝缘层上，第二导电层包括栅电极、晶体管第一电极和晶体管第二电极，其中，栅电极布置成与第一半导体图案重叠，晶体管第一电极布置成与第一半导体图案的部分重叠，其中，晶体管第一电极通过穿透第一绝缘层和第二绝缘层的接触孔电连接到数据信号线，并且晶体管第二电极布置成与第一半导体图案的另外部分重叠。

Description

显示装置
相关申请的交叉引用
本申请要求于2019年9月23日提交到韩国知识产权局的第10-2019-0116532号韩国专利申请的优先权及权益，该韩国专利申请的全部内容通过引用并入本文。
技术领域
本公开涉及显示装置。
背景技术
向用户提供一个或多个图像的电子装置(诸如电视(TV)、智能电话、平板个人计算机(PC)、数码相机、膝上型计算机或导航装置)包括用于显示一个或多个图像的显示装置。
显示装置可包括像素和用于驱动像素的像素电路。像素电路可通过使用布线和薄膜晶体管(TFT)来形成，而布线和薄膜晶体管(TFT)可设置在绝缘衬底上。布线焊盘可设置在布线的端部处，并且外部装置可安装在布线焊盘上。
显示装置可通过多个掩模工艺形成。掩模工艺可对于图案化布线或绝缘膜是有用的。然而，随着所使用的掩模工艺的数量增加，工艺效率可能降低并且成本可能增加。
将理解，技术部分的本背景技术部分旨在提供对于理解技术有用的背景。然而，技术部分的背景技术也可包括想法、概念或认知，但该想法、概念或认知并不是相关领域的技术人员在本文中所公开的主题的对应的有效申请日之前已知或意识到的内容的部分。
发明内容
实施方式提供具有改善的工艺效率的制造显示装置的方法。
实施方式也提供具有高度可靠的布线焊盘的显示装置。
然而，本公开的实施方式不限于本文中阐述的实施方式。通过参照下面给出的本公开的详细描述，上述和其它实施方式对于本公开所属技术领域的普通技术人员将变得更加显而易见。
根据实施方式，显示装置可包括衬底、第一导电层、第一绝缘层、半导体层、第二绝缘层和第二导电层，其中，第一导电层布置在衬底上，第一导电层包括数据信号线，第一绝缘层布置在第一导电层上，半导体层布置在第一绝缘层上，半导体层包括第一半导体图案，第二绝缘层布置在半导体层上，并且第二导电层布置在第二绝缘层上，第二导电层包括栅电极、晶体管第一电极和晶体管第二电极，其中，栅电极布置成与第一半导体图案重叠，晶体管第一电极布置成与第一半导体图案的部分重叠，其中，晶体管第一电极通过穿透第一绝缘层和第二绝缘层的接触孔电连接到数据信号线，并且晶体管第二电极布置成与第一半导体图案的另外部分重叠。
在实施方式中，第二导电层还可包括扫描信号线，并且栅电极可从扫描信号线分支。
在实施方式中，数据信号线可在第一方向上延伸，并且扫描信号线可在与第一方向相交的第二方向上延伸。
在实施方式中，栅电极可在第一方向上延伸。
在实施方式中，第一导电层还可包括设置在数据信号线的端部处的数据焊盘。
在实施方式中，第二导电层还可包括与数据焊盘重叠的焊盘电极。
在实施方式中，焊盘电极可通过穿透第一绝缘层和第二绝缘层的接触孔电连接到数据焊盘。
在实施方式中，显示装置可包括布置在第二导电层上的导电覆盖层。
在实施方式中，导电覆盖层可包括ZIO膜、IZO膜、ITO膜或由顺序地层叠设置的Ti层、Mo层和ITO层构成的多层膜。
在实施方式中，焊盘电极可与导电覆盖层电接触。在实施方式中，焊盘电极可包括铜。
在实施方式中，栅电极、晶体管第一电极和晶体管第二电极可彼此间隔开。
在实施方式中，晶体管第一电极可通过穿透第二绝缘层的接触孔电连接到第一半导体图案的部分。
在实施方式中，半导体层还可包括布置成与第一半导体图案分开的第二半导体图案。
在实施方式中，第一导电层还可包括第一电源布线，并且第一电源布线可布置成与第二半导体图案的部分重叠并且可通过穿透第一绝缘层和第二绝缘层的接触孔电连接到第二半导体图案的部分。
根据实施方式，显示装置可包括衬底、第一导电层、第一绝缘层、半导体层、第二绝缘层、第二导电层、第三绝缘层、第三导电层、发光元件、驱动晶体管和第一开关晶体管，其中，第一导电层布置在衬底上，第一绝缘层布置在第一导电层上，半导体层布置在第一绝缘层上，第二绝缘层布置在半导体层上，第二导电层布置在第二绝缘层上，第三绝缘层布置在第二导电层上，第三导电层布置在第三绝缘层上，发光元件布置在像素中，驱动晶体管向发光元件提供驱动电流，并且第一开关晶体管将数据信号传输到驱动晶体管的栅电极，其中，第一导电层可包括电连接到驱动晶体管的驱动晶体管第一电极的第一电源布线以及电连接到第一开关晶体管的第一开关晶体管第一电极的数据信号线，半导体层可包括布置成与第一电源布线重叠的第一半导体图案以及布置成与第一半导体图案分开的第二半导体图案，并且第二导电层可包括第一开关晶体管第一电极和驱动晶体管第一电极。
在实施方式中，第二半导体图案的部分可与数据信号线重叠。
在实施方式中，第二导电层还可包括将扫描信号传输到第一开关晶体管的栅电极的扫描信号线。
在实施方式中，数据信号线和第一电源布线可在第一方向上延伸，并且扫描信号线可在与第一方向相交的第二方向上延伸。
在实施方式中，显示装置可包括将感测信号传输到驱动晶体管第一电极的第二开关晶体管，其中，第二导电层还可包括可将感测信号传输到第二开关晶体管的栅电极的感测信号线。
在实施方式中，第三导电层可通过穿透第三绝缘层的接触孔电连接到驱动晶体管第一电极。
根据前述和其它实施方式，由于可通过相同的掩模工艺来形成每个晶体管的栅电极以及第一电极和第二电极，因此可不需要附加掩模工艺，并且结果是，可改善工艺效率。
由于第二导电层上的导电覆盖层可用作布线焊盘的接触电极，因此可不需要附加掩模工艺，并且结果是，可改善工艺效率。
此外，可防止形成布线焊盘的导电层与反应性材料直接接触，并且结果是，可改善可靠性。
通过以下详细描述、附图和权利要求，其它特征和实施方式可为显而易见的。
附图说明
通过参照附图详细描述本公开的实施方式，本公开的上述和其它实施方式以及特征将变得更加显而易见，在附图中：
图1是根据实施方式的显示装置的平面视图；
图2是图1的显示装置的示意性剖面视图；
图3是图1的显示装置的第一显示衬底的电路层的布局视图；
图4是图1的显示装置的像素的等效电路图；
图5是图1的显示装置的像素的布局视图；
图6是图5的部分Q的切口布局视图；
图7示出了沿图5的多个线I-I'、II-II'和III-III'截取的示意性剖面视图；
图8至图14是示出制造图7的显示装置的方法的示意性剖面视图；
图15是根据实施方式的显示装置的像素的示意性剖面视图；
图16是根据实施方式的显示装置的像素的示意性剖面视图；
图17和图18是示出制造图16的显示装置的方法的示意性剖面视图；
图19是根据实施方式的显示装置的像素的布局视图；
图20是示出在图19的部分A中的晶体管中已发生缺陷的情况的切口布局视图；
图21是示出当图19的部分A中的晶体管中存在缺陷时可执行的修复操作的切口布局视图；
图22是根据实施方式的显示装置的像素的第一开关晶体管区的切口布局视图；
图23是根据实施方式的显示装置的像素的布局视图；以及
图24是沿图23的线XXIV-XXIV'截取的示意性剖面视图。
具体实施方式
在下文中将参照示出了实施方式的附图对本公开进行更加全面的描述。然而，本公开可以不同的形式实施，并且不应被解释为限于本文中所阐述的实施方式。相反，提供这些实施方式以使得本公开将是彻底和完整的，并且将向本领域技术人员全面地传达本公开的范围。
与描述无关的多个部分中的一些可不被提供以便描述本公开的实施方式，并且在整个说明书中相似的附图标记指相似的元件。
当层、膜、区、衬底或区域被称为在另一层、膜、区、衬底或区域“上”时，其可直接位于另一膜、区、衬底或区域上，或者它们之间可存在中间层、膜、区、衬底或区域。相反，当层、膜、区、衬底或区域被称为“直接”在另一层、膜、区、衬底或区域“上”时，它们之间可不存在中间层、膜、区、衬底或区域。此外，当层、膜、区、衬底或区域被称为在另一层、膜、区、衬底或区域“下方”时，其可直接位于另一层、膜、区、衬底或区域下方，或者它们之间可存在中间层、膜、区、衬底或区域。相反，当层、膜、区、衬底或区域被称为“直接”在另一层、膜、区、衬底或区域“下方”时，它们之间可不存在中间层、膜、区、衬底或区域。此外，“上方”或“上”可包括位于对象上或下方，并且并不必须暗示基于重力的方向。
为了描述的容易，空间相对术语“下方”、“之下”、“下部”、“上方”、“上部”或类似词可在本文中用于描述如图中所示的一个元件或部件与另一元件或部件之间的关系。将理解，除了附图中所描绘的取向之外，空间相对术语旨在涵盖装置在使用或操作中的不同取向。例如，在图中所示的装置被翻转的情况下，位于另一装置“下方”或“之下”的装置可被放置在另一装置“上方”。相应地，说明性术语“下方”可包括下部位置和上部位置这两者。装置也可取向在其它方向上，并因此，空间相对术语可依据取向而被不同地解释。
在整个说明书中，当元件被称为“连接”到另一元件时，该元件可“直接连接”到另一元件，或者通过介于它们之间的一个或多个中间元件“电连接”到另一元件。还将理解，当术语“包括”在本说明书中使用时，它可具体说明所陈述的特征、整数、步骤、操作、元件和/或部件的存在，但不排除其它特征、整数、步骤、操作、元件、部件和/或其任何组合的存在或添加。
在附图中，为了其描述的更好的理解、清楚和容易，元件的大小和厚度可被放大。然而，本公开不限于所示的大小和厚度。在附图中，为了清楚，层、膜、面板、区和其它元件的厚度可被夸大。在附图中，为了描述的更好的理解和容易，一些层和区域的厚度可被夸大。
此外，在说明书中，短语“在平面视图中”意味着从上方观察物体部时，并且短语“在示意性剖面视图中”意味着从侧面观察通过垂直地切割物体部而取得的示意性剖面视图时。
另外，术语“重叠”意味着第一物体可位于第二物体上方或下方或对着第二物体的侧面，并且反之亦然。附加地，术语“重叠”可包括层放、堆叠、面对或面对有、上方延伸、覆盖或部分覆盖或者本领域普通技术人员将意识到和理解的任何其它合适的术语。术语“面对”和“面对有”意味着第一元件可与第二元件直接地或间接地相对。在第三元件介于第一元件与第二元件之间的情况下，尽管仍然彼此面对，但是第一元件和第二元件可理解为彼此间接地相对。当元件被描述为与另一元件“不重叠”或“不会重叠”时，这可包括元件彼此间隔开、元件彼此偏移或元件彼此分开或者如本领域普通技术人员将意识到和理解的任何其它合适的术语。
考虑到讨论中的测量和与特定数量的测量相关的误差(即，测量系统的限制)，如本文中所使用的“约”或者“大约”包括在对于如本领域普通技术人员所确定的特定值的偏差的可接受范围内的所陈述值和均值。例如，“约”可意味着在一个或者多个标准偏差内，或者在所陈述值的±30％、20％、10％、5％之内。
出于其含义和解释的目的，在说明书和权利要求书中，术语“和/或”旨在包括术语“和”以及“或”的任意组合。例如，“A和/或B”可理解为意味着“A、B或者A和B”。术语“和”以及“或”可以结合或分离的方式使用，并且可理解为等同于“和/或”。出于其含义和解释的目的，在说明书和权利要求书中，短语“至少一个”旨在包括“选自...集群中的至少一个”。例如，“A和B中的至少一个”可理解为意味着“A、B或者A和B”。
将理解，虽然术语“第一”、“第二”等可在本文中用于描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开。为此，在不背离本公开的教导的情况下，下面讨论的第一元件可称为“第二”元件。相似地，第二元件也可称为第一元件。
除非另有定义，否则本文中所使用的所有术语(包括技术和科学术语)具有与本实施方式所属技术领域的普通技术人员通常理解的含义相同的含义。另外，还将理解，除非在本文中明确地如此限定，否则术语，诸如常用词典中限定的那些，应被解释为具有与它们在相关技术的上下文中的含义一致的含义，并且将不以理想化或者过于正式的含义来解释。
在下文中将参照附图对实施方式进行描述。
图1是根据实施方式的显示装置1的平面视图。
参照图1，显示装置1的实例可包括可提供一个或多个显示屏的许多种类或类型的电子装置。例如，在本公开的精神和范围内，显示装置1可为电视(TV)、笔记本计算机、监视器、广告牌、移动电话、智能电话、平板个人计算机(PC)、电子表、智能表、手表电话、移动通信终端、电子记事本、电子书阅读器、便携式多媒体播放器(PMP)、导航装置、游戏机、数码相机、物联网(IoT)装置或类似物。
显示装置1被示出为TV，但是本公开不限于此。在本公开的精神和范围内，显示装置1可具有4K、8K或类似级别的高清晰度或超高清晰度。
显示装置1可根据其如何显示一个图像或多个图像来分类。例如，显示装置1可分类为有机发光二极管(OLED)显示装置、无机电致发光(EL)显示装置、量子点发光二极管(QED)显示装置、微发光二极管(micro-LED)显示装置、等离子显示面板(PDP)显示装置、场发射显示(FED)装置、阴极射线管(CRT)显示装置、液晶显示(LCD)装置或电泳显示(EPD)装置。在下文中，显示装置1将被描述为例如OLED显示装置，但是本公开不限于此。例如，在不背离本公开的精神和范围的情况下，显示装置1也可应用于除OLED显示装置以外的各种其它显示装置。
显示装置1在平面视图中可具有基本上矩形形状。在显示装置1是TV的情况下，可排列显示装置1以使得其长边可在水平方向上对齐，但是本公开不限于此。替代性地，可排列显示装置1以使得其长边可在竖直方向上对齐。替代性地，可以可旋转地安装显示装置1以使得其长边可既在水平方向上又在竖直方向上变化地对齐。
显示装置1可包括显示区域DPA和非显示区域NDA。显示区域DPA可为可显示一个图像或多个图像的有效区。像显示装置1那样，在平面视图中显示区域DPA可具有基本上矩形的形状。
显示区域DPA可包括多个像素PX。多个像素PX可在行方向上和列方向上排列。在平面视图中像素PX可具有基本上矩形或正方形的形状，但是本公开不限于此。替代性地，在平面视图中像素PX可具有基本上菱形的形状，以使得多个像素PX中的每个的边可相对于显示装置1的边倾斜。多个像素PX可包括可显示不同颜色的多组像素PX。例如，多个像素PX可包括可分别为红色像素、绿色像素和蓝色像素的第一颜色像素、第二颜色像素和第三颜色像素，但是本公开不限于此。多个像素PX可以条纹或PenTile布局交替地排列。
非显示区域NDA可定位或布置在显示区域DPA的外围上。非显示区域NDA可围绕整个显示区域DPA或显示区域DPA的部分。显示区域DPA可具有基本上矩形的形状，并且非显示区域NDA可定位或布置成与显示区域DPA的所有四个边相邻。例如，非显示区域NDA可形成显示装置1的边框。
用于驱动显示区域DPA的驱动电路或驱动元件可定位或布置在非显示区域NDA中。例如，在分别与显示装置1的第一长边和第二长边(例如，下边和上边)相邻的第一非显示区域NDA1和第二非显示区域NDA2中，显示装置1的显示衬底上可设置有焊盘区域，并且外部装置EXD可安装在焊盘区域的焊盘电极上。外部装置EXD的实例可包括连接膜、印刷电路板(PCB)、驱动集成芯片(DIC)、连接件、布线连接膜和类似物。例如，在与显示装置1的第一短边(例如，左边)相邻的第三非显示区域NDA3中，扫描驱动器SDR可直接形成在显示装置1的显示衬底上。
图2是图1的显示装置1的示意性剖面视图。
图2示出了顶发射型显示装置，该顶发射型显示装置在远离可形成发射层EML的第一衬底1010的方向(即，朝向第二衬底21的方向)上发射光L，但是本公开不限于此。
参照图2，显示装置1可包括发射层EML、可覆盖发射层EML的封装膜ENC以及可定位或布置在封装膜ENC上的多个颜色控制结构。显示装置1可包括第一显示衬底10和可与第一显示衬底10相对的第二显示衬底20。发射层EML、封装膜ENC和多个颜色控制结构可包括在例如第一显示衬底10和第二显示衬底20中的一个中。
例如，第一显示衬底10可包括第一衬底1010、可定位或布置在第一衬底1010的第一表面上的发射层EML以及可定位或布置在发射层EML上的封装膜ENC。例如，第二显示衬底20可包括第二衬底21以及可定位或布置在第二衬底21的面对第一衬底1010的第一表面上的多个颜色控制结构。多个颜色控制结构可包括滤色器层CFL和波长转换层WCL。多个颜色控制结构可包括透光层TPL，而透光层TPL可定位或布置在一些像素PX中，以与波长转换层WCL处于相同水平上。
填充层30可定位或布置在封装膜ENC与多个颜色控制结构之间。填充层30可在填充第一显示衬底10与第二显示衬底20之间的空间的同时接合第一显示衬底10和第二显示衬底20。
第一显示衬底10的第一衬底1010可为绝缘衬底。第一衬底1010可包括透明材料。例如，第一衬底1010可包括诸如玻璃、石英或类似物的透明绝缘材料。第一衬底1010可为刚性衬底，但是本公开不限于此。替代性地，第一衬底1010可包括诸如聚酰亚胺的塑料材料以及可具有柔性，并且在这种情况下，第一衬底1010可为可弯曲的、可折叠的或可卷曲的，或者通常为柔性的。
像素电极PXE可定位或布置在第一衬底1010的第一表面上。多个像素电极PXE可定位或布置在各自的像素PX中。像素电极PXE在相邻的像素PX之间可是分离的。可驱动像素PX的电路层CCL可定位或布置在第一衬底1010上。电路层CCL可定位或布置在第一衬底1010与像素电极PXE之间。稍后将对电路层CCL进行详细描述。
像素电极PXE可为发光元件的第一电极，例如，阳极。像素电极PXE可具有高功函数材料(诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)或氧化铟(In2O3))的层和反射材料(诸如银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、铅(Pb)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)或其混合物)的层的堆叠。高功函数材料层可定位或布置在反射材料层上以比反射材料层靠近发射层EML。像素电极PXE可具有ITO/Mg、ITO/MgF2、ITO/Ag或ITO/Ag/ITO的多层结构，但是本公开不限于此。
像素限定膜PDL可沿着像素PX之间的边界定位或布置在第一衬底1010的第一表面上。像素限定膜PDL可定位或布置在像素电极PXE上，并且可包括可暴露像素电极PXE的开口。由于像素限定膜PDL和像素限定膜PDL的开口，可限定发射区域EMA和非发射区域NEM。像素限定膜PDL可包括有机绝缘材料，诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂或苯并环丁烯(BCB)。像素限定膜PDL可包括无机材料。
发射层EML可定位或布置在由像素限定膜PDL暴露的像素电极PXE上。在显示装置1是OLED显示装置的情况下，发射层EML可包括有机层，而有机层包括有机材料。在本公开的精神和范围内，有机层可包括有机发光层，并且可包括空穴注入/传输层和/或电子注入/传输层作为用于辅助光的发射的辅助层。在显示装置1是LED显示装置的情况下，发射层EML可包括诸如无机半导体的无机材料。
在实施方式中，多个发射层EML中的每个可具有串联结构，而在该串联结构中，在电荷生成层定位或布置在其间的情况下，多个有机发光层可在厚度方向上堆叠。多个有机发光层可发射相同波长的光或可发射不同波长的光。多个发射层EML中的每个的多个层中的至少一些可在相邻像素PX之间是分离的。
发射层EML可在所有像素PX中均发射相同颜色的光。例如，发射层EML可发射蓝色光或紫外(UV)光，并且多个颜色控制结构的波长转换层WCL可控制像素PX以显示不同颜色。
替代性地，多个发射层EML中的每个发射的光的波长可从一个像素PX到另一像素PX不同。例如，发射层EML可在第一颜色像素中发射第一颜色的光，在第二颜色像素中发射第二颜色的光并且在第三颜色像素中发射第三颜色的光。
公共电极CME可定位或布置在发射层EML上。公共电极CME不仅可与发射层EML接触，而且也可与像素限定膜PDL的顶表面接触。
遍布多个像素PX，公共电极CME可是电连接的。公共电极CME可定位或布置在第一衬底1010的整个表面上，而与多个像素PX之间的区别无关。公共电极CME可为多个发光元件中的每个的第二电极，例如，阴极。
公共电极CME可包括低功函数材料(诸如Li、Ca、LiF/Ca、LiF/Al、Al、Mg、Ag、Pt、Pd、Ni、Au、Nd、Ir、Cr、BaF2、Ba或者其化合物或混合物(例如，Ag和Mg的混合物))的层。公共电极CME可包括可定位或布置在低功函数材料层上的透明金属氧化物层。
像素电极PXE、发射层EML和公共电极CME可形成发光元件(例如，OLED)。光可从发射层EML通过公共电极CME向上发射。
封装膜ENC可定位或布置在公共电极CME上。封装膜ENC可包括至少一个封装层。例如，封装层可包括第一无机膜ENC1、有机膜ENC2和第二无机膜ENC3。第一无机膜ENC1和第二无机膜ENC3可包括氮化硅、氧化硅或氮氧化硅。有机膜ENC2可包括有机绝缘材料，诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂或BCB。
第二显示衬底20可定位或布置在封装膜ENC上以面对封装膜ENC。第二显示衬底20的第二衬底21可包括透明材料。第二衬底21可包括诸如玻璃或石英的透明绝缘材料。第二衬底21可为刚性结构，但是本公开不限于此。替代性地，第二衬底21可包括诸如聚酰亚胺的塑料材料以及可具有柔性，并且在这种情况下，第一衬底1010可为可弯曲的、可折叠的或可卷曲的，或者通常为柔性的。
第二衬底21在材料、厚度和透射率上可与第一衬底1010相同或者可与第一衬底1010不同。例如，第二衬底21可具有比第一衬底1010高的透射率，并且可比第一衬底1010厚或薄。
阻光构件BM可沿着多个像素PX之间的边界定位或布置在第二衬底21的第一表面上。阻光构件BM可与像素限定膜PDL重叠并且可定位或布置在非发射区域NEM中。阻光构件BM可包括开口，而该开口可暴露第二衬底21的第一表面的部分，而该部分与发射区域EMA重叠。在平面视图中阻光构件BM可形成为格子形状。
阻光构件BM可包括有机材料。阻光构件BM可吸收外部光，并因此可减少由外部光的反射而引起的颜色失真。阻光构件BM可防止从发射层EML发射的光潜入相邻像素PX中。
阻光构件BM可吸收所有可见波长。阻光构件BM可包括光吸收材料。例如，阻光构件BM可由可用作黑矩阵的材料形成。
滤色器层CFL可定位或布置在第二衬底21的布置有阻光构件BM的第一表面上。滤色器层CFL可定位或布置在第二衬底21的第一表面的可由阻光构件BM的开口暴露的部分上。滤色器层CFL可定位或布置在阻光构件BM上。
滤色器层CFL可包括可定位或布置在第一颜色像素中的第一滤色器层CFL1、可定位或布置在第二颜色像素中的第二滤色器层CFL2以及可定位或布置在第三颜色像素中的第三滤色器层CFL3。第一滤色器层CFL1、第二滤色器层CFL2和第三滤色器层CFL3中的每个可包括诸如颜料或染料的着色剂，而该着色剂可吸收除特定波长以外的所有波长的光。第一滤色器层CFL1、第二滤色器层CFL2和第三滤色器层CFL3可分别为红色滤色器层、绿色滤色器层和蓝色滤色器层，但是本公开不限于此。相邻的滤色器层CFL示出为在阻光构件BM上方彼此间隔开，但是可在阻光构件BM上方彼此部分地重叠。
第一覆盖层22可定位或布置在滤色器层CFL上。第一覆盖层22可防止诸如湿气或空气的杂质渗透和污染滤色器层CFL。第一覆盖层22可防止滤色器层CFL的着色剂的扩散。
第一覆盖层22可与滤色器层CFL的第一表面(即，底表面)直接接触。第一覆盖层22可由无机材料形成。例如，第一覆盖层22可包括氮化硅、氮化铝、氮化锆、氮化钛、氮化铪、氮化钽、氧化硅、氧化铝、氧化钛、氧化锡或氮氧化硅。
阻挡壁PTL可定位或布置在第一覆盖层22上。阻挡壁PTL可定位或布置在非发射区域NEM中。阻挡壁PTL可定位或布置成与阻光构件BM重叠。阻挡壁PTL可包括可暴露滤色器层CFL的开口。阻挡壁PTL可包括光敏有机材料，但是本公开不限于此。阻挡壁PTL可包括阻光材料。
波长转换层WCL和/或透光层TPL可定位或布置在由阻挡壁PTL的开口暴露的空间中。波长转换层WCL和透光层TPL可通过喷墨印刷来形成，而喷墨印刷使用阻挡壁PTL作为堤，但是本公开不限于此。
在发射层EML发射第三颜色的光的情况下，波长转换层WCL可包括可分别定位或布置在第一颜色像素和第二颜色像素中的第一波长转换图案WCL1和第二波长转换图案WCL2。透光层TPL可定位或布置在第三颜色像素中。
第一波长转换图案WCL1可包括第一基础树脂BRS1和可定位或布置在第一基础树脂BRS1中的第一波长转换材料WCP1。第二波长转换图案WCL2可包括第二基础树脂BRS2和可定位或布置在第二基础树脂BRS2中的第二波长转换材料WCP2。透光层TPL可包括第三基础树脂BRS3和可定位或布置在第三基础树脂BRS3中的散射体SCP。
第一基础树脂BRS1、第二基础树脂BRS2和第三基础树脂BRS3可包括透光有机材料。例如，第一基础树脂BRS1、第二基础树脂BRS2和第三基础树脂BRS3可包括环氧树脂、丙烯酸树脂、卡多(cardo)树脂或酰亚胺树脂。第一基础树脂BRS1、第二基础树脂BRS2和第三基础树脂BRS3可由相同或相似的材料形成，但是本公开不限于此。
散射体SCP可为金属氧化物的颗粒或有机材料的颗粒。这里，金属氧化物可为氧化钛(TiO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化铟(In2O3)、氧化锌(ZnO)或氧化锡(SnO2)，并且有机材料可为丙烯酸树脂或聚氨酯树脂。
第一波长转换材料WCP1可将第三颜色转换为第一颜色，并且第二波长转换材料WCP2可将第三颜色转换为第二颜色。第一波长转换材料WCP1和第二波长转换材料WCP2可为量子点、量子棒或磷光体。量子点可包括IV族纳米晶体材料、II-VI族化合物纳米晶体材料、III-V族化合物纳米晶体材料、IV-VI族化合物纳米晶体材料或它们的组合物。第一波长转换图案WCL1和第二波长转换图案WCL2中的每个可包括可改善第一波长转换图案WCL1和第二波长转换图案WCL2的波长转换效率的散射体SCP。
可定位或布置在第三颜色像素中的透光层TPL，在维持入射光的波长的同时，使从发射层EML入射到其上的第三颜色的光穿过其透射。透光层TPL的散射体SCP可控制通过透光层TPL发射的光的路径。透光层TPL可不包括波长转换材料。
第二覆盖层23可定位或布置在波长转换层WCL和透光层TPL上。第二覆盖层23可由无机材料形成。第二覆盖层23可包括选自用于形成第一覆盖层22的上述材料中的一种。第二覆盖层23可由与第一覆盖层22相同或相似的材料形成，但是本公开不限于此。
填充层30可定位或布置在第一显示衬底10与第二显示衬底20之间。填充层30可填充第一显示衬底10与第二显示衬底20之间的空间，并且可接合第一显示衬底10和第二显示衬底20。填充层30可定位或布置在第一显示衬底10的封装膜ENC与第二显示衬底20的第二覆盖层23之间。填充层30可由Si基有机材料或环氧基有机材料形成，但是本公开不限于此。
在下文中将对显示装置1的电路层CCL进行描述。
图3是图1的显示装置1的第一显示衬底10的电路层CCL的布局视图。
参照图3，布线可定位或布置在第一显示衬底10的第一衬底1010上。布线可包括扫描线SCL、感测信号线SSL、数据线DTL、基准电压线RVL、第一电源线ELVDL和第二电源线ELVSL。
扫描线SCL和感测信号线SSL可在第一方向DR1上延伸。扫描线SCL和感测信号线SSL可电连接到扫描驱动器SDR。扫描驱动器SDR可包括由电路层CCL构成的驱动电路。扫描驱动器SDR可定位或布置在第一衬底1010的第三非显示区域NDA3中，但是本公开不限于此。替代性地，扫描驱动器SDR可定位或布置在第四非显示区域NDA4中，而第四非显示区域NDA4可位于显示装置1的第二短边(例如，右侧)上，或者第三非显示区域NDA3和第四非显示区域NDA4这两者中。扫描驱动器SDR可电连接到信号连接线CWL，并且信号连接线CWL的至少第一端可在第一非显示区域NDA1和/或第二非显示区域NDA2中形成焊盘WPD_CW，并因此可电连接到图1的外部装置EXD。
数据线DTL和基准电压线RVL可在第二方向DR2上延伸，而第二方向DR2可与第一方向DR1相交。第一电源线ELVDL和第二电源线ELVSL可包括在第二方向DR2上延伸的部分。第一电源线ELVDL和第二电源线ELVSL可包括在第一方向DR1上延伸的部分。第一电源线ELVDL和第二电源线ELVSL可具有网格结构，但是本公开不限于此。
布线焊盘WPD可至少定位或布置在数据线DTL、基准电压线RVL以及第一电源线ELVDL和第二电源线ELVSL的第一端处。布线焊盘WPD可定位或布置在非显示区域NDA中。数据线DTL的布线焊盘WPD_DT(下文中称为数据焊盘WPD_DT)可定位或布置在第一非显示区域NDA1中，并且基准电压线RVL的布线焊盘WPD_RV(下文中称为基准电压焊盘WPD_RV)、第一电源线ELVDL的布线焊盘WPD_ELVD(下文中称为第一电源焊盘WPD_ELVD)和第二电源线ELVSL的布线焊盘WPD_ELVS(下文中称为第二电源焊盘WPD_ELVS)可定位或布置在第二非显示区域NDA2中。替代性地，数据焊盘WPD_DT、基准电压焊盘WPD_RV、第一电源焊盘WPD_ELVD和第二电源焊盘WPD_ELVS可全部定位或布置在相同区域中，例如，在第一非显示区域NDA1中。图1的外部装置EXD可安装在布线焊盘WPD上。外部装置EXD可经由各向异性导电膜或经由超声波接合而安装在布线焊盘WPD上，但是本公开不限于此。
第一衬底1010上的像素PX可包括像素驱动电路。前述的布线可穿过像素PX或位于像素PX周围以将驱动信号施加到像素驱动电路。多个像素驱动电路中的每个可包括一个或多个晶体管和一个或多个电容器。设置在多个像素驱动电路中的每个中的晶体管和电容器的数量可变化。在下文中像素驱动电路将描述为具有由三个晶体管和一个电容器构成的“3T1C”结构，但是本公开不限于此。例如，诸如“2T1C”结构、“7T1C”结构或“6T1C”结构的各种其它结构也可适用于像素PX。
图4是图1的显示装置1的像素PX的等效电路图。
参照图4，显示装置1的像素PX可包括发光元件EMD、三个晶体管DTR、STR1和STR2以及存储电容器CST。
发光元件EMD可根据经由驱动晶体管DTR供给的电流来发射光。发光元件EMD可实现为OLED、micro-LED或nano-LED，但是本公开不限于此。
发光元件EMD的第一电极(即，阳极)可电连接到驱动晶体管DTR的源电极，并且发光元件EMD的第二电极(即，阴极)可电连接到可供给有低电位电压(即，第二电源电压)的第二电源线ELVSL。第二电源电压可低于施加到第一电源线ELVDL的高电位电压，即，第一电源电压。
驱动晶体管DTR可根据驱动晶体管DTR的栅电极与源电极之间的电压差来控制电流，而该电流可从第一电源线ELVDL流向发光元件EMD。驱动晶体管DTR的栅电极可电连接到第一开关晶体管STR1的第二源/漏电极，驱动晶体管DTR的源电极可电连接到发光元件EMD的第一电极，并且驱动晶体管DTR的漏电极可电连接到第一电源线ELVDL，而第一电源线ELVDL可施加有第一电源电压。
第一开关晶体管STR1可通过来自扫描线SCL的扫描信号而导通，以将数据线DTL连接到驱动晶体管DTR的栅电极。第一开关晶体管STR1的栅电极可电连接到扫描线SCL，第一开关晶体管STR1的第一源/漏电极可电连接到数据线DTL，并且第一开关晶体管STR1的第二源/漏电极可电连接到驱动晶体管DTR的栅电极。
第二开关晶体管STR2可通过来自感测信号线SSL的感测信号而导通，以将基准电压线RVL连接到驱动晶体管DTR的源电极。第二开关晶体管STR2的栅电极可电连接到感测信号线SSL，第二开关晶体管STR2的第一源/漏电极可电连接到基准电压线RVL，并且第二开关晶体管STR2的第二源/漏电极可电连接到驱动晶体管DTR的源电极。
第一开关晶体管STR1的第一源/漏电极和第二开关晶体管STR2的第一源/漏电极可为源电极，并且第一开关晶体管STR1的第二源/漏电极和第二开关晶体管STR2的第二源/漏电极可为漏电极。然而，本公开不限于此。替代性地，第一开关晶体管STR1的第一源/漏电极和第二开关晶体管STR2的第一源/漏电极可为漏电极，并且第一开关晶体管STR1的第二源/漏电极和第二开关晶体管STR2的第二源/漏电极可为源电极。
存储电容器CST可形成在驱动晶体管DTR的栅电极与源电极之间。存储电容器CST可存储驱动晶体管DTR的栅极电压与源极电压之间的电压差。
驱动晶体管DTR以及第一开关晶体管STR1和第二开关晶体管STR2可形成为薄膜晶体管(TFT)。图3示出了驱动晶体管DTR以及第一开关晶体管STR1和第二开关晶体管STR2可为N型金属氧化物半导体场效应晶体管(MOSFET)，但是本公开不限于此。替代性地，驱动晶体管DTR以及第一开关晶体管STR1和第二开关晶体管STR2可形成为P型MOSFET。作为实例，驱动晶体管DTR以及第一开关晶体管STR1和第二开关晶体管STR2中的至少一个可形成为N型MOSFET，而其它晶体管可形成为P型MOSFET。
图5是图1的显示装置1的像素PX的布局视图。图6是示出图5的部分Q的切口布局视图。图7示出了沿图5的多个线I-I'、II-II'和III-III'截取的示意性剖面视图。
图7示出了显示区域DPA的部分的沿图5的多个线I-I'和II-II'截取的示意性剖面视图以及非显示区域NDA的部分的沿图5的线III-III'截取的示意性剖面视图。例如，作为实例，图7示出了显示区域DPA、可布置有驱动晶体管DTR的驱动晶体管区DTR、可布置有第一开关晶体管STR1的第一开关晶体管区STR1以及可布置有存储电容器CST的电容器区CPR，并且也示出了非显示区域NDA，例如，焊盘区域PDA。为了方便，图7主要示出了第一显示衬底10的从第一衬底1010到像素限定膜PDL的范围的电路层CCL。
在下文中将参照图5至图7对定位或布置在显示装置1的一个像素PX中的多层进行描述。
参照图5和图7，像素PX可包括多个晶体管DTR、STR1和STR2和存储电容器CST。
多个晶体管DTR、STR1和STR2中的每个可包括可形成电极的导电层、可形成沟道的半导体图案以及绝缘层。存储电容器CST可包括可定位或布置在形成电极的导电层之间的绝缘层。例如，存储电容器CST可包括电容器下电极、电容器上电极以及定位或布置在电容器下电极与电容器上电极之间的绝缘层。前述的导电层、半导体图案和绝缘层可定位或布置在第一衬底1010上。
显示装置1的电路层CCL可包括半导体层1200、导电层和绝缘层。导电层可包括第一导电层1100、第二导电层1300和像素电极PXE。绝缘层可包括层间绝缘膜1610、栅极绝缘膜1620、钝化层1630和通孔层1650。第一导电层1100、层间绝缘膜1610、半导体层1200、栅极绝缘膜1620、第二导电层1300、钝化层1630和通孔层1650可顺序地定位或布置在第一衬底1010上。第一导电层1100、层间绝缘膜1610、半导体层1200、栅极绝缘膜1620、第二导电层1300、钝化层1630和通孔层1650可各自形成为单层膜或多层膜，而该多层膜包括多个膜。可存在有定位或布置在第一导电层1100、层间绝缘膜1610、半导体层1200、栅极绝缘膜1620、第二导电层1300、钝化层1630和通孔层1650之间的附加地设置的层。
第一导电层1100可定位或布置在第一衬底1010上。在显示区域DPA中，第一导电层1100可包括可对应于图3的第一电源线ELVDL的第一电源布线1110、电容器下电极1121、电容器下电极第一延伸部1123、电容器下电极第二延伸部1125、可对应于图3的数据线DTL的数据信号线1130、可对应于图3的第二电源线ELVSL的第二电源布线1140以及基准电压连接电极1150。在非显示区域NDA中，第一导电层1100可包括数据焊盘1160。在本公开的精神和范围内，第一导电层1100可包括其它线、布线和电极，并且不限于以上描述或在附图中示出的内容。
在平面视图中，第一电源布线1110可定位或布置在像素PX的中心处。第一电源布线1110可在第二方向DR2上延伸。第一电源布线1110可在第二方向DR2上从像素PX延伸到相邻像素PX。
第一电源布线1110可穿过驱动晶体管区DTR。第一电源布线1110可定位或布置成穿过驱动晶体管区DTR的至少部分，并且可在厚度方向上与第一半导体图案1210的第一导电区的至少部分以及驱动晶体管第一电极1371的至少部分重叠。
在平面视图中，数据信号线1130可在第一电源布线1110的右侧处定位或布置成与第一电源布线1110分开。在平面视图中，数据信号线1130可在像素PX的右侧处定位或布置成在第二方向DR2上延伸。数据信号线1130可在第二方向DR2上从像素PX延伸到相邻像素PX。
数据信号线1130可穿过第一开关晶体管区STR1。数据信号线1130可定位或布置成穿过第一开关晶体管区STR1的至少部分，并且可在厚度方向上与第二半导体图案1220的第一导电区的至少部分和第一开关晶体管第一电极1377的至少部分重叠。
在平面视图中，第二电源布线1140可在第一电源布线1110的左侧处定位或布置成与第一电源布线1110分开。在平面视图中，第二电源布线1140可在像素PX的左侧处定位或布置成在第二方向DR2上延伸。第二电源布线1140可在第二方向DR2上从像素PX延伸到相邻像素PX。
第二电源布线1140可包括宽部分1141和窄部分1142。宽部分1141在第一方向DR1上的宽度可大于窄部分1142在第一方向DR1上的宽度。第二电源布线1140通常可由宽部分1141构成，但是在可在厚度方向上与第二导电层1300重叠的区域中，可包括窄部分1142。在可在厚度方向上与第二导电层1300重叠的区域中，由于第二电源布线1140由窄部分1142构成，因此可减小第一导电层1100与第二导电层1300之间的干扰或电阻。
电容器下电极1121可跨像素PX的中心延伸，并且在平面视图中可定位或布置在第一电源布线1110与数据信号线1130之间。例如，电容器下电极1121可在第一电源布线1110的右侧处以及在数据信号线1130的左侧处定位或布置成与第一电源布线1110和数据信号线1130分开。例如，电容器下电极1121可在向上方向上(或在第二方向DR2上)从矩形形状的左上侧突出，并且也可在向下方向上(或在第二方向DR2的相反方向上)从矩形形状的左下侧突出，但是本公开不限于此。
电容器下电极1121可定位或布置在电容器区CPR或整个电容器区CPR中。电容器下电极1121可定位或布置在整个电容器区CPR中，并且可在第一衬底1010上方延伸到电容器区CPR的外部。电容器下电极1121的在电容器区CPR的外部中的部分可通过接触孔CNT3电连接到像素电极PXE。
电容器下电极第一延伸部1123可定位或布置成在向上方向上(或在第二方向DR2上)从电容器下电极1121的右上侧突出。电容器下电极第一延伸部1123可定位或布置在数据信号线1130与电容器下电极1121的部分之间，并因此可与电容器下电极1121的该部分和数据信号线1130间隔开，而该部分从电容器下电极1121的左上侧突出。电容器下电极第一延伸部1123可具有基本上矩形的形状，而该矩形的形状可在第二方向DR2上比在第一方向DR1上延伸得长，但是本公开不限于此。
电容器下电极第一延伸部1123可定位或布置成穿过第一开关晶体管区STR1的至少部分，并且可在厚度方向上与第一开关晶体管第二电极1333的至少部分以及第二半导体图案1220的第二导电区的至少部分重叠。
电容器下电极第二延伸部1125可定位或布置成在向下方向上(或在第二方向DR2的相反方向上)从电容器下电极1121的左下侧突出。电容器下电极第二延伸部1125可在第一电源布线1110与数据信号线1130之间定位或布置成与第一电源布线1110和数据信号线1130分开。电容器下电极第二延伸部1125可具有基本上矩形的形状，而该矩形的形状可在第二方向DR2上比在第一方向DR1上延伸得长，但是本公开不限于此。
电容器下电极第二延伸部1125可定位或布置成穿过驱动晶体管区DTR的至少部分，并且可在厚度方向上与第一半导体图案1210的第二导电区的至少部分以及晶体管共享电极1373的至少部分重叠。
电容器下电极1121、电容器下电极第一延伸部1123和电容器下电极第二延伸部1125可一体地形成为单个第一导电图案。
基准电压连接电极1150可定位或布置在电容器下电极第二延伸部1125、数据信号线1130和电容器下电极1121之间的间隙中。例如，在平面视图中，基准电压连接电极1150可定位或布置在电容器下电极第二延伸部1125的右侧处、数据信号线1130的左侧处以及电容器下电极1121下侧处。基准电压连接电极1150可与电容器下电极第二延伸部1125、数据信号线1130和电容器下电极1121间隔开。
例如，基准电压连接电极1150可具有基本上矩形的形状，而该矩形的形状在第二方向DR2上比在第一方向DR1上延伸得长。在这种情况下，基准电压连接电极1150可在第二方向DR2的相反方向上延伸超过电容器下电极第二延伸部1125，以使得基准电压连接电极1150的下部短边可定位或布置在电容器下电极第二延伸部1125的下部短边下方。
数据焊盘1160可定位或布置在非显示区域NDA的焊盘区域PDA中。数据焊盘1160可具有基本上正方形的形状，而该正方形的形状可在第一方向DR1和第二方向DR2这两个方向上延伸相同长度。由于数据信号线1130可在第二方向DR2上延伸到非显示区域NDA的焊盘区域PDA，因此数据焊盘1160可设置在数据信号线1130的端部处。
第一导电层1100可包括选自Mo、Al、Pt、Pd、Ag、Mg、Au、Ni、Nd、Ir、Cr、Ca、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)的至少一种金属。第一导电层1100可为单层或多层膜。
层间绝缘膜1610可定位或布置在第一导电层1100上。层间绝缘膜1610可定位或布置在显示区域DPA和非显示区域NDA中、在第一导电层1100上以及在第一衬底1010的被第一导电层1100暴露的部分上。
层间绝缘膜1610可包括可暴露第一导电层1100的部分的接触孔CNT2。第一导电层1100的顶表面可通过接触孔CNT2与第二导电层1300的至少部分接触，并且通过接触孔CNT3与像素电极PXE接触。
层间绝缘膜1610可包括无机绝缘材料(诸如氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铝、氧化钛、氧化钽或氧化锆)或者有机绝缘材料(诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂或BCB)。例如，层间绝缘膜1610可包括SiON。层间绝缘膜1610可为单层膜或包括不同材料的堆叠的多层膜。
半导体层1200可定位或布置在层间绝缘膜1610上。半导体层1200可包括第一半导体图案1210和第二半导体图案1220。第一半导体图案1210可对应于驱动晶体管DTR的有源层和第二开关晶体管STR2的有源层，并且第二半导体图案1220可对应于第一开关晶体管STR1的有源层。
半导体层1200可包括氧化物半导体。氧化物半导体可包括包含例如铟(In)、锌(Zn)、镓(Ga)、锡(Sn)、钛(Ti)、铝(Al)、铪(Hf)、锆(Zr)或镁(Mg)的二元化合物(ABx)、三元化合物(ABxCyDz)或四元化合物(ABxCyDz)。例如，半导体层1200可包括氧化铟锡锌(ITZO)。
在平面视图中，第一半导体图案1210和第二半导体图案1220可具有预定形状。例如，第一半导体图案1210和第二半导体图案1220中的每个通常可在第一方向DR1上延伸，并且第一半导体图案1210和第二半导体图案1220中的每个的两个端部可在第二方向DR2上扩展，以比对应的半导体图案的其余部分宽。
第一半导体图案1210可包括可在第一方向DR1上延伸的延伸部以及一对扩展部，该一对扩展部可在第二方向DR2上从延伸部的两侧延伸相同或相似的距离。参照图6，例如，第一半导体图案1210可包括可在第一方向DR1上延伸的延伸部1210X、可定位或布置在延伸部1210X的第一侧上并且包括可在第二方向DR2上延伸的扩展部1210Y的第一导电区1210a、可定位或布置在延伸部1210X的第二侧上并且包括在第二方向DR2上延伸的扩展部1210Y的第三导电区1210c以及可定位或布置在延伸部1210X的第一侧与第二侧之间并且包括在第二方向DR2上延伸的扩展部1210Y的第二导电区1210b，第二侧可与延伸部1210X的第一侧相对。例如，延伸部1210X的第一侧和第二侧可分别为延伸部1210X的左侧和右侧，但是本公开不限于此。
在平面视图中，第一半导体图案1210可定位或布置电容器下电极1121的下侧上，而电容器下电极1121可定位或布置在像素PX的中心处。第一半导体图案1210的第一导电区1210a可定位或布置在第一电源布线1110上以在厚度方向上与第一电源布线1110重叠，第一半导体图案1210的第二导电区1210b可定位或布置在电容器下电极第二延伸部1125上以在厚度方向上与电容器下电极第二延伸部1125重叠，并且第一半导体图案1210的第三导电区1210c可定位或布置在基准电压连接电极1150上以与基准电压连接电极1150重叠。
第一半导体图案1210的第一导电区1210a和第二导电区1210b以及第一半导体图案1210的延伸部1210X的部分可对应于驱动晶体管DTR的有源层，而该部分可连接第一导电区1210a和第二导电区1210b。第一导电区1210a可对应于驱动晶体管DTR的第一源/漏区，并且第一半导体图案1210的延伸部1210X的可连接第一导电区1210a和第二导电区1210b的部分可为驱动晶体管DTR的沟道区。
第一半导体图案1210的第二导电区1210b和第三导电区1210c以及第一半导体图案1210的延伸部1210X的部分可对应于第二开关晶体管STR2的有源层，而该部分可连接第二导电区1210b和第三导电区1210c。第三导电区1210c可为第二开关晶体管STR2的第一源/漏区，并且第一半导体图案1210的延伸部1210X的可连接第二导电区1210b和第三导电区1210c的部分可为第二开关晶体管STR2的沟道区。
第一半导体图案1210的第二导电区1210b可为驱动晶体管DTR的第二源/漏区和第二开关晶体管STR2的第二源/漏区。
在平面视图中，第二半导体图案1220可定位或布置在像素PX的中心的上侧上。在平面视图中，第二半导体图案1220可包括可在第一方向DR1上延伸的延伸部、可定位或布置在延伸部的第一侧上并且可在第二方向DR2上延伸的第二导电区以及可定位或布置在延伸部的第二侧上并且在第二方向DR2上延伸的第一导电区。例如，第二半导体图案1220的延伸部的第一侧和第二侧可分别为第二半导体图案1220的延伸部的左侧和右侧，但是本公开不限于此。
第二半导体图案1220的第二导电区可定位或布置在电容器下电极第一延伸部1123上以与电容器下电极第一延伸部1123重叠，并且第二半导体图案1220的第一导电区可定位或布置在数据信号线1130上以与数据信号线1130重叠。
第二半导体图案1220的第一导电区和第二导电区以及可连接第二半导体图案1220的第一导电区和第二导电区的第二半导体图案1220的延伸部可对应于第一开关晶体管STR1的有源层。第二半导体图案1220的第二导电区可为第一开关晶体管STR1的第二源/漏区，第二半导体图案1220的第一导电区可为第一开关晶体管STR1的第一源/漏区，并且第二半导体图案1220的延伸部可为第一开关晶体管STR1的沟道区。
栅极绝缘膜1620可定位或布置在半导体层1200上。栅极绝缘膜1620可定位或布置在显示区域DPA和非显示区域NDA中。在栅极绝缘膜1620中，可暴露半导体层1200的部分的接触孔CNT1和可暴露出第一导电层1100的部分的接触孔CNT2可形成为穿透栅极绝缘膜1620。
在本公开的精神和范围内，栅极绝缘膜1620可包括硅化合物、金属氧化物或类似物。例如，栅极绝缘膜1620可包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆或氧化钛，并且这些材料可被单独或组合地使用。栅极绝缘膜1620可为单层膜或具有不同材料的堆叠的多层膜。
栅极绝缘膜1620可与第二导电层1300相似地形成。因此，栅极绝缘膜1620的侧面可与第二导电层1300的侧面总体上对齐，且第二导电层1300可定位或布置在栅极绝缘膜1620上，但是本公开不限于此。栅极绝缘膜1620可在半导体层1200的部分上和层间绝缘膜1610的部分上定位或布置成被图案化，但是本公开不限于此。替代性地，栅极绝缘膜1620可包括多个接触孔CNT1和CNT2，并且可定位或布置在半导体层1200上以及在层间绝缘膜1610的可被半导体层1200暴露的部分上。
第二导电层1300可定位或布置在栅极绝缘膜1620上。在显示区域DPA中，第二导电层1300可包括第二电源辅助布线1310、可对应于图3的扫描线SCL的扫描信号线1320、第一开关晶体管栅电极1325、电容器上电极1331、第一开关晶体管第二电极1333、驱动晶体管栅电极1335、可对应于图4的感测信号线SSL的感测信号线1340、第一电源辅助布线1350、可对应于图4的基准电压线RVL的基准电压布线1360、驱动晶体管第一电极1371、晶体管共享电极1373以及第二开关晶体管第一电极1375。在非显示区域NDA中，第二导电层1300可包括焊盘电极1380。在本公开的精神和范围内，第二导电层1300可包括其它线、布线和电极，并且不限于以上描述或在附图中示出的内容。
第二导电层1300可由低电阻材料形成。第二导电层1300可包括诸如Cu、Ti、Mo、Al或Ag的材料，但是本公开不限于此。第一导电层1100可为单层或多层膜。例如，第二导电层1300可为Ti/Cu的双层膜，并且第二导电层1300可具有Ti/Cu的堆叠。
在平面视图中，第二电源辅助布线1310可定位或布置在像素PX的上侧上。第二电源辅助布线1310可在第一方向DR1上延伸。第二电源辅助布线1310可在第一方向DR1上从像素PX延伸到相邻像素PX。
第二电源辅助布线1310可定位或布置成与可定位或布置在第二电源辅助布线1310下方的第二电源布线1140的窄部分1142、第一电源布线1110和数据信号线1130相交。相应地，在平面视图中，第二电源辅助布线1310可在像素PX的上侧上与第二电源布线1140、第一电源布线1110和数据信号线1130的部分重叠。
接触孔CNT27可形成在第二电源辅助布线1310与第二电源布线1140之间的相交处。第二电源辅助布线1310可通过接触孔CNT27电连接到第二电源布线1140。尽管未在图7中示出，但是第二电源辅助布线1310可通过接触孔CNT27与第二电源布线1140的顶表面的部分接触。由于第二电源辅助布线1310可电连接到第二电源布线1140，因此第二电源电压可均匀地传递到多个像素PX，而不受任何电压降的影响。
在平面视图中，扫描信号线1320可在第二电源辅助布线1310的下侧上定位或布置成与第二电源辅助布线1310分开。扫描信号线1320可在第一方向DR1上延伸。扫描信号线1320可在第一方向DR1上从像素PX延伸到相邻像素PX。
扫描信号线1320可定位或布置成与可定位或布置在第二导电层1300下方的第二电源布线1140的窄部分1142、第一电源布线1110和数据信号线1130相交。相应地，在平面视图中，扫描信号线1320可在像素PX的上侧上与第二电源布线1140、第一电源布线1110和数据信号线1130的部分重叠。
第一开关晶体管栅电极1325可从扫描信号线1320分支并且可在向下方向上(即，在第二方向DR2的相反方向上)延伸。第一开关晶体管栅电极1325的至少部分可定位或布置成与可在第一方向DR1上连接第二半导体图案1220的第一导电区和第二导电区的第二半导体图案1220的延伸部重叠。第一开关晶体管STR1的沟道区可为第二半导体图案1220的第一开关晶体管栅电极1325与第二半导体图案1220可重叠的区域。
电容器上电极1331可定位或布置在电容器下电极1121上，以与电容器下电极1121的至少部分重叠。电容器上电极1331的形状可与电容器下电极1121的形状基本上相似。电容器上电极1331可形成为具有比电容器下电极1121小的面积，并因此暴露电容器下电极1121的左上部分。
电容器上电极1331可在层间绝缘膜1610和栅极绝缘膜1620介于其间的情况下定位或布置成与电容器下电极1121重叠，并因此形成存储电容器CST。可介于电容器下电极1121与电容器上电极1331之间的层间绝缘膜1610和栅极绝缘膜1620可用作存储电容器CST的电介质。
第一开关晶体管第二电极1333可形成为从电容器上电极1331的右上侧突出。第一开关晶体管第二电极1333可在第二方向DR2上从电容器上电极1331分支并且可定位或布置成与第二半导体图案1220的第二导电区重叠。第一开关晶体管第二电极1333可通过接触孔CNT15电连接到第二半导体图案1220的第二导电区。第一开关晶体管第二电极1333可为第一开关晶体管STR1的第二源/漏电极。
驱动晶体管栅电极1335可形成为从电容器上电极1331的左下侧突出。驱动晶体管栅电极1335可在第二方向DR2的相反方向上从电容器上电极1331分支并且可定位或布置成与第一半导体图案1210的延伸部1210X的可连接第一半导体图案1210的第一导电区1210a和第二导电区1210b的部分重叠。第一半导体图案1210的使驱动晶体管栅电极1335和第一半导体图案1210可重叠的区域可为驱动晶体管DTR的沟道区。驱动晶体管栅电极1335可为驱动晶体管DTR的栅电极。
电容器上电极1331、第一开关晶体管第二电极1333和驱动晶体管栅电极1335可一体地形成为单个第二导电图案。
在平面视图中，感测信号线1340可在第一半导体图案1210的下侧上定位或布置成与第一半导体图案1210分开。感测信号线1340可在第一方向DR1上延伸。感测信号线1340可在第一方向DR1上从像素PX延伸到相邻像素PX。
感测信号线1340可定位或布置成与可定位或布置在感测信号线1340下方的第二电源布线1140的窄部分1142、第一电源布线1110、数据信号线1130和基准电压连接电极1150相交。相应地，在平面视图中，感测信号线1340可在像素PX的下侧上与第二电源布线1140、第一电源布线1110、数据信号线1130和基准电压连接电极1150的部分重叠。
第二开关晶体管栅电极1345可从感测信号线1340分支并且可在向上方向上(即，在第二方向DR2上)延伸。第二开关晶体管栅电极1345的至少部分可定位或布置成与第一半导体图案1210的可在第一方向DR1上连接第一半导体图案1210的第二导电区1210b和第三导电区1210c的延伸部1210X重叠。第二开关晶体管STR2的沟道区可为第一半导体图案1210的第二开关晶体管栅电极1345与第一半导体图案1210可重叠的区域。第二开关晶体管栅电极1345可为第二开关晶体管STR2的栅电极。
在平面视图中，第一电源辅助布线1350可在感测信号线1340的下侧上定位或布置成与感测信号线1340分开。在平面视图中，第一电源辅助布线1350可定位或布置在像素PX的下侧上。第一电源辅助布线1350可在第一方向DR1上延伸。第一电源辅助布线1350可在第一方向DR1上从像素PX延伸到相邻像素PX。
第一电源辅助布线1350可定位或布置成与可定位或布置在第一电源辅助布线1350下方的第二电源布线1140的窄部分1142、第一电源布线1110和数据信号线1130相交。在平面视图中，第一电源辅助布线1350可在像素PX的下侧上与第二电源布线1140、第一电源布线1110和数据信号线1130的部分重叠。
接触孔CNT26可形成在第一电源辅助布线1350与第一电源布线1110之间的相交处。第一电源辅助布线1350可通过接触孔CNT26电连接到第一电源布线1110。尽管在图7中未示出，但是第一电源辅助布线1350可通过接触孔CNT26与第一电源布线1110的顶表面的部分接触。由于第一电源辅助布线1350可电连接到第一电源布线1110，因此第一电源电压可均匀地传递到多个像素PX，而不受任何电压降的影响。
基准电压布线1360可定位或布置在感测信号线1340与第一电源辅助布线1350之间。基准电压布线1360可形成为与感测信号线1340和第一电源辅助布线1350分开并且在第一方向DR1上延伸。
基准电压布线1360可定位或布置成与基准电压连接电极1150和数据信号线1130重叠。基准电压布线1360的一端被示出为延伸到向着像素PX的左边的相邻的像素PX，但是本公开不限于此。接触孔CNT25可形成在基准电压布线1360和基准电压连接电极1150的重叠区域中。基准电压布线1360可通过接触孔CNT25电连接到基准电压连接电极1150。尽管在图7中未示出，但是基准电压布线1360可通过接触孔CNT25与基准电压连接电极1150的顶表面的部分接触。
基准电压布线1360可通过接触孔CNT25、基准电压连接电极1150和接触孔CNT14将基准电压传输到第二开关晶体管第一电极1375。
驱动晶体管第一电极1371可在第一半导体图案1210的第一导电区1210a上方定位或布置成与第一半导体图案1210的第一导电区1210a和第一电源布线1110重叠。驱动晶体管第一电极1371可在第二方向DR2上延伸，并且驱动晶体管第一电极1371在第一方向DR1上的长度可小于驱动晶体管第一电极1371在第二方向DR2上的长度。驱动晶体管第一电极1371可从与第一半导体图案1210的第一导电区1210a的重叠区域向上延伸，并因此可与第一电源布线1110的与第一半导体图案1210的第一导电区1210a不重叠的部分重叠。
在与第一电源布线1110的可与第一半导体图案1210的第一导电区1210a不重叠的部分的重叠区域中，驱动晶体管第一电极1371可通过接触孔CNT21与第一电源布线1110接触并且电连接，而接触孔CNT21可穿透层间绝缘膜1610和栅极绝缘膜1620以暴露第一电源布线1110的部分。在平面视图中，接触孔CNT21可定位或布置在驱动晶体管第一电极1371的上侧处，但是本公开不限于此。
驱动晶体管第一电极1371也可通过接触孔CNT11与第一半导体图案1210的第一导电区1210a接触并且电连接，而接触孔CNT11可穿透栅极绝缘膜1620以暴露第一半导体图案1210的第一导电区1210a。在平面视图中，接触孔CNT11可定位或布置在接触孔CNT21的下侧上，但是本公开不限于此。可定位或布置在第一半导体图案1210的第一导电区1210a上方的驱动晶体管第一电极1371可设置在驱动晶体管DTR的第一源/漏区中，并且可为驱动晶体管DTR的第一源/漏电极。例如，驱动晶体管DTR的第一源/漏电极可为驱动晶体管DTR的漏电极。
晶体管共享电极1373可在第一半导体图案1210的第二导电区1210b上方定位或布置成与第一半导体图案1210的第二导电区1210b和电容器下电极第二延伸部1125重叠。晶体管共享电极1373可在第二方向DR2上延伸，并且晶体管共享电极1373在第一方向DR1上的长度可小于晶体管共享电极1373在第二方向DR2上的长度。晶体管共享电极1373可从与第一半导体图案1210的第二导电区1210b的重叠区域向上延伸，并因此可与电容器下电极第二延伸部1125的可与第一半导体图案1210的第二导电区1210b不重叠的部分重叠。
在与电容器下电极第二延伸部1125的与第一半导体图案1210的第二导电区1210b不重叠的部分的重叠区域中，晶体管共享电极1373可通过接触孔CNT22与电容器下电极第二延伸部1125接触并且电连接，而接触孔CNT22可穿透层间绝缘膜1610和栅极绝缘膜1620以暴露电容器下电极第二延伸部1125的部分。在平面视图中，接触孔CNT22可定位或布置在晶体管共享电极1373的上侧处，但是本公开不限于此。
晶体管共享电极1373也可通过接触孔CNT12与第一半导体图案1210的第二导电区1210b接触并且电连接，而接触孔CNT12穿透栅极绝缘膜1620以暴露第一半导体图案1210的第二导电区1210b。在平面视图中，接触孔CNT12可定位或布置在接触孔CNT22的下侧上，但是本公开不限于此。
可定位或布置在第一半导体图案1210的第二导电区1210b上方的晶体管共享电极1373可设置在驱动晶体管区DTR和第二开关晶体管区STR2的重叠区域中。晶体管共享电极1373可定位或布置在驱动晶体管DTR的第二源/漏区中，并且可为驱动晶体管DTR的第二源/漏电极。例如，晶体管共享电极1373可定位或布置在第二开关晶体管STR2的第二源/漏区中，并且可为第二开关晶体管STR2的第二电极。例如，驱动晶体管DTR的第二源/漏电极可为驱动晶体管DTR的源电极，并且第二开关晶体管STR2的第二电极可为第二开关晶体管STR2的第二源/漏电极。
第二开关晶体管第一电极1375可在第一半导体图案1210的第三导电区1210c上定位或布置成与第一半导体图案1210的第三导电区1210c和基准电压连接电极1150重叠。第二开关晶体管第一电极1375可在第二方向DR2上延伸，并且第二开关晶体管第一电极1375在第一方向DR1上的长度可小于第二开关晶体管第一电极1375在第二方向DR2上的长度。第二开关晶体管第一电极1375可从与第一半导体图案1210的第三导电区1210c的重叠区域向下延伸，并因此可与基准电压连接电极1150的可与第一半导体图案1210的第三导电区1210c不重叠的部分重叠。
在与基准电压连接电极1150的可与第一半导体图案1210的第三导电区1210c不重叠的部分的重叠区域中，第二开关晶体管第一电极1375可通过接触孔CNT23与基准电压连接电极1150接触并且电连接，而接触孔CNT23可穿透层间绝缘膜1610和栅极绝缘膜1620以暴露基准电压连接电极1150的部分。在平面视图中，接触孔CNT23可定位或布置在第二开关晶体管第一电极1375的下侧处，但是本公开不限于此。
第二开关晶体管第一电极1375也可通过接触孔CNT14与第一半导体图案1210的第三导电区1210c接触并且电连接，而接触孔CNT14可穿透栅绝缘膜1620以暴露第一半导体图案1210的第三导电区1210c。在平面视图中，接触孔CNT14可定位或布置在接触孔CNT23的上侧上，但是本公开不限于此。可定位或布置在第一半导体图案1210的第三导电区1210c上方的第二开关晶体管第一电极1375可设置在第二开关晶体管STR2的第一源/漏区中，并且可为第二开关晶体管STR2的第一电极。第二开关晶体管STR2的第一电极可为第二开关晶体管STR2的第一源/漏电极。
第一开关晶体管第一电极1377可在第二半导体图案1220的第三导电区上定位或布置成与第二半导体图案1220和数据信号线1130重叠。第一开关晶体管第一电极1377可在第二方向DR2上延伸，并且第一开关晶体管第一电极1377在第一方向DR1上的长度可小于第一开关晶体管第一电极1377在第二方向DR2上的长度。第一开关晶体管第一电极1377可从与第二半导体图案1220的第一导电区的重叠区域向下延伸，并因此可与数据信号线1130的可与第二半导体图案1220的第一导电区不重叠的部分重叠。
在与数据信号线1130的可与第二半导体图案1220的第一导电区不重叠的部分的重叠区域中，第一开关晶体管第一电极1377可通过可穿透层间绝缘膜1610和栅极绝缘膜1620以暴露数据信号线1130的部分的接触孔CNT24与数据信号线1130接触并且电连接。在平面视图中，接触孔CNT24可定位或布置在第一开关晶体管第一电极1377的下侧处，但是本公开不限于此。
第一开关晶体管第一电极1377也可通过接触孔CNT16与第二半导体图案1220的第一导电区接触并且电连接，而接触孔CNT16可穿透栅绝缘膜1620以暴露第二半导体图案1220的第一导电区。在平面视图中，接触孔CNT16可定位或布置在接触孔CNT24的上侧上，但是本公开不限于此。可定位或布置在第二半导体图案1220的第一导电区上方的第一开关晶体管第一电极1377可设置在第一开关晶体管STR1的第一源/漏区中，并且可为第一开关晶体管STR1的第一电极。第一开关晶体管STR1的第一电极可为第一开关晶体管STR1的第一源/漏电极。
焊盘电极1380可定位或布置在数据焊盘1160上。焊盘电极1380可通过接触孔CNT28与数据焊盘1160的顶表面接触。焊盘电极1380可通过接触孔CNT28电连接到数据焊盘1160。焊盘电极1380可用作焊盘区域PDA中的布线焊盘WPD的接触电极。
钝化层1630可定位或布置在第二导电层1300上。钝化层1630可覆盖并保护第二导电层1300。钝化层1630可包括无机绝缘材料，诸如氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铝、氧化钛、氧化钽或氧化锆。钝化层1630可形成在显示区域DPA中，并且可不形成在非显示区域NDA的至少部分中。钝化层1630可至少不形成在焊盘电极1380上，而焊盘电极1380可定位或布置在焊盘区域PDA中，并且可不与焊盘电极1380重叠。
通孔层1650可定位或布置在钝化层1630上。通孔层1650可覆盖钝化层1630的与焊盘区域PDA相邻的一侧。在焊盘区域PDA中，通孔层1650可直接定位或布置在钝化层1630上。
通孔层1650可包括有机绝缘材料，诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂或BCB。通孔层1650可包括光敏材料，但是本公开不限于此。例如，通孔层1650可包括聚酰亚胺。
通孔层1650可在不同的区中具有不同的高度。例如，通孔层1650可具有阶梯结构或形状，而该阶梯结构或形状在不同的区中具有不同高度。通孔层1650可包括具有第一高度的第一区和具有可小于第一高度的第二高度的第二区。通孔层1650的高度可从基准表面(如第一衬底1010的第一表面)测量。通孔层1650可在第一区和第二区中的每个中为大致平坦的，而与其下方的形状或图案的存在无关。通孔层1650可在第一区与第二区之间的边界处具有阶梯结构。
通孔层1650的第一区可定位或布置在显示区域DPA中，并且通孔层1650的第二区可定位或布置在非显示区域NDA的焊盘区域PDA中。通孔层1650的第一区的至少部分可与像素电极PXE重叠，并且通孔层1650的第一区的另外部分可定位或布置在显示区域DPA的非发射区域NEM中并且可不与像素电极PXE重叠。由于通孔层1650可在其第二区中(例如，在焊盘区域PDA中)具有小的高度，因此外部装置EXD可适当地安装在焊盘电极1380上。
通孔层1650可形成可与钝化层1630一起暴露焊盘区域PDA中的焊盘电极1380的焊盘开口。通孔层1650的可形成焊盘开口的侧壁的部分可定位或布置成与焊盘电极1380重叠。
像素电极PXE可定位或布置在通孔层1650上。像素电极PXE的材料已如上面参照图2所述。例如，像素电极PXE可包括ITO/Ag/ITO的三层膜。
像素电极PXE可定位或布置在显示区域DPA中，而不是在非显示区域NDA中。像素电极PXE可与显示区域DPA(例如，可定位或布置有多个晶体管DTR、STR1和STR2的区)和电容器区CPR重叠，但是本公开不限于此。像素电极PXE可通过可穿透通孔层1650、钝化层1630和层间绝缘膜1610的接触孔CNT3与第一导电层1100的电容器下电极1121接触并且电连接。
像素限定膜PDL可定位或布置在像素电极PXE上。像素限定膜PDL的材料已如上面参照图2所述。例如，像素限定膜PDL可包括聚酰亚胺。
像素限定膜PDL可定位或布置在显示区域DPA中，而不是在非显示区域NDA中。像素限定膜PDL可定位或布置成与像素电极PXE的边缘重叠。像素限定膜PDL可定位或布置在通孔层1650的可不形成有像素电极PXE的部分上。
在下文中将对显示装置1的制造方法进行描述。
图8至图14是示出制造图7的显示装置1的方法的示意性剖面视图。
参照图8，可在第一衬底1010上形成第一导电层1100。可图案化的第一导电层1100可通过掩模工艺形成。例如，可通过相同的掩模工艺形成第一电源布线1110、电容器下电极1121、电容器下电极第二延伸部1125、数据信号线1130和数据焊盘1160。例如，可在第一衬底1010的整个表面上沉积用于形成第一导电层1100的材料层。此后，可通过在用于形成第一导电层1100的材料层上施涂光致抗蚀剂层以及对该光致抗蚀剂层执行曝光和显影来形成光致抗蚀剂图案，并且可通过使用光致抗蚀剂图案作为蚀刻掩模来蚀刻用于形成第一导电层1100的材料层。此后，可通过剥离或灰化工艺去除光致抗蚀剂图案。由于第一导电层1100的第一电源布线1110、电容器下电极1121、电容器下电极第二延伸部1125、数据信号线1130和数据焊盘1160可同时被图案化并形成，因此，可维持掩模的数量，并且结果是，可保证工艺经济性。因此可降低制造成本，并因此可改善制造效率。
此后，参照图9，可在其上形成有第一导电层1100的第一衬底1010的整个表面上形成层间绝缘膜1610。此后，可在层间绝缘膜1610上形成半导体层1200。半导体层1200可通过掩模工艺形成。例如，如图9中所示，第一半导体图案1210和第二半导体图案1220可通过在层间绝缘膜1610的整个表面上沉积氧化物半导体并且通过光刻来对氧化物半导体进行图案化而形成。
此后，参照图10，可在其上形成有半导体层1200的层间绝缘膜1610上沉积栅极绝缘膜1620，并且可形成接触孔。接触孔可包括可被图案化以暴露第一导电层1100的部分的多个接触孔CNT21、CNT22、CNT24和CNT28以及可被图案化以暴露半导体层1200的多个部分的多个接触孔CNT11、CNT12、CNT15和CNT16。可通过相同的掩模工艺来形成接触孔。例如，可在其上形成有半导体层1200的层间绝缘膜1610上沉积用于形成栅极绝缘膜1620的材料层。此后，可在用于形成栅极绝缘膜1620的材料层上形成可暴露第一导电层1100以及半导体层1200的多个部分的光致抗蚀剂图案(或接触孔图案)，并且可通过使用光致抗蚀剂图案作为蚀刻掩模来形成可暴露第一导电层1100的多个接触孔CNT21、CNT22、CNT24和CNT28和可暴露半导体层1200的多个部分的多个接触孔CNT11、CNT12、CNT15和CNT16。
可暴露第一导电层1100的多个接触孔CNT21、CNT22、CNT24和CNT28和可暴露半导体层1200的多个部分的多个接触孔CNT11、CNT12、CNT15和CNT16可通过使用不同的掩模来顺序地形成。在这种情况下，因为当蚀刻层间绝缘膜1610以形成暴露第一导电层1100的多个接触孔CNT21、CNT22、CNT24和CNT28时，半导体层1200可不暴露于蚀刻剂，因此可抑制对半导体层1200的表面的损坏。然而，由于增加了掩模工艺，显示装置1的制造的经济效率可能降低。
此后，参照图11，可在栅极绝缘膜1620上形成可被图案化的第二导电层1300。第二导电层1300可通过掩模工艺形成。例如，可在栅极绝缘膜1620的整个表面上沉积用于形成第二导电层1300的材料层。甚至在多个接触孔CNT11、CNT12、CNT15、CNT16、CNT21、CNT22、CNT24和CNT28中的每个的内部上，可沉积用于形成第二导电层1300的材料层，以与第一导电层1100和半导体层1200电连接。此后，可通过在用于形成第二导电层1300的材料层上施涂光致抗蚀剂层并且对该光致抗蚀剂层执行曝光和显影来形成光致抗蚀剂图案，并且可通过使用光致抗蚀剂图案作为蚀刻掩模来蚀刻用于形成第二导电层1300的材料层。此后，如图11中所示，可通过剥离或灰化工艺去除光致抗蚀剂图案，从而形成驱动晶体管第一电极1371、晶体管共享电极1373、驱动晶体管栅电极1335、电容器上电极1331、第一开关晶体管第一电极1377、第一开关晶体管第二电极1333、第一开关晶体管栅电极1325和焊盘电极1380。
此后，参照图12，在除焊盘区域PDA以外的整个显示区域DPA中，可在其上形成有第二导电层1300的层间绝缘膜1610的整个表面上形成钝化层1630。此后，可在钝化层1630和焊盘电极1380上沉积通孔层1650。此后，可形成可暴露电容器下电极1121的部分的接触孔CNT3和可暴露焊盘区域PDA中的焊盘电极1380的部分的第一开口OP1，从而图案化通孔层1650。
例如，通孔层1650可包括含有光敏材料的有机材料。在本实例中，通孔层1650可通过施涂用于形成通孔层1650的有机材料层并且对用于形成通孔层1650的材料层进行曝光和显影来形成和图案化。相应地，通孔层1650、接触孔CNT3和第一开口OP1可通过相同的掩模工艺来形成。
此后，参照图13，可在通孔层1650上形成可被图案化的像素电极PXE。像素电极PXE可通过掩模工艺形成。例如，可在显示区域DPA中的通孔层1650的整个表面上沉积用于形成像素电极PXE的材料层。甚至在接触孔CNT3的内部上，可沉积用于形成像素电极PXE的材料层，以电连接到电容器下电极1121。
此后，可通过在用于形成像素电极PXE的材料层上施涂光致抗蚀剂层并对光致抗蚀剂层进行曝光和显影来形成具有用于形成像素电极PXE的形状的光致抗蚀剂图案。此后，可通过使用光致抗蚀剂图案作为蚀刻掩模来蚀刻用于形成像素电极PXE的材料层。用于形成像素电极PXE的材料层可通过例如湿蚀刻来蚀刻，但是本公开不限于此。
在蚀刻期间，像素电极PXE可被光致抗蚀剂图案覆盖并保护，但是通孔层1650的未被光致抗蚀剂图案覆盖的部分可被暴露，并因此可被部分地蚀刻。结果是，可减小通孔层1650的未被光致抗蚀剂图案覆盖的部分的高度。相应地，通孔层1650可具有在不同区中具有不同高度的阶梯结构。此后，可通过灰化或剥离工艺去除光致抗蚀剂图案，但是本公开不限于此。
此后，参照图14，可在其上形成有像素电极PXE的通孔层1650上形成可被图案化的像素限定膜PDL。例如，像素限定膜PDL可由包含感光材料的有机材料形成。在本实例中，像素限定膜PDL可通过施涂用于形成像素限定膜PDL的有机材料层并且对有机材料层进行曝光和显影来形成。
像素限定膜PDL可沿着像素PX的边界形成并且可与像素电极PXE部分地重叠。像素限定膜PDL可填充通孔层1650的可具有相对小的高度的部分，并因此可补偿通孔层1650中的高度差。
如上所述，由于第一导电层1100可定位或布置在半导体层1200下方，因此可不需要用于在半导体层1200的沟道区下方形成阻光层的附加掩模工艺。例如，多个晶体管DTR、STR1和STR2中的每个的第一源/漏电极、第二源/漏电极和栅电极可通过使用用于形成第二导电层1300的材料层的单个掩模工艺来形成。相似地，由于可通过使用与用于形成通孔层1650的掩模相同的掩模来形成可穿透通孔层1650、钝化层1630和层间绝缘膜1610的接触孔CNT3，因此可不需要附加掩模。
在下文中将着重对与显示装置1的不同之处对根据其它实施方式的显示装置进行描述。
图15是根据实施方式的显示装置的像素的示意性剖面视图。图15示出了像素电极PXE可电连接到晶体管共享电极1373的实例。
参照图15，可穿透通孔层1650的接触孔CNT3_1可定位或布置在驱动晶体管区域DTR中。接触孔CNT3_1可定位或布置成与可形成驱动晶体管DTR的第二源/漏电极的晶体管共享电极1373重叠。接触孔CNT3_1可穿透可定位或布置在晶体管共享电极1373上的钝化层1630和通孔层1650以暴露晶体管共享电极1373的至少部分。像素电极PXE甚至可沉积在接触孔CNT3_1的内部上，以与晶体管共享电极1373的顶表面接触。相应地，像素电极PXE和驱动晶体管DTR的第二源/漏电极可被电连接。
在可形成接触孔CNT3_1的掩模工艺中，通过使用与用于形成通孔层1650的掩模相同的掩模，接触孔CNT3_1和第一开口OP1可分别形成在显示区域DPA和非显示区域NDA中。在这种情况下，在图7的实施方式中，在层间绝缘膜1610可被蚀刻以形成接触孔CNT3期间，可定位或布置在非显示区域NDA中的焊盘电极1380可暴露于蚀刻剂。在图15的实施方式中，由于可不需要蚀刻层间绝缘膜1610以形成接触孔CNT3_1，因此可抑制对非显示区域NDA中的焊盘电极1380的表面的损坏。
图16是根据实施方式的显示装置的像素的示意性剖面视图。图17和图18是示出图16的制造显示装置的方法的示意性剖面视图。图16的实施方式与图7的实施方式的不同之处可在于导电覆盖层CAP可定位或布置在第二导电层1300上。
参照图16，导电覆盖层CAP可定位或布置在第二导电层1300上。例如，导电覆盖层CAP可定位或布置在驱动晶体管第一电极1371、驱动晶体管栅电极1335、晶体管共享电极1373、电容器上电极1331、第一开关晶体管第一电极1377、第一开关晶体管栅电极1325、第一开关晶体管第二电极1333和焊盘电极1380上。导电覆盖层CAP可从第二导电层1300上方覆盖并保护第二导电层1300。导电覆盖层CAP可保护第二导电层1300免受定位或布置在第二导电层1300上的层的影响，或者免受在图16的显示装置的制造中使用的蚀刻剂或其它化学物质的影响。导电覆盖层CAP可与第二导电层1300直接接触。
可定位或布置在焊盘区域PDA中的焊盘电极1380上的导电覆盖层CAP可与焊盘电极1380一体地形成，并因此可用作数据信号线1130的布线焊盘WPD的接触电极。因此，导电覆盖层CAP可由适合用作布线焊盘WPD的接触电极的材料形成。导电覆盖层CAP可包括ZIO、IZO或ITO。例如，导电覆盖层CAP可包括ZIO膜、IZO膜或ITO膜，或者可形成为Ti/Mo/ITO的多层膜。在图16的实施方式中，第二导电层1300可为Ti/Cu的双层膜，并且可定位或布置在第二导电层1300上的导电覆盖层CAP可为ITO膜。
第二导电层1300和导电覆盖层CAP可通过单个掩模工艺来图案化。例如，第二导电层1300的侧面和导电覆盖层CAP的侧面可为对齐的。可定位或布置在第二导电层1300上的导电覆盖层CAP可不突出超过第二导电层1300。在第二导电层1300与导电覆盖层CAP之间可不介入绝缘层。
由于第二导电层1300上可设置有导电覆盖层CAP，因此可防止第二导电层1300在后续工艺中被腐蚀。因此，可改善布线焊盘WPD的可靠性。
图17是示出如在制造图16的显示装置的方法中执行的像素电极PXE的形成的示意性剖视图。
图17的实施方式与图14的实施方式的不同之处可在于可定位或布置在焊盘区域PDA中的开口OP1_17覆盖焊盘电极1380，并且导电覆盖层CAP可定位或布置在焊盘电极1380上。
参照图17，在钝化层1630上形成可被图案化的通孔层1650期间，可定位或布置在显示区域DPA中并且暴露电容器下电极1121的接触孔CNT3可形成为穿透通孔层1650、钝化层1630和层间绝缘膜1610。可定位或布置在非显示区域NDA或焊盘区域PDA中的通孔层1650的开口OP1_17可形成为覆盖可定位或布置在焊盘电极1380上的导电覆盖层CAP。可通过使用半色调掩模或狭缝掩模来形成可在不同区中具有不同高度的通孔层1650，但是本公开不限于此。
用于形成像素电极PXE的材料层可沉积在通孔层1650的整个表面上，并且可通过使用光致抗蚀剂图案PR作为蚀刻掩模来蚀刻。在该阶段，焊盘区域PDA中的焊盘电极1380和可定位或布置在焊盘电极1380上的导电覆盖层CAP可由通孔层1650覆盖并保护，其中，通孔层1650的厚度已减小。因此，通过与用于形成像素电极PXE的蚀刻剂接触地放置，可防止焊盘电极1380和导电覆盖层CAP受损。
此后，参照图18，可在光致抗蚀剂图案PR保留在像素电极PXE上的情况下执行蚀刻，从而从焊盘区域PDA中的导电覆盖层CAP上方去除通孔层1650以暴露焊盘电极1380上的导电覆盖层CAP。结果是，可形成在焊盘区域PDA中暴露导电覆盖层CAP的焊盘开口。通孔层1650的可形成焊盘开口的部分可至少部分地与导电覆盖层CAP的顶表面重叠。例如，焊盘开口的宽度可小于导电覆盖层CAP的定位或布置在焊盘电极1380上的部分的宽度。
在图16的实施方式中，可通过单个掩模工艺与焊盘电极1380一起形成的导电覆盖层CAP可用作布线焊盘WPD的接触电极。相应地，由于可不需要用于形成布线焊盘WPD的接触电极的附加掩模工艺，因此可改善工艺效率。
与此同时，在蚀刻期间，像素电极PXE可被光致抗蚀剂图案覆盖并保护，但是可未被光致抗蚀剂图案PR覆盖的通孔层1650可被暴露并且可被部分地蚀刻。结果是，可减小通孔层1650的未被光致抗蚀剂图案PR覆盖的部分的高度(或厚度)，并因此，通孔层1650可具有在不同区域中具有不同高度的阶梯结构。
图19是根据实施方式的显示装置的像素的布局视图。图20是示出在图19的部分A中的晶体管中可能已发生缺陷的情况的切口布局视图。图21是示出在图19的部分A中的晶体管中可能存在缺陷时可执行的修复操作的切口布局视图。
图19的实施方式与图5的实施方式的不同之处可在于在平面视图中，具有与第一半导体图案1210和第二半导体图案1220相同的形状的半导体图案可设置在第一半导体图案1210和第二半导体图案1220的上侧和/或下侧上，而第一半导体图案1210和第二半导体图案1220可形成显示装置1的多个晶体管DTR、STR1和STR2的有源层。
参照图19，在平面视图中，第一冗余半导体图案1210R可在第一半导体图案1210的上侧上定位或布置成与第一半导体图案1210分开。第一冗余半导体图案1210R的形状可与第一半导体图案1210的形状基本上相同。第一冗余半导体图案1210R可包括与第一半导体图案1210相同或相似的材料。例如，就形状、材料和制造阶段而言，第一冗余半导体图案1210R可与第一半导体图案1210基本上相同。
第一冗余半导体图案1210R相对于第一导电层1100和第二导电层1300的布置可与第一半导体图案1210相对于第一导电层1100和第二导电层1300的布置相同。因此，第一冗余半导体图案1210R的第一导电区、第二导电区和第三导电区可定位或布置成与第一导电层1100的第一电源布线1110、电容器下电极第二延伸部1125和基准电压连接电极1150重叠。第一冗余半导体图案1210R的第一导电区、第二导电区和第三导电区可定位或布置成与第二导电层1300的驱动晶体管第一电极1371、晶体管共享电极1373和第二开关晶体管第一电极1375重叠，并且第一冗余半导体图案1210R的延伸部可定位或布置成与第二导电层1300的第二开关晶体管栅电极1345和驱动晶体管栅电极1335重叠。在图19的实施方式中，第二导电层1300的驱动晶体管第一电极1371、晶体管共享电极1373、驱动晶体管栅电极1335、第二开关晶体管栅电极1345和第二开关晶体管第一电极1375在第二方向DR2上延伸以与第一冗余半导体图案1210R和第一半导体图案1210重叠。
栅极绝缘膜1620可介于第一冗余半导体图案1210R与第二导电层1300之间。在可介于第一冗余半导体图案1210R与第二导电层1300之间的栅极绝缘膜1620中可不形成有接触孔。因此，在示意性剖面视图中，第一冗余半导体图案1210R和第二导电层1300可彼此电绝缘。
相似地，在平面视图中，第二冗余半导体图案1220R可在第二半导体图案1220的下侧上定位或布置成与第二半导体图案1220分开。第二冗余半导体图案1220R的形状可与第二半导体图案1220的形状基本上相同。而且，第二冗余半导体图案1220R可包括与第二半导体图案1220相同或相似的材料。例如，就形状、材料和制造阶段而言，第二冗余半导体图案1220R可与第二半导体图案1220基本上相同。
第二冗余半导体图案1220R相对于第一导电层1100和第二导电层1300的布置可与第二半导体图案1220相对于第一导电层1100和第二导电层1300的布置相同。因此，第二冗余半导体图案1220R的第一导电区和第二导电区可定位或布置成与第一导电层1100的电容器下电极第一延伸部1123和数据信号线1130重叠。第二冗余半导体图案1220R的第一导电区和第二导电区以及延伸部可定位或布置成与第二导电层1300的第一开关晶体管第二电极1333、第一开关晶体管栅电极1325和第一开关晶体管第一电极1377重叠。
在图19的实施方式中，第二导电层1300的第一开关晶体管第二电极1333、第一开关晶体管栅电极1325和第一开关晶体管第一电极1377可在第二方向DR2上延伸以与第二冗余半导体图案1220R和第二半导体图案1220重叠。
栅极绝缘膜1620也可介于第二冗余半导体图案1220R与第二导电层1300之间。在可介于第二冗余半导体图案1220R与第二导电层1300之间的栅极绝缘膜1620中可不形成有接触孔。因此，在示意性剖面视图中，第二冗余半导体图案1220R和第二导电层1300可彼此电绝缘。
如果在显示装置1的制造期间发生缺陷，则第一冗余半导体图案1210R和第二冗余半导体图案1220R可代替第一半导体图案1210和第二半导体图案1220，并且可用作显示装置1的晶体管的有源层。
例如，如果在显示装置1的制造期间异物IP残留在半导体层1200的沟道区上或晶体管的栅电极中，则可能因异物IP而发生缺陷。异物IP的实例包括绝缘材料。在晶体管中发生缺陷的情况下，晶体管的第一源/漏电极和/或第二源/漏电极可被切断以便没有信号可施加到晶体管。
参照图20，如果异物IP残留在第二半导体图案1220的延伸部上或第一开关晶体管栅电极1325上，则因异物IP而可能在第一开关晶体管STR1中发生缺陷。在这种情况下，可对可与第二半导体图案1220的第二源/漏区接触并且电连接的第一开关晶体管第二电极1333中的切割区CP进行切割，从而修复缺陷。切割区CP可为第一开关晶体管第二电极1333上的不与第二半导体图案1220和第二冗余半导体图案1220R重叠的区。例如，切割区CP可对应于第一开关晶体管第二电极1333上的使第二半导体图案1220和第二冗余半导体图案1220R可彼此间隔开的区。例如，切割区CP可由激光切割。
参照图21，可定位或布置在可能已发生缺陷的第二半导体图案1220上的第一开关晶体管第二电极1333可通过激光而切割成可彼此分开的第一开关晶体管有缺陷的第二电极1333a_1和第一开关晶体管第二电极1333_1。
此后，由于栅极绝缘膜1620可介于第二冗余半导体图案1220R与第一开关晶体管第二电极1333_1之间，因此多个接触孔CNT15R和CNT16R可通过使用激光而形成为使得第二冗余半导体图案1220R、第一开关晶体管第二电极1333_1和第一开关晶体管第一电极1377可电连接。在这种情况下，第二冗余半导体图案1220R可为第一开关晶体管STR1的新的有源层。第一开关晶体管第二电极1333可通过激光来切割，但是本公开不限于此。替代性地，如果第一开关晶体管STR1有缺陷，则信号可传输到第一开关晶体管第一电极1377。在这种情况下，第一开关晶体管第一电极1377的在接触孔CNT24与接触孔CNT16之间的部分可被切割，而接触孔CNT24可将数据信号线1130与第一开关晶体管第一电极1377电连接，接触孔CNT16可定位或布置在第二半导体图案1220的右端处。结果是，没有数据信号可施加到可定位或布置在第二半导体图案1220的右端处的第一开关晶体管第一电极1377。
图22是根据实施方式的显示装置的像素的第一开关晶体管区STR1_22的切口布局视图。
图22的实施方式与图5的实施方式的不同之处可在于可不提供可从扫描信号线1320分支并且在第二方向DR2上延伸的第一开关晶体管栅电极1325。
参照图22，可定位或布置在第一开关晶体管区STR1_22中的第二半导体图案1220_22可大致在第二方向DR2上延伸，并且第二半导体图案1220_22的两端部可在第一方向DR1上扩展为比第二半导体图案1220_22的其余部分宽。例如，第二半导体图案1220_22可包括可定位或布置在第二半导体图案1220_22的第一侧或部分处的第一导电区、可定位或布置在第二半导体图案1220_22的可与第二半导体图案1220_22的第一侧或部分相对的第二侧处的第二导电区以及可连接第一导电区和第二导电区的延伸部。例如，第二半导体图案1220_22的第一侧和第二侧可分别为第二半导体图案1220_22的上侧和下侧。相应地，第二半导体图案1220_22的第一导电区可定位或布置在第二半导体图案1220_22的延伸部的上侧上，并且第二半导体图案1220_22的第二导电区可定位或布置在第二半导体图案1220_22的延伸部的下侧上。
第二半导体图案1220_22的延伸部和扫描信号线1320可定位或布置成彼此重叠。第二半导体图案1220_22的延伸部的可与扫描信号线1320重叠的部分可为第一开关晶体管STR1的沟道区，并且扫描信号线1320的可与第二半导体图案1220_22的延伸部重叠的部分可为第一开关晶体管STR1的栅电极。例如，扫描信号线1320可包括第一开关晶体管STR1的栅电极。
第二半导体图案1220_22的第一导电区可为第一开关晶体管STR1的第一源/漏区，并且第二半导体图案1220_22的第二导电区可为第一开关晶体管STR1的第二源/漏区。第二半导体图案1220_22的第一导电区可不与数据信号线1130重叠。第二半导体图案1220_22的第一导电区和数据信号线1130可经由第一开关晶体管第一电极1377_22和多个接触孔CNT16和CNT24电连接。图22示出了第二半导体图案1220_22，但是对第二半导体图案1220_22的描述可直接应用于第一半导体图案(未示出)。
在像素PX的多个晶体管DTR、STR1和STR2中的每个中发生缺陷的情况下，多个晶体管DTR、STR1和STR2中的每个的第一源/漏电极和/或第二源/漏电极可通过激光来切割。在这种情况下，可能需要用于切割多个晶体管DTR、STR1和STR2中的每个的第一源/漏电极和/或第二源/漏电极的切割空间。切割空间的宽度可优选地在约6μm至约8μm的范围内，以适当地切割多个晶体管DTR、STR1和STR2中的每个的第一源/漏电极和/或第二源/漏电极。
在图22的实施方式中，第二半导体图案1220_22的延伸部可排列成基本上平行于第二方向DR2，以使得第二半导体图案1220_22的第一导电区可与数据信号线1130间隔开。相应地，可确保足够的切割空间。例如，由于半导体层1200可形成为基本上垂直于定位或布置在第一导电层1100中的多个线，因此在发生缺陷的情况下，可确保足够的切割空间以用于切割可连接到多个晶体管DTR、STR1和STR2中的每个的第一源/漏电极和/或第二源/漏电极的第二导电层1300中的布线。
图23是根据实施方式的显示装置的像素的布局视图。图24是沿图23的线XXIV-XXIV'截取的示意性剖面视图。
图23和图24的实施方式与图22的实施方式的不同之处可在于，多个晶体管DTR、STR1和STR2的第一源/漏电极和/或第二源/漏电极可由与多个晶体管DTR、STR1和STR2的栅电极不同的导电层形成。在图23的实施方式中，与图22的实施方式相似地，半导体层1200的延伸部可排列成基本上平行于第一导电层1100，以基本上垂直于第二导电层1300的扫描信号线1320和感测信号线1340。在下文中将主要着重于与图22的实施方式的不同之处来对图23的实施方式进行描述。
参照图23和图24，栅极绝缘膜1620可定位或布置在第一层间绝缘膜1610的整个表面上。栅电极可在栅极绝缘膜1620上定位或布置成半导体图案层1200的延伸部重叠。第二层间绝缘膜1630可定位或布置在栅极绝缘膜1620上。第三导电层1400可定位或布置在第二层间绝缘膜1630上。第三导电层1400可经由接触孔与半导体层1200的第一源/漏区和/或第二源/漏区接触，或者与第一导电层1100的部分接触。相应地，第三导电层1400可经由可穿透第一层间绝缘膜1610、栅极绝缘膜1620和第二层间绝缘膜1630以暴露第一导电层1100的接触孔以及经由可穿透栅极绝缘膜1620和第二层间绝缘膜1630以暴露半导体层1200的第一源/漏区和/或第二源/漏区的接触孔电连接到半导体层1200。
例如，参照图24，驱动晶体管区DTR中的驱动晶体管第一电极1410和驱动晶体管第二电极1420可定位或布置在驱动晶体管栅电极1393上。驱动晶体管第一电极1410可经由可穿透第二层间绝缘膜1630和栅极绝缘膜1620的接触孔CNT1_23电连接到第二半导体图案1220_23，并且驱动晶体管第一电极1410可经由可穿透第二层间绝缘膜1630、栅极绝缘膜1620和第一层间绝缘膜1610的接触孔CNT2_23电连接到第一电源布线1110。相应地，驱动晶体管第一电极1410和驱动晶体管栅电极1393可通过单独的掩模工艺来形成。
在结束详细描述时，本领域技术人员将意识到，可在基本上不背离本公开的原理以及精神和范围的情况下对实施方式进行许多变化和修改。因此，所公开的实施方式仅在一般性和描述性含义上使用，而不是出于限制的目的。

Claims (21)

1.一种显示装置，包括：
衬底；
第一导电层，所述第一导电层布置在所述衬底上，所述第一导电层包括数据信号线；
第一绝缘层，所述第一绝缘层布置在所述第一导电层上；
半导体层，所述半导体层布置在所述第一绝缘层上，所述半导体层包括第一半导体图案；
第二绝缘层，所述第二绝缘层布置在所述半导体层上；以及
第二导电层，所述第二导电层布置在所述第二绝缘层上，所述第二导电层包括：
栅电极，所述栅电极布置成与所述第一半导体图案重叠；
晶体管第一电极，所述晶体管第一电极布置成与所述第一半导体图案的部分重叠，其中，所述晶体管第一电极通过穿透所述第一绝缘层和所述第二绝缘层的接触孔电连接到所述数据信号线；以及
晶体管第二电极，所述晶体管第二电极布置成与所述第一半导体图案的另外部分重叠。
2.如权利要求1所述的显示装置，其中，所述第二导电层还包括扫描信号线，并且所述栅电极从所述扫描信号线分支。
3.如权利要求2所述的显示装置，其中，所述数据信号线在第一方向上延伸，并且所述扫描信号线在与所述第一方向相交的第二方向上延伸。
4.如权利要求3所述的显示装置，其中，所述栅电极在所述第一方向上延伸。
5.如权利要求2所述的显示装置，其中，所述第一导电层还包括位于所述数据信号线的端部处的数据焊盘。
6.如权利要求5所述的显示装置，其中，所述第二导电层还包括与所述数据焊盘重叠的焊盘电极。
7.如权利要求6所述的显示装置，其中，所述焊盘电极通过穿透所述第一绝缘层和所述第二绝缘层的接触孔电连接到所述数据焊盘。
8.如权利要求6所述的显示装置，还包括：
导电覆盖层，所述导电覆盖层布置在所述第二导电层上。
9.如权利要求8所述的显示装置，其中，所述导电覆盖层包括ZIO膜、IZO膜、ITO膜或由顺序地层叠设置的Ti层、Mo层和ITO层构成的多层膜。
10.如权利要求8所述的显示装置，其中，所述焊盘电极与所述导电覆盖层电接触。
11.如权利要求10所述的显示装置，其中，所述焊盘电极包括铜。
12.如权利要求1所述的显示装置，其中，所述栅电极、所述晶体管第一电极和所述晶体管第二电极彼此间隔开。
13.如权利要求1所述的显示装置，其中，所述晶体管第一电极通过穿透所述第二绝缘层的接触孔电连接到所述第一半导体图案的所述部分。
14.如权利要求1所述的显示装置，其中，所述半导体层还包括布置成与所述第一半导体图案分开的第二半导体图案。
15.如权利要求14所述的显示装置，其中，所述第一导电层还包括第一电源布线，并且所述第一电源布线布置成与所述第二半导体图案的部分重叠并且通过穿透所述第一绝缘层和所述第二绝缘层的所述接触孔电连接到所述第二半导体图案的所述部分。
16.一种显示装置，包括：
衬底；
第一导电层，所述第一导电层布置在所述衬底上；
第一绝缘层，所述第一绝缘层布置在所述第一导电层上；
半导体层，所述半导体层布置在所述第一绝缘层上；
第二绝缘层，所述第二绝缘层布置在所述半导体层上；
第二导电层，所述第二导电层布置在所述第二绝缘层上；
第三绝缘层，所述第三绝缘层布置在所述第二导电层上；
第三导电层，所述第三导电层布置在所述第三绝缘层上；
发光元件，所述发光元件布置在像素中；
驱动晶体管，所述驱动晶体管向所述发光元件提供驱动电流；以及
第一开关晶体管，所述第一开关晶体管将数据信号传输到所述驱动晶体管的栅电极，其中，
所述第一导电层包括：
第一电源布线，所述第一电源布线电连接到所述驱动晶体管的驱动晶体管第一电极；以及
数据信号线，所述数据信号线电连接到所述第一开关晶体管的第一开关晶体管第一电极，
所述半导体层包括：
第一半导体图案，所述第一半导体图案布置成与所述第一电源布线重叠；以及
第二半导体图案，所述第二半导体图案布置成与所述第一半导体图案分开，并且
所述第二导电层包括所述第一开关晶体管第一电极和所述驱动晶体管第一电极。
17.如权利要求16所述的显示装置，其中，所述第二半导体图案的部分与所述数据信号线重叠。
18.如权利要求16所述的显示装置，其中，所述第二导电层还包括将扫描信号传输到所述第一开关晶体管的栅电极的扫描信号线。
19.如权利要求18所述的显示装置，其中，所述数据信号线和所述第一电源布线在第一方向上延伸，并且所述扫描信号线在与所述第一方向相交的第二方向上延伸。
20.如权利要求16所述的显示装置，还包括：
第二开关晶体管，所述第二开关晶体管将感测信号传输到所述驱动晶体管第一电极，
其中，所述第二导电层还包括将所述感测信号传输到所述第二开关晶体管的栅电极的感测信号线。
21.如权利要求16所述的显示装置，其中，所述第三导电层通过穿透所述第三绝缘层的接触孔电连接到所述驱动晶体管第一电极。
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