CN112506852A - 一种基于系统级封装的动态可重构智能微系统 - Google Patents
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Abstract
本发明公开了一种基于系统级封装的动态可重构智能微系统，包括：处理器单元、可编程单元、第一存储器和第二存储器；其中，所述处理器单元包括低速通信接口、高速通信接口、DDR接口、ROM接口、SRAM接口、通用IO模块和IO空间；所述可编程单元包括配置接口、可编程逻辑资源、高速收发接口、可编程IO接口和可选配置接口。本发明满足了航天装备对电子系统小型化、低功耗、智能化的迫切需求。
Description
技术领域
本发明属于基于系统级封装的动态可重构智能微系统硬件平台技术领域，尤其涉及一种基于系统级封装的动态可重构智能微系统。
背景技术
随着航天装备体系的发展，航天电子系统的功能复杂度逐步提升，而航天装备内部的空间有限，这使得电路尺寸控制难度逐渐增大，传统的电子系统已无法满足未来航天装备的发展需求。集成是应对小型化、轻质化、高可靠以及高功能密度的关键技术，然而目前的半导体工艺技术已经接近其物理极限，微电子行业已经进入后摩尔时代。此外，航天电子系统在工作时，无法在物理上接触这些设备，但是可能碰到的问题是不确定的，这就需要其能够重构，以符合新问题的特定要求。
发明内容
本发明解决的技术问题是：克服现有技术的不足，提供了一种基于系统级封装的动态可重构智能微系统，基于功能集成、系统集成和硬件集成的思路，建立处理器、可编程单元与存储器单元的异构可重构智能微系统；通过系统封装工艺，将处理器单元、可编程单元与存储器单元进行一体化集成；引出丰富的外设接口、配置接口、调试接口、扩展接口以及高速通信接口，实现电子系统的硬件重构、系统控制、智能计算以及高速通讯等功能，满足航天装备对电子系统小型化、低功耗、智能化的迫切需求。
本发明目的通过以下技术方案予以实现：一种基于系统级封装的动态可重构智能微系统，包括：处理器单元、可编程单元、第一存储器和第二存储器；其中，所述处理器单元包括低速通信接口、高速通信接口、DDR接口、ROM接口、SRAM接口、通用IO模块和IO空间；所述可编程单元包括配置接口、可编程逻辑资源、高速收发接口、可编程IO接口和可选配置接口；其中，处理器单元的低速通信接口和高速通信接口分别与外部模块进行通信；处理器单元通过DDR接口与ROM接口存储信号流，实现数据和程序存储容量的扩展；处理器单元的ROM接口与第一存储器互联，实现数据交互；处理器单元的SRAM接口与第二存储器互联，实现数据交互；处理器单元的通用IO模块与可编程单元的配置接口相连，通过配置信号流完成处理器单元对可编程单元的配置；处理器单元的IO空间与可编程逻辑资源相连，进行数据信号流的交互；可编程单元的高速收发接口与外界进行高速数据通信。
上述基于系统级封装的动态可重构智能微系统中，还包括：异型多层基板和封装体；其中，所述可编程单元采用倒装焊工艺设置于异型多层基板的顶层，所述可编程单元并与异型多层基板形成电气连接；所述处理器单元设置于异型多层基板的底层腔体内，所述处理器单元通过引线键合工艺与异型多层基板形成电气连接；所述第一存储器和所述第二存储器均设置于异型多层基板的底层腔体内，所述第一存储器和所述第二存储器均通过金丝键合工艺与异型多层基板形成电气连接；其中，所述第一存储器和所述第二存储器堆叠排列；所述封装体将所述处理器单元、可编程单元、存储器单元与异型多层基板封装在一起。
上述基于系统级封装的动态可重构智能微系统中，还包括：散热片和热沉；其中，所述封装体的顶层粘贴散热片，对可编程单元进行散热；所述封装体的底层粘贴热沉。
上述基于系统级封装的动态可重构智能微系统中，所述处理器单元包括处理器电路、第一上拉电阻R1、第二上拉电阻R2、第三上拉电阻R3、第一下拉电阻R4以及第二下拉电阻R5；其中，第一上拉电阻R1的正端接电源，第一上拉电阻R1的负端接处理器电路的TMS端口；第二上拉电阻R2的正端接电源，第二上拉电阻R2的负端接处理器电路的TDI端口；第三上拉电阻R3的正端接电源，第三上拉电阻R3的负端接处理器电路的resetn端口；第一下拉电阻R4的正端接处理器电路的TRST端口，第一下拉电阻R4的负端接地；第二下拉电阻R5的正端接处理器电路的TCK端口，第二下拉电阻R5的负端接地。
上述基于系统级封装的动态可重构智能微系统中，所述可编程单元包括现场可编程门阵列电路、第四上拉电阻R6、第五上拉电阻R7、第六上拉电阻R8、第七上拉电阻R9和第三下拉电阻R10；其中，第四上拉电阻R6的正端接电源，第四上拉电阻R6的负端接现场可编程门阵列电路的HSWAPEN_0端口；第五上拉电阻R7的正端接电源，第五上拉电阻R7的负端接现场可编程门阵列电路的PROGRAM_B端口；第六上拉电阻R8的正端接电源，第六上拉电阻R8的负端接现场可编程门阵列电路的M1端口；第七上拉电阻R9的正端接电源，第七上拉电阻R9的负端接现场可编程门阵列电路的M2端口；第三下拉电阻R10的正端接现场可编程门阵列电路的M0端口，第三下拉电阻R10的负端接地。
本发明与现有技术相比具有如下有益效果：
(1)本发明所设计的动态可重构微系统由于采用了系统级封装技术，将原有单板级或小型单机系统级的综合电子系统缩减至一个传统芯片的大小实现，大幅度提高了电子系统的计算重量比与计算体积比。
(2)本发明所设计的动态可重构微系统采用了异型多层基板结构，实现了微系统的三维集成，大大缩减了信号长度与封装体的面积，极大提高了系统集成度。
(3)本发明所设计的动态可重构微系统，包含高性能处理单元与丰富的逻辑单元，可实现在轨重构功能，具备高速的图像信息处理、自适应态势感知、动态控制、大数据量吞吐通讯等能力。
(4)本发明所设计的动态可重构微系统，将大量关键信号进行在基板上进行连接，并且精简信号引出数量，用户在硬件上的设计难度大大降低。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1是本发明实施例提供的基于系统级封装的动态可重构智能微系统的结构框图；
图2是本发明实施例提供的物理封装结构的示意图；
图3是本发明实施例提供的处理器单元的电路示意图；
图4是本发明实施例提供的可编程单元的电路示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
图1是本发明实施例提供的基于系统级封装的动态可重构智能微系统的结构框图。如图1所示，该基于系统级封装的动态可重构智能微系统包括：处理器单元、可编程单元、第一存储器和第二存储器；其中，述处理器单元包括低速通信接口、高速通信接口、DDR接口、ROM接口、SRAM接口、通用IO模块和IO空间；所述可编程单元包括配置接口、可编程逻辑资源、高速收发接口、可编程IO接口和可选配置接口。
处理器单元通过低速通信接口与高速通信接口与其他模块进行双向通信；通过DDR接口与ROM接口通过存储信号流，实现数据和程序存储容量的扩展，；ROM接口同时与存储器1在智能微系统内部互联，实现数据交互；SRAM接口与存储器2在智能微系统内部互联，实现数据交互；通用IO模块与可编程单元的配置接口相连，通过配置信号流完成处理器单元对可编程单元的配置；IO空间与部分可编程逻辑资源相连，进行数据信号流的交互；此外，处理器单元与可编程单元还通过SPI接口互联，实现处理器对可编程单元的控制。可编程单元引出高速收发接口，与外界进行高速数据通信；引出可编程IO接口，实现智能微系统功能扩展；引出可选配置接口，为开发人员提供多种对可编程单元配置方式。
该基于系统级封装的动态可重构智能微系统由处理器单元、可编程单元与存储器单元构成异构核心架构。高性能处理器单元负责完成任务分配、系统控制、故障处理与通信功能；可编程单元负责完成高性能计算、大容量数据处理功能。存储器负责完成数据与程序存储功能。处理单元与可编程单元间通过配置接口与其他接口进行互连，实现可重构配置、数据交互与低速通信功能；处理单元与可编程单元分别通过总线与存储器互连，实现数据存储与程序配置功能。
图2是本发明实施例提供的物理封装结构的示意图。如图2所示，该基于系统级封装的动态可重构智能微系统还包括：异型多层基板、封装体、散热片和热沉。其中，
所述可编程单元采用倒装焊工艺设置于异型多层基板的顶层，所述可编程单元并与异型多层基板形成电气连接；所述处理器单元设置于异型多层基板的底层腔体内，所述处理器单元通过引线键合工艺与异型多层基板形成电气连接；所述第一存储器和所述第二存储器均设置于异型多层基板的底层腔体内，所述第一存储器和所述第二存储器均通过金丝键合工艺与异型多层基板形成电气连接；其中，所述第一存储器和所述第二存储器堆叠排列；所述封装体将所述处理器单元、可编程单元、存储器单元与异型多层基板封装在一起。
所述封装体的顶层粘贴散热片，对可编程单元进行散热；所述封装体的底层粘贴热沉，对异型多层基板下腔体中的各单元进行散热。
如图3所示，该处理器单元包括处理器电路、第一上拉电阻R1、第二上拉电阻R2、第三上拉电阻R3、第一下拉电阻R4以及第二下拉电阻R5；其中，
第一上拉电阻R1的正端接电源，第一上拉电阻R1的负端接处理器电路的TMS端口；第二上拉电阻R2的正端接电源，第二上拉电阻R2的负端接处理器电路的TDI端口；第三上拉电阻R3的正端接电源，第三上拉电阻R3的负端接处理器电路的resetn端口；第一下拉电阻R4的正端接处理器电路的TRST端口，第一下拉电阻R4的负端接地；第二下拉电阻R5的正端接处理器电路的TCK端口，第二下拉电阻R5的负端接地。
如图4所示，可编程单元包括现场可编程门阵列电路、第四上拉电阻R6、第五上拉电阻R7、第六上拉电阻R8、第七上拉电阻R9和第三下拉电阻R10；其中，
第四上拉电阻R6的正端接电源，第四上拉电阻R6的负端接现场可编程门阵列电路的HSWAPEN_0端口；第五上拉电阻R7的正端接电源，第五上拉电阻R7的负端接现场可编程门阵列电路的PROGRAM_B端口；第六上拉电阻R8的正端接电源，第六上拉电阻R8的负端接现场可编程门阵列电路的M1端口；第七上拉电阻R9的正端接电源，第七上拉电阻R9的负端接现场可编程门阵列电路的M2端口；第三下拉电阻R10的正端接现场可编程门阵列电路的M0端口，第三下拉电阻R10的负端接地。
处理器单元选用SPARC V8架构高性能处理器，最高工作频率可达300MHz；所述可编程单元选用950万门FPGA，最高工作频率500MHz；所述存储器单元由16Mb异步SRAM、256MbNor型FLASH以及16GB Nand型FLASH组成，16Mb异步SRAM、256Mb Nor型FLASH均支持EDAC功能。
处理器与FPGA之间通过SelectMap接口以及低速通信接口相连；16Mb异步SRAM、256Mb Nor型FLASH通过数据总线/地址总线/控制线连接到处理器上；16GB Nand型FLASH通过数据总线/地址总线/控制线连接到FPGA上。处理器通过SelectMap接口配置FPGA，实现微系统的动态可重构。
处理器、SRAM、Nor型FLASH以及Nand型FLASH均采用引线键合工艺与基板形成电气连接，FPGA采用倒装焊工艺与基板形成电气连接；微系统采用复合材料进行封装；最后通过磨薄塑封体顶部，粘贴热沉，外形结构如图2所示。
本发明所设计的动态可重构微系统由于采用了系统级封装技术，将原有单板级或小型单机系统级的综合电子系统缩减至一个传统芯片的大小实现，大幅度提高了电子系统的计算重量比与计算体积比；本发明所设计的动态可重构微系统采用了异型多层基板结构，实现了微系统的三维集成，大大缩减了信号长度与封装体的面积，极大提高了系统集成度；本发明所设计的动态可重构微系统，包含高性能处理单元与丰富的逻辑单元，可实现在轨重构功能，具备高速的图像信息处理、自适应态势感知、动态控制、大数据量吞吐通讯等能力；本发明所设计的动态可重构微系统，将大量关键信号进行在基板上进行连接，并且精简信号引出数量，用户在硬件上的设计难度大大降低。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (5)
1.一种基于系统级封装的动态可重构智能微系统，其特征在于包括：处理器单元、可编程单元、第一存储器和第二存储器；其中，
所述处理器单元包括低速通信接口、高速通信接口、DDR接口、ROM接口、SRAM接口、通用IO模块和IO空间；
所述可编程单元包括配置接口、可编程逻辑资源、高速收发接口、可编程IO接口和可选配置接口；其中，
处理器单元的低速通信接口和高速通信接口分别与外部模块进行通信；
处理器单元通过DDR接口与ROM接口存储信号流，实现数据和程序存储容量的扩展；
处理器单元的ROM接口与第一存储器互联，实现数据交互；
处理器单元的SRAM接口与第二存储器互联，实现数据交互；
处理器单元的通用IO模块与可编程单元的配置接口相连，通过配置信号流完成处理器单元对可编程单元的配置；
处理器单元的IO空间与可编程逻辑资源相连，进行数据信号流的交互；
可编程单元的高速收发接口与外界进行高速数据通信。
2.根据权利要求1所述的基于系统级封装的动态可重构智能微系统，其特征在于还包括：异型多层基板和封装体；其中，
所述可编程单元采用倒装焊工艺设置于异型多层基板的顶层，所述可编程单元并与异型多层基板形成电气连接；
所述处理器单元设置于异型多层基板的底层腔体内，所述处理器单元通过引线键合工艺与异型多层基板形成电气连接；
所述第一存储器和所述第二存储器均设置于异型多层基板的底层腔体内，所述第一存储器和所述第二存储器均通过金丝键合工艺与异型多层基板形成电气连接；其中，所述第一存储器和所述第二存储器堆叠排列；
所述封装体将所述处理器单元、可编程单元、存储器单元与异型多层基板封装在一起。
3.根据权利要求2所述的基于系统级封装的动态可重构智能微系统，其特征在于还包括：散热片和热沉；其中，
所述封装体的顶层粘贴散热片，对可编程单元进行散热；所述封装体的底层粘贴热沉。
4.根据权利要求1所述的基于系统级封装的动态可重构智能微系统，其特征在于：所述处理器单元包括处理器电路、第一上拉电阻R1、第二上拉电阻R2、第三上拉电阻R3、第一下拉电阻R4以及第二下拉电阻R5；其中，
第一上拉电阻R1的正端接电源，第一上拉电阻R1的负端接处理器电路的TMS端口；第二上拉电阻R2的正端接电源，第二上拉电阻R2的负端接处理器电路的TDI端口；第三上拉电阻R3的正端接电源，第三上拉电阻R3的负端接处理器电路的resetn端口；第一下拉电阻R4的正端接处理器电路的TRST端口，第一下拉电阻R4的负端接地；第二下拉电阻R5的正端接处理器电路的TCK端口，第二下拉电阻R5的负端接地。
5.根据权利要求1所述的基于系统级封装的动态可重构智能微系统，其特征在于：所述可编程单元包括现场可编程门阵列电路、第四上拉电阻R6、第五上拉电阻R7、第六上拉电阻R8、第七上拉电阻R9和第三下拉电阻R10；其中，
第四上拉电阻R6的正端接电源，第四上拉电阻R6的负端接现场可编程门阵列电路的HSWAPEN_0端口；第五上拉电阻R7的正端接电源，第五上拉电阻R7的负端接现场可编程门阵列电路的PROGRAM_B端口；第六上拉电阻R8的正端接电源，第六上拉电阻R8的负端接现场可编程门阵列电路的M1端口；第七上拉电阻R9的正端接电源，第七上拉电阻R9的负端接现场可编程门阵列电路的M2端口；第三下拉电阻R10的正端接现场可编程门阵列电路的M0端口，第三下拉电阻R10的负端接地。
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