CN106844284A - 用于雷达信号处理的可重构系统 - Google Patents

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朱天成
李鑫
张楠
候俊马
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Abstract

本发明属于集成电路领域，具体涉及一种用于雷达信号处理的可重构系统，其包括与总线连接的微处理器、FLASH模块、健康监控模块、可编程逻辑阵列、逻辑阵列配置模块、重构控制模块、动态存储模块、模拟数字转换模块、系统时钟模块、电源管理模块以及用于互联的接口模块。本发明中使用FLASH作为非易失存储器，存放系统指令和数据，模拟信号经过模拟数字转换器变为数字信号，直接送入可编程逻辑模块进行计算，计算结果可以存储在动态存储模块，或者传递给外设接口，同时可以根据需要，自动重构可编程逻辑阵列，切换算法。发明能够满足雷达信号处理的应用需求，并可以根据需要自动重构可编程逻辑模块。

Description

用于雷达信号处理的可重构系统
技术领域
本发明属于集成电路领域，具体涉及一种用于雷达信号处理的可重构系统。
背景技术
可重构系统是指系统能够在计算过程中改变硬件配置结构，实现一种动态的逻辑体系。传统的硬件系统，由于芯片和电路结构已经锁定，只能执行特定的功能，缺乏可控性、灵活性与可变性。通用芯片的运行是顺序运行，而可编程逻辑阵列是并行运行，与通用芯片相比，可编程逻辑阵列的计算效率有着巨大的优势。因此采用FPGA的可重构系统兼顾了计算性能与使用灵活性。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是：如何提供一种用于雷达信号处理的可重构系统，从而可以大幅提高计算性能，同时兼顾了不同场景的使用灵活性。
(二)技术方案
为解决上述技术问题，本发明提供一种用于雷达信号处理的可重构系统，其包括与总线连接的微处理器、可编程逻辑阵列、动态存储模块、逻辑阵列配置模块、重构控制模块、模拟数字转换模块以及用于互联的接口模块；
所述微处理器作为主控制处理器，所述可编程逻辑阵列作为协处理器负责雷达信号数据的计算；模拟数字转换器负责将前端来的模拟信号转换为数字信号，可编程逻辑阵列采用流水线结构持续不断的计算输入的数据，并将计算结果顺序输出；
所述重构控制模块存储可编程逻辑阵列算法，可根据需要自动配置不同的算法；所述重构控制模块用于控制配置模块重新构造可编程逻辑阵列，在重构期间，微处理器切断可编程逻辑阵列与总线的数据通讯，关闭模拟数字转换器，保证可编程逻辑阵列重构正确，重构完毕后，重构控制模块中断通知微处理器，微处理器恢复可编程逻辑阵列的数据通讯，打开模拟数字转换模块。
其中，所述系统还包括健康监控单元，其用于监控可编程逻辑阵列、重构控制模块的状态，当重构发生错误的时候通知微处理器，重新进行重构。
其中，所述总线采用分层互联结构，在微处理器的控制下，可编程逻辑阵列输出的数据既可以存储到动态存储模块中，也可以通过微处理器内部的直接存储访问单元，输出到外设接口。
其中，所述系统还包括电源管理模块，其在不同的模式下，关闭不必要的模块，达到降低功耗的目的。
其中，所述用于互联的接口模块包括SPI接口，I2C接口、CAN接口、1553B接口、以太网接口、UART接口。
其中，所述系统还包括：FLASH模块；
所述FLASH模块用于存储微处理器指令和程序；所述动态存储模块用于存放常用数据，包括程序运行过程中产生的中间数据和主机间交换的缓存数据。
其中，该系统工作过程为：
步骤1：微处理器切断可编程逻辑阵列与总线的数据通讯，关闭模拟数字转换器，保证可编程逻辑阵列重构正确；
步骤2：重构控制模块控制逻辑阵列配置模块，将预先存储的硬件代码烧写入可编程逻辑阵列中，配置完成后，对可编程逻辑阵列进行重启，完成可编程逻辑阵列重构操作；
步骤3：健康监控单元实时监控可编程逻辑阵列、重构控制模块、配置模块的状态，当重构发生错误的时候通知微处理器，返回步骤1，重构控制模块控制重新重构可编程逻辑阵列；
步骤4：可编程逻辑阵列被成功重构，重构控制模块中断通知微处理器，微处理器会恢复可编程逻辑阵列的数据通讯，打开模拟数字转换器。
(三)有益效果
由于雷达信号数据量巨大，数据计算为并行计算，十分适合采用可编程逻辑阵列进行计算。本发明提供了一种可重构系统，将数据计算放在可编程逻辑阵列中，实现高效率的计算，由微处理器控制计算结果存储与传输；微处理器还可以通过重构控制模块重新构造FPGA，实现更好的灵活性和可变性。本方案配备了系统监控模块，对本地系统进行健康管理，同时配置了电源管理模块实现了低功耗的设计。
与现有技术相比较，本发明中使用FLASH作为非易失存储器，存放系统指令和数据，模拟信号经过模拟数字转换器变为数字信号，直接送入可编程逻辑模块进行计算，计算结果可以存储在动态存储模块，或者传递给外设接口，同时可以根据需要，自动重构可编程逻辑阵列，切换算法。本发明能够满足雷达信号处理的应用需求，并可以根据需要自动重构可编程逻辑模块。
附图说明
图1为本发明系统的架构图。
图2为本发明主要电源域划分图。
具体实施方式
为使本发明的目的、内容、和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
为解决现有技术的问题，本发明提供一种用于雷达信号处理的可重构系统，其包括与总线连接的微处理器、可编程逻辑阵列(FPGA)、动态存储模块、逻辑阵列配置模块、重构控制模块、模拟数字转换模块、系统时钟模块以及用于互联的接口模块；
所述微处理器作为主控制处理器，所述可编程逻辑阵列作为协处理器负责雷达信号数据的计算；模拟数字转换器负责将前端来的模拟信号转换为数字信号，可编程逻辑阵列采用流水线结构持续不断的计算输入的数据，并将计算结果顺序输出；
所述重构控制模块存储可编程逻辑阵列算法，可根据需要自动配置不同的算法；所述重构控制模块用于控制配置模块重新构造可编程逻辑阵列，在重构期间，微处理器切断可编程逻辑阵列与总线的数据通讯，关闭模拟数字转换器，保证可编程逻辑阵列重构正确，重构完毕后，重构控制模块中断通知微处理器，微处理器恢复可编程逻辑阵列的数据通讯，打开模拟数字转换模块。
其中，所述系统还包括健康监控单元，其用于监控可编程逻辑阵列、重构控制模块的状态，当重构发生错误的时候通知微处理器，重新进行重构。
其中，所述总线采用分层互联结构，在微处理器的控制下，可编程逻辑阵列输出的数据既可以存储到动态存储模块中，也可以通过微处理器内部的直接存储访问单元，输出到外设接口。
其中，所述系统还包括电源管理模块，其在不同的模式下，关闭不必要的模块，达到降低功耗的目的。
其中，所述用于互联的接口模块包括SPI接口，I2C接口、CAN接口、1553B接口、以太网接口、UART接口。
其中，所述系统还包括：FLASH模块；
所述FLASH模块用于存储微处理器指令和程序；所述动态存储模块用于存放常用数据，包括程序运行过程中产生的中间数据和主机间交换的缓存数据。
其中，该系统工作过程为：
步骤1：微处理器切断可编程逻辑阵列与总线的数据通讯，关闭模拟数字转换器，保证可编程逻辑阵列重构正确；
步骤2：重构控制模块控制逻辑阵列配置模块，将预先存储的硬件代码烧写入可编程逻辑阵列中，配置完成后，对可编程逻辑阵列进行重启，完成可编程逻辑阵列重构操作；
步骤3：健康监控单元实时监控可编程逻辑阵列、重构控制模块、配置模块的状态，当重构发生错误的时候通知微处理器，返回步骤1，重构控制模块控制重新重构可编程逻辑阵列；
步骤4：可编程逻辑阵列被成功重构，重构控制模块中断通知微处理器，微处理器会恢复可编程逻辑阵列的数据通讯，打开模拟数字转换器。
下面结合具体实施例来详细描述本发明。
实施例
本实施例如附图所示。图1描述了本方法的实现架构。本方法中的微处理器指令和程序全部存放在FLASH器件中。方法中引入的SDRAM用于存放常用数据，程序运行过程中产生的中间数据和主机间交换的缓存数据。
在工作状态，微处理器作为主控制处理器，可编程逻辑阵列(FPGA)作为协处理器负责雷达信号数据的计算，模拟数字转换器负责将前端来的模拟信号转换为数字信号，可编程逻辑阵列采用流水线结构可以持续不断的计算输入的数据，并将计算结果顺序输出。总线为分层结构，FPGA输出的结构既可以存储到SDRAM中，也可以通过微处理器内部的直接存储访问单元，输出到外设接口。
在重构状态下，FPGA模块重构步骤如下：
1、微处理器切断FPGA与总线1的数据通讯，关闭模拟数字转换器，保证FPGA重构正确；
2、重构控制模块控制FPGA配置模块，将预先存储的硬件代码烧写入FPGA中，配置完成后，对FPGA进行重启，完成FPGA重构操作；
3、健康监控单元实时监控FPGA，重构控制模块、配置模块的状态，当重构发生错误的时候通知微处理器，返回步骤1，重构控制模块控制会重新重构FPGA模块。
4、FPGA被成功重构，重构控制模块会中断通知微处理器，微处理器会恢复FPGA的数据通讯，打开模拟数字转换器；
本系统包括两种状态，工作状态和重构状态，当需要切换算法或者发生错误的时候，进入重构状态，重构完成后，进入工作状态进行工作。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (7)

1.一种用于雷达信号处理的可重构系统，其特征在于，其包括与总线连接的微处理器、可编程逻辑阵列、动态存储模块、逻辑阵列配置模块、重构控制模块、模拟数字转换模块以及用于互联的接口模块；
所述微处理器作为主控制处理器，所述可编程逻辑阵列作为协处理器负责雷达信号数据的计算；模拟数字转换器负责将前端来的模拟信号转换为数字信号，可编程逻辑阵列采用流水线结构持续不断的计算输入的数据，并将计算结果顺序输出；
所述重构控制模块存储可编程逻辑阵列算法，可根据需要自动配置不同的算法；所述重构控制模块用于控制配置模块重新构造可编程逻辑阵列，在重构期间，微处理器切断可编程逻辑阵列与总线的数据通讯，关闭模拟数字转换器，保证可编程逻辑阵列重构正确，重构完毕后，重构控制模块中断通知微处理器，微处理器恢复可编程逻辑阵列的数据通讯，打开模拟数字转换模块。
2.如权利要求1所述的用于雷达信号处理的可重构系统，其特征在于，所述系统还包括健康监控单元，其用于监控可编程逻辑阵列、重构控制模块的状态，当重构发生错误的时候通知微处理器，重新进行重构。
3.如权利要求1所述的用于雷达信号处理的可重构系统，其特征在于，所述总线采用分层互联结构，在微处理器的控制下，可编程逻辑阵列输出的数据既可以存储到动态存储模块中，也可以通过微处理器内部的直接存储访问单元，输出到外设接口。
4.如权利要求1所述的用于雷达信号处理的可重构系统，其特征在于，所述系统还包括电源管理模块，其在不同的模式下，关闭不必要的模块，达到降低功耗的目的。
5.如权利要求1所述的用于雷达信号处理的可重构系统，其特征在于，所述用于互联的接口模块包括SPI接口，I2C接口、CAN接口、1553B接口、以太网接口、UART接口。
6.如权利要求1所述的用于雷达信号处理的可重构系统，其特征在于，所述系统还包括：FLASH模块；
所述FLASH模块用于存储微处理器指令和程序；所述动态存储模块用于存放常用数据，包括程序运行过程中产生的中间数据和主机间交换的缓存数据。
7.如权利要求1所述的用于雷达信号处理的可重构系统，其特征在于，该系统工作过程为：
步骤1：微处理器切断可编程逻辑阵列与总线的数据通讯，关闭模拟数字转换器，保证可编程逻辑阵列重构正确；
步骤2：重构控制模块控制逻辑阵列配置模块，将预先存储的硬件代码烧写入可编程逻辑阵列中，配置完成后，对可编程逻辑阵列进行重启，完成可编程逻辑阵列重构操作；
步骤3：健康监控单元实时监控可编程逻辑阵列、重构控制模块、配置模块的状态，当重构发生错误的时候通知微处理器，返回步骤1，重构控制模块控制重新重构可编程逻辑阵列；
步骤4：可编程逻辑阵列被成功重构，重构控制模块中断通知微处理器，微处理器会恢复可编程逻辑阵列的数据通讯，打开模拟数字转换器。
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