CN114048166A - 一种堆叠式mcu - Google Patents
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Abstract
本申请涉及集成电路技术领域，公开了一种堆叠式MCU。该堆叠式MCU包括：第一MCU晶圆，第一MCU晶圆包括第一电路；第二MCU晶圆，第二MCU晶圆中包括第二电路；第一电路与第二电路参数信息不同，第一电路包括处理器、计时器、总线、加/解密电路、存储访问控制器和模拟控制器中至少一种；其中，第一MCU晶圆和第二MCU晶圆层叠连接设置，组成堆叠式MCU。通过上述方式，能够提升制作MCU的产品良率，降低对MCU的最大曝光面积的要求，且单个MCU晶圆的成本降低，进而降低MCU的开发成本，缩短开发周期。
Description
技术领域
本申请涉及集成电路技术领域，特别是涉及一种堆叠式MCU。
背景技术
随着半导体技术朝着深亚微米乃至纳米方向的飞速发展，IC设计者将越来越多且功能复杂的系统集成在单颗芯片上，以实现尺寸更小、带宽更高、功能更加强大的电子系统。
微控制单元本身作为一种通用芯片，因应用场景需求不同，则需要不同控制功能版本的芯片，以达到降低系统成本的目的；高效且可靠的微控制单元芯片实现方法，成为IC设计者关注的焦点。
发明内容
本申请主要解决的技术问题是提供一种堆叠式MCU，能够提升制作MCU的产品良率，降低对MCU的最大曝光面积的要求，且单个MCU晶圆的成本降低，进而降低MCU的开发成本，缩短开发周期。
为了解决上述问题，本申请采用的一种技术方案是提供一种堆叠式MCU，该堆叠式MCU包括：第一MCU晶圆，第一MCU晶圆包括第一电路；第二MCU晶圆，第二MCU晶圆中包括第二电路；第一电路与第二电路参数信息不同，第一电路包括处理器、计时器、总线、加/解密电路、存储访问控制器和模拟控制器中至少一种；其中，第一MCU晶圆和第二MCU晶圆层叠连接设置，组成堆叠式MCU。
其中，参数信息至少包括以下任意一项或组合：功能电路的设计需求信息、功能电路的性能稳定性与制作工艺要求的关系信息、功能电路的属性信息。
其中，第二电路包括模数转换电路、锁相环、发生器、传感器、时钟电路、驱动电路、通用输入/输出口、存储器、熔丝和电感线圈中的至少一种。
其中，第一MCU晶圆和第二MCU晶圆通过三维异质集成的方式层叠键合连接。
其中，第一MCU晶圆和第二MCU晶圆的制作工艺的纳米级别不同。
其中，第一MCU晶圆的制作工艺的纳米级别为12纳米、22纳米或28纳米；第二MCU晶圆的制作工艺的纳米级别为40纳米或65纳米。
其中，第一MCU晶圆和第二MCU晶圆通过2.5D的方式层叠设置。
其中，第一MCU晶圆以及第二MCU晶圆至少为二；第一MCU晶圆与第二MCU晶圆层叠间隔设置，且互相连接；或者，至少两个第一MCU晶圆层叠设置，至少两个第二MCU晶圆层叠设置，层叠设置的至少两个第一MCU晶圆与层叠设置的至少两个第二MCU晶圆层叠。
其中，第二MCU晶圆还包括自供电电路，第一电路以及第二电路与自供电电路连接，以通过自供电电路为第一电路以及第二电路供电。
其中，第一MCU晶圆远离第二MCU晶圆的一侧还包括焊盘，焊盘用于连接外部器件，外部器件包括但不限于存储器件、电源器件。
本申请的有益效果是：区别于现有技术的情况，本申请提供的堆叠式MCU。通过将堆叠式MCU按照不同参数信息分为第一电路和第二电路，进而形成第一MCU晶圆和第二MCU晶圆，相较于传统技术中MCU的所有功能电路集成于同一晶圆，采用相同的纳米级别制作工艺而言，整个堆叠式MCU由第一MCU晶圆和第二MCU晶圆整合实现，单个MCU晶圆面积较小，能够提升制作MCU的产品良率，降低对MCU的最大曝光面积的要求，且单个MCU晶圆的成本降低，进而降低MCU的开发成本，缩短开发周期。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1是本申请提供的堆叠式MCU的制作方法一实施例的流程示意图；
图2是本申请提供的堆叠式MCU一实施例的结构示意图；
图3是本申请提供的堆叠式MCU一结构示意图；
图4是本申请提供的堆叠式MCU另一结构示意图；
图5是本申请提供的堆叠式MCU另一实施例的结构示意图；
图6是本申请提供的堆叠式MCU另一实施例的结构示意图；
图7是本申请提供的堆叠式MCU另一实施例的结构示意图；
图8是本申请提供的堆叠式MCU另一实施例的结构示意图；
图9是本申请提供的堆叠式MCU另一实施例的结构示意图；
图10是本申请提供的堆叠式MCU另一实施例的结构示意图；
图11是本申请提供的电子设备一实施例的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请相关的部分而非全部结构。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
参阅图1，图1是本申请提供的堆叠式MCU的制作方法一实施例的流程示意图。该方法包括：
步骤101：对MCU的功能电路进行分类，至少得到第一电路和第二电路。
其中，第一电路以及所述第二电路的参数信息不同。
其中，参数信息至少包括以下任意一项或组合：功能电路的设计需求信息、功能电路的性能稳定性与制作工艺要求的关系信息、功能电路的属性信息。
其中，功能电路的属性信息可以是功能电路为全定制电路，通过全定制设计的电路的设计性能最佳。
如，将属于逻辑功能的功能电路定义为同一属性，将属于模拟功能的功能电路定义为同一属性。
在一些实施例中，如，将属于逻辑功能电路的处理器、计时器、总线、加/解密电路、存储访问控制器和模拟控制器分为第一电路。将属于模拟功能电路的模数转换电路、锁相环、发生器、传感器、时钟电路、驱动电路、通用输入/输出口和存储器分为第二电路。因此，第一电路包括处理器、计时器、总线、加/解密电路、存储访问控制器和模拟控制器中至少一种。第二电路包括模数转换电路、锁相环、发生器、传感器、时钟电路、驱动电路、通用输入/输出电路和存储器中至少一种。
步骤102：将第一电路采用第一种制作工艺进行制作，得到至少一个第一MCU晶圆。
如，第一MCU晶圆的制作工艺的纳米级别可以为12纳米、22纳米或28纳米工艺制程。
步骤103：将第二电路采用第二种制作工艺进行制作，得到至少一个第二MCU晶圆。
如，第二MCU晶圆的制作工艺的纳米级别可以为40纳米或65纳米工艺制程。
在一些实施例中，第一种制作工艺和第二种制作工艺可以相同，则两种MCU晶圆可以同时制作，节约制作时间，缩短制作周期。
步骤104：将至少一个第一MCU晶圆和至少一个第二MCU晶圆层叠连接设置，并封装为堆叠式MCU。
在一些实施例中，可以基于3DIC封装技术或者2.5D封装技术将至少一个第一MCU晶圆和至少一个所述第二MCU晶圆整合或集成到一个封装管壳中，得到堆叠式MCU。
在一些实施例中，第一MCU晶圆和第二MCU晶圆可采用横向或者纵向放置的2.5D或3DIC封装形式进行电气连接，然后进行封装。
采用2.5D封装技术可以是将第一MCU晶圆和第二MCU晶圆，并列排在矽中介板(Silicon Interposer)上，先经由微凸块(Micro Bump)连结，让矽中介板之内金属线可连接第一MCU晶圆和第二MCU晶圆的电子信号；接着再透过矽穿孔(TSV)来连结下方的金属凸块(Solder Bump)，再经由导线载板连结外部金属球，实现第一MCU晶圆、第二MCU晶圆与封装基板之间更紧密的互连。通过2.5D封装技术对第一MCU晶圆和第二MCU晶圆进行封装，能够减小堆叠式MCU的体积。
采用3DIC封装技术可以是将第一MCU晶圆和第二MCU晶圆，层叠设置在矽中介板(Silicon Interposer)上，并且直接使用矽穿孔来连结层叠的第一MCU晶圆和第二MCU晶圆的电子信号。通过3DIC封装技术对第一MCU晶圆和第二MCU晶圆进行封装，能够进一步减小堆叠式MCU的体积，并且相较于2.5D的封装，能够减小MCU的面积。
在一些实施例中，第一MCU晶圆和第二MCU晶圆可以通过不同的代工厂制作，也即第一MCU晶圆和第二MCU晶圆可以在同一时间制作，节约制作时间。
在一些实施例中，第一MCU晶圆和第二MCU晶圆通过三维异质集成的方式层叠键合连接，得到堆叠式MCU。
在一应用场景中，可采用以下流程进行堆叠式MCU的制作。首先确定堆叠式MCU的第一MCU晶圆对应的第一电路和第二MCU晶圆对应的第二电路。将第一MCU晶圆对应的第一电路和第二MCU晶圆对应的第二电路按照不同的纳米级别制作工艺进行制作。如，将第一MCU晶圆对应的第一电路按照12纳米、22纳米或28纳米工艺制程设置于第一MCU晶圆上；将第二MCU晶圆对应的第二电路按照40纳米或65纳米工艺制程设置于第二MCU晶圆上。第一MCU晶圆和第二MCU晶圆可以根据实际的功能电路分别进行设计、测试和生产。如，第一MCU晶圆和第二MCU晶圆可以在同一时间进行制作，能够节省制作时间。
在第一MCU晶圆和第二MCU晶圆制作完成后，可采用3DIC(三维集成)封装技术，如TSV(Through Silicon Vias，硅通孔)、Hybrid Bonding等工艺的D2D(Die to Die，晶粒到晶粒)/D2W(Die to Wafer，晶粒到晶圆)/W2W(wafer to wafer，晶圆到晶圆)等层次的系统封装，将第一MCU晶圆和第二MCU晶圆整合或集成到一个封装管壳中，如，第一MCU晶圆和第二MCU晶圆至少部分区域层叠设置并电气连接，从而完成整个堆叠式MCU的制作。
通过将堆叠式MCU按照不同功能区分为第一MCU晶圆和第二MCU晶圆，且第一MCU晶圆和第二MCU晶圆的制作工艺的纳米级别不同，相较于传统技术中MCU的所有功能电路集成于同一晶圆，采用相同的纳米级别制作工艺而言，整个堆叠式MCU由第一MCU晶圆和第二MCU晶圆整合实现，各个MCU晶圆面积较小，能够提升制作MCU的产品良率，降低对MCU的最大曝光面积的要求，且单个MCU晶圆的成本降低。并且，第一MCU晶圆和第二MCU晶圆至少部分区域层叠设置并连接，使堆叠式MCU中的全局布线缩短，能够提升堆叠式MCU的各功能电路之间的访问速度，降低功耗，提升整体性能。
进一步，在第一MCU晶圆或第二MCU晶圆经过制作及验证测试成功后，其性能及功能确定，不再需要跟进工艺制程节点的迁移而重复研发，节约了大量人力、硬件资源等研发成本，提高设计效率，缩短开发周期；同时，也可节约某些授权IP的重复授权费用。
参阅图2，图2是本申请提供的堆叠式MCU一实施例的结构示意图。该堆叠式MCU100包括第一MCU晶圆10和第二MCU晶圆20。
其中，第一MCU晶圆10包括第一电路。第二MCU晶圆20包括第二电路。
在一些实施例中，第一MCU晶圆10和第二MCU晶圆20可以至少部分区域层叠设置并连接，第一MCU晶圆10和第二MCU晶圆20的制作工艺的纳米级别不同，第一MCU晶圆和第二MCU晶圆通过电气连接组成堆叠式微控制单元(Micro Controller Unit，MCU)。
微控制单元是把中央处理器(Central Process Unit，CPU)的频率与规格做适当缩减，并将内存(memory)、计数器(Timer)、USB、A/D转换、UART、PLC、DMA等周边接口，甚至LCD驱动电路都整合在单一芯片上，形成芯片级的计算机，具有IP资源丰富、功能配置灵活、设计周期短、可靠性高等特点，广泛应用于工业控制、汽车电子、移动通信等等各个电子系统中。
在一些实施例中，第一MCU晶圆10和第二MCU晶圆20可采用横向或者纵向放置的2.5D或3DIC封装形式进行电气连接，然后进行封装，得到堆叠式MCU100。
在一些实施例中，第一MCU晶圆10和第二MCU晶圆20的制作工艺的纳米级别可以相同。
在一些实施例中，可以将第一MCU晶圆10和第二MCU晶圆20按照逻辑功能和模拟功能进行分类。如，将逻辑功能定义为第一电路，模拟功能定义为第二电路，则第一MCU晶圆10中的第一电路则对应逻辑功能，第二MCU晶圆20中的第二电路则对应模拟功能。又如，将逻辑功能定义为第二电路，模拟功能定义为第一电路，则第一MCU晶圆10中的第一电路则对应模拟功能，第二MCU晶圆20中的第二电路则对应逻辑功能。
在一些实施例中，第一MCU晶圆10和第二MCU晶圆20至少部分区域层叠设置并连接。如，参阅图3，第一MCU晶圆10和第二MCU晶圆20部分区域层叠设置并连接。相较于传统技术中所有功能电路对应的电路集成于同一MCU晶圆而言，第一MCU晶圆10和第二MCU晶圆20部分区域层叠设置，使第一MCU晶圆10和第二MCU晶圆20上对应的功能电路之间的布线缩短，能够提升的各功能电路对应的电路之间的访问速度，降低功耗，提升整体性能。
如，参阅图4，第一MCU晶圆10和第二MCU晶圆20层叠设置并连接。相较于传统技术中所有功能电路集成于同一MCU晶圆而言，第一MCU晶圆10和第二MCU晶圆20层叠设置，使第一MCU晶圆10和第二MCU晶圆20上对应的功能电路之间的布线缩短，能够提升的各功能电路之间的访问速度，降低功耗，提升整体性能。
可以理解，具体地层叠方式可以根据第一MCU晶圆10和第二MCU晶圆20的实际尺寸进行设置。在堆叠式MCU100中包括多个第一MCU晶圆10和多个第二MCU晶圆20时，可以将第一MCU晶圆10和第二MCU晶圆20相互层叠设置。如，两个第一MCU晶圆10之间设置一第二MCU晶圆20。如，两个第二MCU晶圆20之间设置一第一MCU晶圆10。
在本实施例中，通过将堆叠式MCU100按照不同功能区分为第一MCU晶圆10和第二MCU晶圆20，相较于传统技术中MCU的所有功能电路集成于同一MCU晶圆，采用相同的纳米级别制作工艺而言，整个堆叠式MCU100由第一MCU晶圆10和第二MCU晶圆20整合实现，各个晶圆面积较小，能够提升制作MCU的产品良率，降低对MCU的最大曝光面积的要求，且单个MCU晶圆的成本降低。
在一些实施例中，采用不同的纳米级别的制作工艺制作第一MCU晶圆10和第二MCU晶圆20，能够基于不同功能电路采用合理的制作工艺，相较于传统技术中MCU的所有功能电路集成于同一MCU晶圆，采用相同的纳米级别制作工艺而言，整个堆叠式MCU100由第一MCU晶圆10和第二MCU晶圆20整合实现，各个MCU晶圆面积较小，能够提升制作MCU的产品良率，降低对MCU的最大曝光面积的要求，且单个MCU晶圆的成本降低。
在一些实施例中，第一MCU晶圆10和第二MCU晶圆20至少部分区域层叠设置并连接，使堆叠式MCU100中的全局布线缩短，能够提升堆叠式MCU100的各功能电路之间的访问速度，降低功耗，提升整体性能。
参阅图5，图5是本申请提供的堆叠式MCU另一实施例的结构示意图。该堆叠式MCU100包括第一MCU晶圆10和第二MCU晶圆20。其中，第一MCU晶圆10中包括第一电路。第二MCU晶圆20中包括第二电路。
其中，第一电路可以为逻辑功能电路。第一电路包括处理器111、计时器112、总线113、加/解密电路114、存储访问控制器115和模拟控制器116至少一种。
可选的，处理器111可以是Arm Cortex。
总线113可以包括USB(Universal Serial Bus，通用串行总线)、USART(UniversalSynchronous/Asynchronous Receiver/Transmitter，通用同步/异步串行接收/发送器)、SPI(Serial Peripheral Interface，串行外设接口)、I2C(Inter－Integrated Circuit)、AHB(Advanced High Performance Bus，高级高性能总线)和APB(Advanced PeripheralBus，外围总线)中至少一种。
加/解密电路114可以采用AES(Advanced Encryption Standard，高级加密标准)。
存储访问控制器115可以是直接存储访问控制器，能够允许不同速度的硬件装置来沟通，而不需要依赖于微控制单元的大量中断负载。否则，微控制单元需要从来源把每一片段的资料复制到暂存器，然后把它们再次写回到新的地方。在这个时间中，微控制单元对于其他的工作来说就无法使用。
模拟控制器116可以通过逻辑代码实现对控制操作的模拟。
可选的，第一电路还可以包括SRAM(Static Random Access Memory，静态随机存取存储器)。
其中，第二电路包括模拟功能电路及特殊功能电路。模拟功能电路包括模数转换电路211、锁相环212、发生器213、传感器214、时钟电路215、驱动电路216、通用输入/输出口217和存储器218至少一种。特殊功能电路包括存储器、熔丝、电感线圈中的至少一种。
其中，传感器214包括温度传感器和/或电容传感器。
时钟电路215可以是低频外接时钟和/或高频外接时钟。
驱动电路216包括LCD(Liquid Crystal Display，液晶显示器)驱动单元和/或LED(light-emitting diode，发光二极管)驱动单元。
存储器218包括ROM单元和/或FLASH单元。
在一些实施例中，模拟功能电路还包括数模转换电路，数模转换电路是把数字量转变成模拟的器件。数模转换电路基本上由4个部分组成，即权电阻网络、运算放大器、基准电源和模拟开关。
模数转换电路211中一般都要用到数模转换器，模数转换电路211即A/D转换器，简称ADC，它是把连续的模拟信号转变为离散的数字信号的器件。
可以理解，逻辑功能电路具有功能需求灵活多变，性能对制作工艺较敏感等特点。模拟功能电路具有性能稳定，对制作工艺不敏感、功能需求相对固定等特点。
基于此，第一MCU晶圆10的制作工艺的纳米级别可以为12纳米、22纳米或28纳米工艺制程；第二MCU晶圆20的制作工艺的纳米级别可以为40纳米或65纳米工艺制程。通过对不同的功能电路采用不同的纳米工艺制程，能够节约制作成本。
在其他实施例中，第一MCU晶圆10的制作工艺的纳米级别还可以为5纳米或7纳米工艺制程。
上述各电路的数量根据堆叠式MCU100实际需求设置，各电路之间通过合理的布线资源连接，以完成配置。
在本实施例中，通过将堆叠式MCU100按照不同功能区分为第一MCU晶圆10和第二MCU晶圆20，且第一MCU晶圆10和第二MCU晶圆20的制作工艺的纳米级别不同，相较于传统技术中MCU的所有功能电路集成于同一MCU晶圆，采用相同的纳米级别制作工艺而言，整个堆叠式MCU100由第一MCU晶圆10和第二MCU晶圆20整合实现，各个MCU晶圆面积较小，能够提升制作MCU的产品良率，降低对MCU的最大曝光面积的要求，且单个MCU晶圆的成本降低。因第一MCU晶圆10集成逻辑功能电路，则相较于传统技术中MCU的所有功能电路集成于同一MCU晶圆，模拟功能电路也会占据MCU晶圆上的硅片位置，第一MCU晶圆10上的硅片位置均可设置逻辑功能电路，则相同面积的硅片上，可实现规模更大、功能更加丰富逻辑功能电路，能够提升堆叠式MCU100的性能，并且，第一MCU晶圆10和第二MCU晶圆20至少部分区域层叠设置并连接，使堆叠式MCU100中的全局布线缩短，能够提升堆叠式MCU100的各功能电路之间的访问速度，降低功耗，提升整体性能。
参阅图6，图6是本申请提供的堆叠式MCU另一实施例的结构示意图，该堆叠式MCU100包括第一MCU晶圆10和第二MCU晶圆20。其中，第一MCU晶圆10包括第一电路。第二MCU晶圆20包括第二电路。
该堆叠式MCU100与上述任一实施例的堆叠式MCU100相似，不同之处在于第一MCU晶圆10上设置有第一通信接口12；第二MCU晶圆20上设置有第二通信接口22；第一MCU晶圆10和第二MCU晶圆20至少部分区域层叠设置并通过第一通信接口12和第二通信接口22连接。
相较于传统技术中所有功能电路集成于同一MCU晶圆而言，第一MCU晶圆10和第二MCU晶圆20部分区域层叠设置，使第一通信接口12和第二通信接口22之间的连接缩短，能够提升的各功能电路之间的访问速度，降低功耗，提升整体性能。
参阅图7，图7是本申请提供的堆叠式MCU另一实施例的结构示意图。堆叠式MCU100包括多个第一MCU晶圆10和多个第二MCU晶圆20。每一第一MCU晶圆10和至少两个第二MCU晶圆20的至少部分区域层叠设置并连接。
可以理解，根据MCU晶圆的尺寸，可以合理的设置第一MCU晶圆10和第二MCU晶圆20的层叠关系。
通过这种方式，使MCU晶圆与MCU晶圆之间的连接缩短，能够提升的各功能电路之间的访问速度，降低功耗，提升整体性能。
参阅图8，图8是本申请提供的堆叠式MCU另一实施例的结构示意图。堆叠式MCU100包括多个第一MCU晶圆10和多个第二MCU晶圆20。每一第二MCU晶圆20和至少两个第一MCU晶圆10的至少部分区域层叠设置并连接。
可以理解，根据MCU晶圆的尺寸，可以合理的设置第一MCU晶圆10和第二MCU晶圆20的层叠关系。
通过这种方式，使MCU晶圆与MCU晶圆之间的连接缩短，能够提升的各功能电路之间的访问速度，降低功耗，提升整体性能。
在其他实施例中，每一第二MCU晶圆20和每一第一MCU晶圆10设置于同一平面上，通过公共基板或者硅中介进行电气连接。
在其他实施例中，第一MCU晶圆10与第二MCU晶圆20层叠间隔设置，且互相连接。
在其他实施例中，如图9所示，至少两个第一MCU晶圆10层叠设置，至少两个第二MCU晶圆20层叠设置，层叠设置的至少两个第一MCU晶圆10与层叠设置的至少两个第二MCU晶圆20层叠。通过这种方式，使MCU晶圆与MCU晶圆之间的连接缩短，能够提升的各功能电路之间的访问速度，降低功耗，提升整体性能。
在一些实施例中，第二MCU晶圆20还包括自供电电路，第一电路以及第二电路与自供电电路连接，以通过自供电电路为第一电路以及第二电路供电。其中，自供电电路可以包括电源，该电源可以为可充电电源，在与外部电源连接时进行充电，以保证电量的充足。
在一些实施例中，参阅图10，该堆叠式MCU100包括第一MCU晶圆10、第二MCU晶圆20和焊盘30。焊盘30设置于第一MCU晶圆10远离第二MCU晶圆20的一侧，焊盘30用于连接外部器件，外部器件可以是存储器件、电源器件。焊盘30与第一MCU晶圆10上的第一电路电气连接，以用于使第一MCU晶圆10、第二MCU晶圆20与外部器件进行通信。
参阅图11，图11是本申请提供的电子设备一实施例的结构示意图。该电子设备200包括如上述任一实施例中的堆叠式MCU100。
该堆叠式MCU100是采用如上述任一实施例的方法制作的堆叠式MCU。
以上仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
Claims (10)
1.一种堆叠式MCU，其特征在于，所述堆叠式MCU包括：
第一MCU晶圆，所述第一MCU晶圆包括第一电路；
第二MCU晶圆，所述第二MCU晶圆中包括第二电路；
所述第一电路与所述第二电路参数信息不同，所述第一电路包括处理器、计时器、总线、加/解密电路、存储访问控制器和模拟控制器中至少一种；
其中，所述第一MCU晶圆和所述第二MCU晶圆层叠连接设置，组成所述堆叠式MCU。
2.根据权利要求1所述的MCU，其特征在于，所述参数信息至少包括以下任意一项或组合：功能电路的设计需求信息、功能电路的性能稳定性与制作工艺要求的关系信息、功能电路的属性信息。
3.根据权利要求1所述的堆叠式MCU，其特征在于，
所述第二电路包括模数转换电路、锁相环、发生器、传感器、时钟电路、驱动电路、通用输入/输出口、存储器、熔丝和电感线圈中的至少一种。
4.根据权利要求1所述的堆叠式MCU，其特征在于，
所述第一MCU晶圆和所述第二MCU晶圆通过三维异质集成的方式层叠键合连接。
5.根据权利要求1所述的堆叠式MCU，其特征在于，所述第一MCU晶圆和所述第二MCU晶圆的制作工艺的纳米级别不同。
6.根据权利要求5所述的堆叠式MCU，其特征在于，
所述第一MCU晶圆的制作工艺的纳米级别为12纳米、22纳米或28纳米；
所述第二MCU晶圆的制作工艺的纳米级别为40纳米或65纳米。
7.根据权利要求1所述的堆叠式MCU，其特征在于，
所述第一MCU晶圆和所述第二MCU晶圆通过2.5D的方式层叠设置。
8.根据权利要求1所述的堆叠式MCU，其特征在于，所述第一MCU晶圆以及所述第二MCU晶圆至少为二；
所述第一MCU晶圆与所述第二MCU晶圆层叠间隔设置，且互相连接；或者，
至少两个所述第一MCU晶圆层叠设置，至少两个所述第二MCU晶圆层叠设置，层叠设置的至少两个所述第一MCU晶圆与层叠设置的至少两个所述第二MCU晶圆层叠。
9.根据权利要求1所述的堆叠式MCU，其特征在于，所述第二MCU晶圆还包括自供电电路，所述第一电路以及所述第二电路与所述自供电电路连接，以通过所述自供电电路为所述第一电路以及所述第二电路供电。
10.根据权利要求1所述的堆叠式MCU，其特征在于，所述第一MCU晶圆远离所述第二MCU晶圆的一侧还包括焊盘，所述焊盘用于连接外部器件，所述外部器件包括但不限于存储器件、电源器件。
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