CN112435932B - 一种半导体封装结构及其制造方法 - Google Patents
一种半导体封装结构及其制造方法 Download PDFInfo
- Publication number
- CN112435932B CN112435932B CN202011396499.4A CN202011396499A CN112435932B CN 112435932 B CN112435932 B CN 112435932B CN 202011396499 A CN202011396499 A CN 202011396499A CN 112435932 B CN112435932 B CN 112435932B
- Authority
- CN
- China
- Prior art keywords
- chip
- layer
- electrode
- passive
- heat dissipation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 9
- 229910052751 metal Inorganic materials 0.000 claims abstract description 42
- 239000002184 metal Substances 0.000 claims abstract description 42
- 230000017525 heat dissipation Effects 0.000 claims abstract description 33
- 239000003990 capacitor Substances 0.000 claims abstract description 20
- 229910000679 solder Inorganic materials 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 8
- 238000001746 injection moulding Methods 0.000 claims description 3
- 238000007789 sealing Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 238000009713 electroplating Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 73
- 239000000758 substrate Substances 0.000 description 4
- 230000014509 gene expression Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- WZZBNLYBHUDSHF-DHLKQENFSA-N 1-[(3s,4s)-4-[8-(2-chloro-4-pyrimidin-2-yloxyphenyl)-7-fluoro-2-methylimidazo[4,5-c]quinolin-1-yl]-3-fluoropiperidin-1-yl]-2-hydroxyethanone Chemical compound CC1=NC2=CN=C3C=C(F)C(C=4C(=CC(OC=5N=CC=CN=5)=CC=4)Cl)=CC3=C2N1[C@H]1CCN(C(=O)CO)C[C@@H]1F WZZBNLYBHUDSHF-DHLKQENFSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 239000002952 polymeric resin Substances 0.000 description 1
- 238000010079 rubber tapping Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229920003002 synthetic resin Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/642—Capacitive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
- H01L2224/251—Disposition
- H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73227—Wire and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
本发明提供了一种半导体封装结构及其制造方法。本发明利用环形围墙的斜面和芯片的斜面形成具有两个对电极的倾斜型电容结构,该电容结构电连接所述芯片,在保证去耦的同时,不占用芯片的正上方空间。并且,在制造过程中,一步形成多个导电结构,且还形成芯片背面的散热金属层,便于后续继续电镀形成散热金属块以保证芯片的散热。
Description
技术领域
本发明涉及半导体封装测试技术领域,具体涉及一种半导体封装结构及其制造方法。
背景技术
集成电路中由于寄生电耦的存在,会在电子产品产生噪声,进而影响电源和信号的完整性,因此需要配置去耦电容来滤除上述寄生电耦。在集成电路封装时,往往在功能芯片上方直接电连接一去耦电容,其对于芯片上的布线层是不利的,占用了芯片正上方的空间,且不能够灵活设置去耦电容的大小。
发明内容
基于解决上述问题,本发明提供了一种半导体封装结构的制造方法,其包括以下步骤:
(1)提供一临时载板,在所述临时载板上注塑形成环形围墙,所述环形围墙围成一空腔且所述环形围墙的截面呈具有第一斜面的正梯形;
(2)在所述空腔内固定一芯片,所述芯片包括相对的有源面和无源面以及位于所述有源面和无源面之间的第二斜面,所述有源面包括第一焊盘、第二焊盘和多个第三焊盘,所述芯片的截面呈正梯形,且所述有源面朝向所述临时载板;
(3)在所述临时载板上沉积一金属层,所述金属层至少覆盖所述环形围墙的第一斜面和顶面以及所述芯片的无源面和第二斜面;
(4)图案化所述金属层,形成在第一斜面上的第一电极、在第二斜面上的第二电极以及在所述环形围墙顶面上的互连层;
(5)形成贯穿所述环形围墙并电连接所述互连层的多个通孔;
(6)翻转所述芯片并依然设置于所述空腔内,使得所述芯片的所述无源面朝向所述临时载板,并使得所述第一电极与所述第二电极间隔开地正对形成电容结构;
(7)使用导线电连接所述第一电极和所述第一焊盘,使用焊料电连接所述第二电极和所述第二焊盘;
(8)在所述临时载板上形成塑封体,所述塑封体密封所述芯片和所述环形围墙。
根据本发明的实施例,还包括步骤(9):在所述塑封体中形成多个第一连接柱和多个第二连接柱,所述多个第一连接柱电连接所述互连层,所述多个第二连接柱电连接所述多个第三焊盘。
根据本发明的实施例,还包括步骤(10):在所述塑封体上形成电连接所述多个第一连接柱和多个第二连接柱的布线层,并在所述布线层上覆盖第一介质层。
根据本发明的实施例,还包括步骤(11):在所述第一介质层中形成多个开口,并在所述多个开口中形成电连接所述布线层的多个端子。
根据本发明的实施例,在步骤(4)中,还包括形成在所述芯片无源面上的散热金属层,进一步的,还包括步骤(12):移除所述临时载板,并在所述芯片的无源面侧形成第二介质层,接着在所述第二介质层中形成多个第三连接柱和散热金属块,其中,所述多个第三连接柱电连接所述多个通孔,所述散热金属块直接接触所述散热金属层。
本发明还提供了一种半导体封装结构,其通过上述的半导体封装结构的制造方法形成,包括:
环形围墙,所述环形围墙围成一空腔且所述环形围墙的截面呈具有第一斜面的正梯形,其中所述第一斜面上具有第一电极,所述环形围墙的顶面上具有互连层,所述环形围墙中具有电连接所述互连层的多个通孔;
芯片,固定于所述空腔内,所述芯片包括相对的有源面和无源面以及位于所述有源面和无源面之间的第二斜面,所述有源面包括第一焊盘、第二焊盘和多个第三焊盘,所述芯片的截面呈倒梯形梯形,所述有源面朝上设置且所述第二斜面上具有第二电极;
塑封体,所述塑封体密封所述芯片和所述环形围墙;
所述第一电极与所述第二电极间隔开地正对形成电容结构,且所述第一焊盘通过导线电连接所述第电极,所述第二焊盘通过焊料电连接所述第二电极。
根据本发明的实施例,还包括在所述塑封体中的多个第一连接柱和多个第二连接柱,其中,所述多个第一连接柱电连接所述互连层,所述多个第二连接柱电连接所述多个第三焊盘。
根据本发明的实施例,在所述塑封体上具有再分布层,所述再分布层包括在塑封体上且电连接所述多个第一连接柱和多个第二连接柱的布线层、覆盖所述布线层的第一介质层以及从第一介质层中露出并电连接所述布线层的多个端子。
根据本发明的实施例,在所述芯片的无源面具有一散热金属层。
根据本发明的实施例,在所述芯片的无源面侧具有第二介质层,所第二介质层中形成有多个第三连接柱和散热金属块,其中,所述多个第三连接柱电连接所述多个通孔,所述散热金属块直接接触所述散热金属层。
本发明利用环形围墙的斜面和芯片的斜面形成具有两个对电极的倾斜型电容结构,该电容结构电连接所述芯片,在保证去耦的同时,不占用芯片的正上方空间。并且,在制造过程中,一步形成多个导电结构,且还形成芯片背面的散热金属层,便于后续继续电镀形成散热金属块以保证芯片的散热。
附图说明
图1-9为本发明的半导体封装结构的制造方法示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚,下面将结合本公开实施例的附图,对本公开实施例的技术方案进行清楚、完整地描述。显然,所描述的实施例是本公开的一部分实施例,而不是全部的实施例。基于所描述的本公开的实施例,本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例,都属于本公开保护的范围。
除非另外定义,本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性,而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同,而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接,而是可以包括电性的连接,不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系,当被描述对象的绝对位置改变后,则该相对位置关系也可能相应地改变。
下面将结合附图对根据本发明公开实施例的半导体封装结构及其制造方法进行详细的描述。
首先参照图1,提供一临时载板10,所述临时载板10具有一定的刚性,例如可以是金刚石基板、玻璃基板、半导体基板、陶瓷基板等。所述临时载板10上可以涂覆一层离型膜11,所述离型膜11具有热或者光照可解离性。
通过注塑工艺在所述临时载板10上注塑形成一环形围墙12,该环形围墙12可以是聚合物树脂材料,其可以利用一注塑模具共形的形成。该环形围墙12具有一定的高度以围成一空腔13,该空腔13可以是长方体状或圆柱状。环形围墙12的截面呈现正立的梯形形状,以此来获得环形围墙在空腔13内的第一斜面14,该梯形形状可以是等腰梯形或者直角梯形。该第一斜面14对于临时载板10可以具有相45-75度的倾斜角,以此来保证在第一斜面14上形成第一电极的可靠性。
接着参见图2,提供一芯片15,该芯片15的截面呈梯形形状,且包括有源面16和无源面17以及位于所述有源面16和无源面17之间的第二斜面21。该有源面16上具有第一焊盘18、第二焊盘19以及多个第三焊盘20,该第一焊盘18和第二焊盘19用于电连接去耦电容,而其他多个第三焊盘作为功能端子进行连接。
将芯片15以其有源面16面对所述临时载板10的方式固定于空腔13中,此时,芯片15的截面形状呈现正立的梯形形状,该梯形形状为等腰梯形,其第二斜面21与第一斜面14具有相同的倾斜角。
参见图3,在所述临时载板10上沉积一金属层22,该金属层22至少覆盖所述环形围墙12的第一斜面14和顶面以及所述芯片15的无源面17和第二斜面21,其还可以覆盖临时载板12未被环形围墙12和芯片15盖住的部分。该金属层22可以通过溅射、电镀、CVD等方法形成,其材料可以是铜、铝、银等。
参见图4,图案化上述金属层22,形成多个金属层图案22,具体包括在第一斜面14上的第一电极23、在第二斜面21上的第二电极24以及在所述环形围墙12顶面上的互连层25。其中,第一电极23可以电连接至互连层25的一部分,以便于后续芯片15电连接所述第一电极23。此外,在芯片15的无源面17上同时形成一散热金属层26,其可以实现芯片15的背面散热。
接着,在所述环形围墙12内钻孔并填充导电材料形成多个通孔27,该些通孔27电连接至所述互连层25。该些通孔27实现环形围墙12的上下连通,其可以灵活的电连接至互连层25。
进一步的,参见图5,翻转该芯片12,使得该芯片12的无源面17朝向所述临时载板10,即使得散热金属层26贴合与离型层11。此时,芯片12的有源面16朝上,芯片12的截面呈倒立的梯形形状。其中,所述第一电极23与所述第二电极24间隔开地正对形成电容结构C,该电容结构C就作为后续的去耦电容使用,其可以通过环形围墙12与芯片15之间的间距和/或第一和第二斜面的倾斜角合理的调整电容结构C的电容值。
为了实现芯片15和电容结构C的电连接,首先,使用导线29电连接所述第一电极23和所述第一焊盘18,使用焊料28电连接所述第二电极24和所述第二焊盘19。导线29通过线键合工具,例如键合头进行线键合,焊料28通过点涂的方式进行设置,并回流,使得部分焊料28流到第二斜面21上与第二电极24电连接。参见图6,到此,芯片12已经和电容结构C完成了电连接,可以实现去耦的目的。
为了实现封装和散热的最终目的,需要去继续进行外部的线路布置和电引出。参见图7,在所述临时载板10上形成塑封体30,所述塑封体30密封所述芯片15和所述环形围墙12。该塑封体30的高度应该高于导线29的高度,以保证可靠的电连接。接着,在塑封体30中形成多个第一连接柱31和多个第二连接柱32,所述多个第一连接柱31电连接所述互连层25,所述多个第二连接柱32电连接所述多个第三焊盘20。
参见图8,在所述塑封体30上形成电连接所述多个第一连接柱31和多个第二连接柱32的布线层33,并在所述布线层33上覆盖第一介质层34。该布线层22可以是再分布层,其具有单层或多层结构,且第一介质层34可以是无机材料或者聚合物材料。
然后,在所述第一介质层34中形成多个开口,并在所述多个开口中形成电连接所述布线层33的多个端子。该多个端子包括焊球36以及介于布线层33和焊球36之间的UBM层35。
最后,参见图9,去除所述临时载板10和离型膜11,并在在所述芯片12的无源面17侧形成第二介质层37,接着在所述第二介质层37中形成多个第三连接柱38和散热金属块39,其中,所述多个第三连接柱38电连接所述多个通孔27,所述散热金属块39直接接触所述散热金属层26,以保证足够的散热。
根据上述方法,本发明还提供了一种半导体封装结构,包括(相同的附图标记不再重复标记):
环形围墙,所述环形围墙围成一空腔且所述环形围墙的截面呈具有第一斜面的正梯形,其中所述第一斜面上具有第一电极,所述环形围墙的顶面上具有互连层,所述环形围墙中具有电连接所述互连层的多个通孔;
芯片,固定于所述空腔内,所述芯片包括相对的有源面和无源面以及位于所述有源面和无源面之间的第二斜面,所述有源面包括第一焊盘、第二焊盘和多个第三焊盘,所述芯片的截面呈倒梯形梯形,所述有源面朝上设置且所述第二斜面上具有第二电极;
塑封体,所述塑封体密封所述芯片和所述环形围墙;
所述第一电极与所述第二电极间隔开地正对形成电容结构,且所述第一焊盘通过导线电连接所述第电极,所述第二焊盘通过焊料电连接所述第二电极。
根据本发明的实施例,还包括在所述塑封体中的多个第一连接柱和多个第二连接柱,其中,所述多个第一连接柱电连接所述互连层,所述多个第二连接柱电连接所述多个第三焊盘。
根据本发明的实施例,在所述塑封体上具有再分布层,所述再分布层包括在塑封体上且电连接所述多个第一连接柱和多个第二连接柱的布线层、覆盖所述布线层的第一介质层以及从第一介质层中露出并电连接所述布线层的多个端子。
根据本发明的实施例,在所述芯片的无源面具有一散热金属层。
根据本发明的实施例,在所述芯片的无源面侧具有第二介质层,所第二介质层中形成有多个第三连接柱和散热金属块,其中,所述多个第三连接柱电连接所述多个通孔,所述散热金属块直接接触所述散热金属层。
本发明利用环形围墙的斜面和芯片的斜面形成具有两个对电极的倾斜型电容结构,该电容结构电连接所述芯片,在保证去耦的同时,不占用芯片的正上方空间。并且,在制造过程中,一步形成多个导电结构,且还形成芯片背面的散热金属层,便于后续继续电镀形成散热金属块以保证芯片的散热。
本发明中使用的表述“示例性实施例”、“示例”等不是指同一实施例,而是被提供来着重描述不同的特定特征。然而,上述示例和示例性实施例不排除他们与其他示例的特征相组合来实现。例如,即使在另一示例中未提供特定示例的描述的情况下,除非另有陈述或与其他示例中的描述相反,否则该描述可被理解为与另一示例相关的解释。
本发明中使用的术语仅用于示出示例,而无意限制本发明。除非上下文中另外清楚地指明,否则单数表述包括复数表述。
虽然以上示出并描述了示例实施例,但对本领域技术人员将明显的是,在不脱离由权利要求限定的本发明的范围的情况下,可做出变型和改变。
Claims (10)
1.一种半导体封装结构的制造方法,其包括以下步骤:
(1)提供一临时载板,在所述临时载板上注塑形成环形围墙,所述环形围墙围成一空腔且所述环形围墙的截面呈具有第一斜面的正梯形;
(2)在所述空腔内固定一芯片,所述芯片包括相对的有源面和无源面以及位于所述有源面和无源面之间的第二斜面,所述有源面包括第一焊盘、第二焊盘和多个第三焊盘,所述芯片的截面呈正梯形,且所述有源面朝向所述临时载板;
(3)在所述临时载板上沉积一金属层,所述金属层至少覆盖所述环形围墙的第一斜面和顶面以及所述芯片的无源面和第二斜面;
(4)图案化所述金属层,形成在第一斜面上的第一电极、在第二斜面上的第二电极以及在所述环形围墙顶面上的互连层;
(5)形成贯穿所述环形围墙并电连接所述互连层的多个通孔;
(6)翻转所述芯片并依然设置于所述空腔内,使得所述芯片的所述无源面朝向所述临时载板,并使得所述第一电极与所述第二电极间隔开地正对形成电容结构;
(7)使用导线电连接所述第一电极和所述第一焊盘,使用焊料电连接所述第二电极和所述第二焊盘;
(8)在所述临时载板上形成塑封体,所述塑封体密封所述芯片和所述环形围墙。
2.根据权利要求1所述的半导体封装结构的制造方法,其特征在于,还包括步骤(9):在所述塑封体中形成多个第一连接柱和多个第二连接柱,所述多个第一连接柱电连接所述互连层,所述多个第二连接柱电连接所述多个第三焊盘。
3.根据权利要求2所述的半导体封装结构的制造方法,其特征在于,还包括步骤(10):在所述塑封体上形成电连接所述多个第一连接柱和多个第二连接柱的布线层,并在所述布线层上覆盖第一介质层。
4.根据权利要求3所述的半导体封装结构的制造方法,其特征在于,还包括步骤(11):在所述第一介质层中形成多个开口,并在所述多个开口中形成电连接所述布线层的多个端子。
5.根据权利要求4所述的半导体封装结构的制造方法,其特征在于,在步骤(4)中,还包括形成在所述芯片无源面上的散热金属层,进一步的,还包括步骤(12):移除所述临时载板,并在所述芯片的无源面侧形成第二介质层,接着在所述第二介质层中形成多个第三连接柱和散热金属块,其中,所述多个第三连接柱电连接所述多个通孔,所述散热金属块直接接触所述散热金属层。
6.一种半导体封装结构,其通过权利要求1所述的半导体封装结构的制造方法形成,包括:
环形围墙,所述环形围墙围成一空腔且所述环形围墙的截面呈具有第一斜面的正梯形,其中所述第一斜面上具有第一电极,所述环形围墙的顶面上具有互连层,所述环形围墙中具有电连接所述互连层的多个通孔;
芯片,固定于所述空腔内,所述芯片包括相对的有源面和无源面以及位于所述有源面和无源面之间的第二斜面,所述有源面包括第一焊盘、第二焊盘和多个第三焊盘,所述芯片的截面呈倒梯形梯形,所述有源面朝上设置且所述第二斜面上具有第二电极;
塑封体,所述塑封体密封所述芯片和所述环形围墙;
其特征在于,所述第一电极与所述第二电极间隔开地正对形成电容结构,且所述第一焊盘通过导线电连接所述第一电极,所述第二焊盘通过焊料电连接所述第二电极。
7.根据权利要求6所述的半导体封装结构,其特征在于,还包括在所述塑封体中的多个第一连接柱和多个第二连接柱,其中,所述多个第一连接柱电连接所述互连层,所述多个第二连接柱电连接所述多个第三焊盘。
8.根据权利要求7所述的半导体封装结构,其特征在于,在所述塑封体上具有再分布层,所述再分布层包括在塑封体上且电连接所述多个第一连接柱和多个第二连接柱的布线层、覆盖所述布线层的第一介质层以及从第一介质层中露出并电连接所述布线层的多个端子。
9.根据权利要求6所述的半导体封装结构,其特征在于,在所述芯片的无源面具有一散热金属层。
10.根据权利要求9所述的半导体封装结构,其特征在于,在所述芯片的无源面侧具有第二介质层,所第二介质层中形成有多个第三连接柱和散热金属块,其中,所述多个第三连接柱电连接所述多个通孔,所述散热金属块直接接触所述散热金属层。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011396499.4A CN112435932B (zh) | 2020-12-03 | 2020-12-03 | 一种半导体封装结构及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011396499.4A CN112435932B (zh) | 2020-12-03 | 2020-12-03 | 一种半导体封装结构及其制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN112435932A CN112435932A (zh) | 2021-03-02 |
CN112435932B true CN112435932B (zh) | 2022-08-09 |
Family
ID=74691847
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202011396499.4A Active CN112435932B (zh) | 2020-12-03 | 2020-12-03 | 一种半导体封装结构及其制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN112435932B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116013881B (zh) * | 2023-03-28 | 2023-06-16 | 甬矽电子(宁波)股份有限公司 | 芯片封装结构、芯片封装结构的制备方法和打线修补方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104332452A (zh) * | 2014-08-20 | 2015-02-04 | 深圳市汇顶科技股份有限公司 | 芯片封装模组 |
CN111725132A (zh) * | 2020-07-01 | 2020-09-29 | 济南南知信息科技有限公司 | 一种半导体器件及其制造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010514217A (ja) * | 2006-12-19 | 2010-04-30 | テセラ・インターコネクト・マテリアルズ,インコーポレイテッド | チップ・コンデンサ組み込み型pwb |
TW200836331A (en) * | 2007-02-16 | 2008-09-01 | Siliconware Precision Industries Co Ltd | Sensor-type semiconductor device and manufacturing method thereof |
JP2009076815A (ja) * | 2007-09-25 | 2009-04-09 | Nec Electronics Corp | 半導体装置 |
-
2020
- 2020-12-03 CN CN202011396499.4A patent/CN112435932B/zh active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104332452A (zh) * | 2014-08-20 | 2015-02-04 | 深圳市汇顶科技股份有限公司 | 芯片封装模组 |
CN111725132A (zh) * | 2020-07-01 | 2020-09-29 | 济南南知信息科技有限公司 | 一种半导体器件及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN112435932A (zh) | 2021-03-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI692030B (zh) | 半導體封裝件及其製造方法 | |
US8237259B2 (en) | Embedded chip package | |
US7618849B2 (en) | Integrated circuit package with etched leadframe for package-on-package interconnects | |
TWI531018B (zh) | 半導體封裝及封裝半導體裝置之方法 | |
US5841191A (en) | Ball grid array package employing raised metal contact rings | |
JPH0846136A (ja) | 半導体装置 | |
US20150115433A1 (en) | Semiconducor device and method of manufacturing the same | |
JP2000236040A (ja) | 半導体装置 | |
US5951804A (en) | Method for simultaneously manufacturing chip-scale package using lead frame strip with a plurality of lead frames | |
US7049173B2 (en) | Method for fabricating semiconductor component with chip on board leadframe | |
TWI531283B (zh) | 連接基板及層疊封裝結構 | |
KR20150084929A (ko) | 열적 및 전기적 전도성 언더필을 구비한 마이크로전자 어셈블리 | |
CN112435932B (zh) | 一种半导体封装结构及其制造方法 | |
TWI495078B (zh) | 連接基板及層疊封裝結構 | |
KR101494414B1 (ko) | 반도체패키지, 반도체패키지유닛 및 반도체패키지 제조방법 | |
US11205602B2 (en) | Semiconductor device and manufacturing method thereof | |
CN112466760B (zh) | 一种具有去耦结构的半导体装置及其制造方法 | |
US6730539B2 (en) | Method of manufacturing semiconductor device package | |
US6057594A (en) | High power dissipating tape ball grid array package | |
JP3912445B2 (ja) | 半導体装置 | |
CN111863794B (zh) | 一种半导体封装器件 | |
US8217281B2 (en) | Package, method of manufacturing a package and frame | |
TWI455664B (zh) | 連接基板及層疊封裝結構 | |
CN115700906A (zh) | 电子封装件及其制法 | |
CN202940236U (zh) | 封装基板构造 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
TA01 | Transfer of patent application right | ||
TA01 | Transfer of patent application right |
Effective date of registration: 20220706 Address after: 518000 13a01, block a, building 1, anhongji TIANYAO Plaza, Daling community, Minzhi street, Longhua District, Shenzhen, Guangdong Province Applicant after: SHENZHEN ZHUOBIN ELECTRONICS Co.,Ltd. Address before: 250000 1-2302, building h, Hengda City, 58 Gongye North Road, Licheng District, Jinan City, Shandong Province Applicant before: Shandong Yanding Electronic Technology Co.,Ltd. |
|
GR01 | Patent grant | ||
GR01 | Patent grant |