CN112420542B - 半导体器件中失效点的定位方法 - Google Patents
半导体器件中失效点的定位方法 Download PDFInfo
- Publication number
- CN112420542B CN112420542B CN202011344517.4A CN202011344517A CN112420542B CN 112420542 B CN112420542 B CN 112420542B CN 202011344517 A CN202011344517 A CN 202011344517A CN 112420542 B CN112420542 B CN 112420542B
- Authority
- CN
- China
- Prior art keywords
- film
- film layer
- current
- voltage
- failure point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
- H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Memories (AREA)
Abstract
本申请公开了一种半导体器件中失效点的定位方法,涉及半导体制造领域。该半导体器件中失效点的定位方法包括确定半导体器件中发生桥接的两个膜层,两个膜层的材料相同;在第一膜层的起始端与第二膜层之间加第一电压,在第一膜层的末端与第二膜层之间加第二电压;获取第一膜层的起始端与第二膜层之间的电流,记为第一电流,以及,获取第一膜层的末端与第二膜层之间的电流,记为第二电流;根据第一膜层的长度、薄膜电阻率、第一电压、第一电流、第二电压、第二电流,确定第一膜层中失效点的位置;解决了目前失效分析中不能通过FIB机台做VC方法定位出失效点的问题;达到了简便有效地定位失效点的效果。
Description
技术领域
本申请涉及半导体制造领域,具体涉及一种半导体器件中失效点的定位方法。
背景技术
在半导体器件的生产过程中,失效分析是改善、提升半导体器件质量的重要过程。失效分析包括外部检查、非破坏性分析、电性能检测、破坏性分析等。
在Nor flash的电学性能检测中,会进行探针测试的压力(stress)试验,比如,在Nor flash的字线上加一个电压,在源极和衬底上再加另一个电压,来测试器件的压力性能。如图1所示,在Nor flash的结构中,同一行的n个bit由一个字线WL控制,同一列的bit由一个位线BL控制。如果在试验中有任何一个bit出现击穿,就会形成字线WL到源极S或衬底SUB的桥接,如图2所示,这时就需要确定Nor flash中的失效点。
然而,在失效分析中,有时会出现FIB(Foucs ion beam,聚焦离子束)机台做VC(Voltage Contrast,电压对比测试)无法定位到失效点的情况。
发明内容
为了解决相关技术中的问题,本申请提供了一种半导体器件中失效点的定位方法。该技术方案如下:
一方面,本申请实施例提供了一种半导体器件中失效点的定位方法,该方法包括:
确定半导体器件中发生桥接的两个膜层,两个膜层的材料相同;
在第一膜层的起始端与第二膜层之间加第一电压,在第一膜层的末端与第二膜层之间加第二电压;
获取第一膜层的起始端与第二膜层之间的电流,记为第一电流,以及,获取第一膜层的末端与第二膜层之间的电流,记为第二电流;
根据第一膜层的长度、薄膜电阻率、第一电压、第一电流、第二电压、第二电流,确定第一膜层中失效点的位置。
可选的,根据第一膜层的长度、薄膜电阻率、第一电压、第一电流、第二电压、第二电流,确定第一膜层中的失效点的位置,包括:
记第一膜层的长度为L,第一膜层的薄膜电阻率为Rs,第一电压为U1,第一电流为I1,第二电压为U2,第二电流为I2,第一膜层的起始端为a端,第一膜层的末端为c端,第一膜层中失效点的位置为b,第二膜层为d端;
根据如下公式计算出失效点在第一膜层中的位置:
Lab+Lbc=L;
Rs*Lab+Rbd=U1/I1;
Rs*Lbc+Rbd=U2/I2;
Rbd表示两个膜层桥接后,第一膜层与第二膜层之间的等效电阻;
Lab表示a端和b端之间的长度,Lbc表示b端和c端之间的长度。
可选的,该方法应用于Nor flash中。
可选的,第一膜层为字线多晶硅层,第二膜层为衬底。
可选的,发生桥接的两个膜层为多晶硅层。
可选的,发生桥接的两个膜层为金属层。
本申请技术方案,至少包括如下优点:
通过确定发生桥接的两个膜层,在第一膜层的起始端与第二膜层之间加第一电压,在第一膜层和第二膜层之间加第二电压,获取第一膜层的起始端与第二膜层之间的电流,以及第一膜层的末端与第二膜层之间的电流,再根据已知的电压、电流、第一膜层长度、第一膜层的薄膜电阻率,计算出第一膜层中失效点的位置;解决了目前失效分析中不能通过FIB机台做VC方法定位出失效点的问题;达到了简便有效地定位失效点的效果。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案,下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图是本申请的一些实施方式,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1是Nor flash的结构示意图;
图2是Nor flash中bit击穿时的桥接示意图;
图3是本申请实施例提供的一种半导体器件中失效点的定位方法的流程图;
图4是本申请实施例提供的第一膜层和第二膜层桥接时的等效电路图;
图5是Nor flash中bit击穿时的结构示意图。
具体实施方式
下面将结合附图,对本申请中的技术方案进行清楚、完整的描述,显然,所描述的实施例是本申请的一部分实施例,而不是全部的实施例。基于本申请中的实施例,本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例,都属于本申请保护的范围。
在本申请的描述中,需要说明的是,术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本申请和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本申请的限制。此外,术语“第一”、“第二”、“第三”仅用于描述目的,而不能理解为指示或暗示相对重要性。
在本申请的描述中,需要说明的是,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电气连接;可以是直接相连,也可以通过中间媒介间接相连,还可以是两个元件内部的连通,可以是无线连接,也可以是有线连接。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本申请中的具体含义。
此外,下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
请参考图3,本申请实施例提供了一种半导体器件中失效点的定位方法的流程图,该方法包括如下步骤:
步骤301,确定半导体器件中发生桥接的两个膜层,两个膜层的材料相同。
当两个膜层之间的半导体器件结构出现击穿、缺陷、有残余物质等现象时,会导致两个膜层发生桥接。在定位半导体器件的失效点之前,首先要确定发生桥接的两个膜层。
失效点位于第一膜层中。
步骤302,在第一膜层起始端与第二膜层之间加第一电压,在第一膜层的末端和第二膜层之间加第二电压。
第一电压和第二电压是预先确定的。
第二膜层与第二电压连接的位置不限定。
步骤303,获取第一膜层的起始端和第二膜层之前的电流,记为第一电流,以及,获取第一膜层的末端与第二膜层之间的电流,记为第二电流。
步骤304,根据第一膜层的长度、薄膜电阻率、第一电压、第一电流、第二电压、第二电流,确定第一膜层中失效点的位置。
每个膜层的电阻率已知。
根据第一薄膜的长度、第一膜层的薄膜电阻率、已知的第一电压、第二电压、第一电流、第二电流,通过电学性能,可以计算出第一膜层中失效点与第一膜层两端之间的距离,进而可以确定出失效点在第一膜层中的位置。
综上所述,本申请实施例提供的半导体器件中失效点的定位方法,通过确定发生桥接的两个膜层,在第一膜层的起始端与第二膜层之间加第一电压,在第一膜层和第二膜层之间加第二电压,获取第一膜层的起始端与第二膜层之间的电流,以及第一膜层的末端与第二膜层之间的电流,再根据已知的电压、电流、第一膜层长度、第一膜层的薄膜电阻率,计算出第一膜层中失效点的位置;解决了目前失效分析中不能通过FIB机台做VC方法定位出失效点的问题;达到了简便有效地定位失效点的效果。
在根据第一膜层的长度、薄膜电阻率、第一电压、第一电流、第二电压、第二电流,确定第一膜层中失效点的位置时,记第一膜层长度为L1,第一膜层的薄膜电阻率为Rs,第一电压为U1,第一电流为I1,第二电压为U2,第二电流为I2,第一膜层的起始端为a端,第一膜层的末端为c端,第一膜层中失效点的位置为b,第二膜层为d端。
如图4所示,a端和c端为第一膜层的起始端和末端,b端为第一膜层中的失效点,d端为第二膜层上的一点;Rab为第一膜层中a端与b端之间薄膜的的等效电阻,Rab=Rs*Lab;Rbc为第一膜层中b端和c端之间薄膜的等效电阻,Rbc=Rs*Lbc;Rbd为第一膜层和第二膜层桥接后,第一膜层中失效点b端和第二膜层之间的等效电阻。
记a端和b端之间的长度为Lab,b端和c端之间的长度为Lbc。
建立公式(1)、公式(2)、公式(3):
Lab+Lbc=L公式(1);
Rs*Lab+Rbd=U1/I1公式(2);
Rs*Lbc+Rbd=U2/I2公式(3);
由于L、Rs、U1、I1、U2、I2是已知的,联立公式(1)、公式(2)、公式(3),可以计算得到Rab、Rbc和Rbd的值,因此,可以根据Rab、Rbc确定出第一膜层中失效点b端的位置。
本申请实施例提供的半导体器件中失效点的定位方法可以应用于Nor flash中。
当半导体器件为Nor flash时,第一膜层为字线多晶硅层,第二膜层为衬底或衬底中的源极。
如图5所示,以Nor flash器件中的bit x在进行stress实验中出现击穿为例,根据图4所示的电路模型,可以计算出Lab或Lbc的值,从a端或c端测量,定位字线WL中失效点。
在基于图1所示实施例的可选实施例中,发生桥接的两个膜层为多晶硅层。
在基于图1所示实施例的可选实施例中,发生桥接的两个膜层为金属层。
显然,上述实施例仅仅是为清楚地说明所作的举例,而并非对实施方式的限定。对于所属领域的普通技术人员来说,在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (6)
1.一种半导体器件中失效点的定位方法,其特征在于,所述方法包括:
确定半导体器件中发生桥接的两个膜层,所述两个膜层的材料相同;
在第一膜层的起始端与第二膜层之间加第一电压,在所述第一膜层的末端与所述第二膜层之间加第二电压;
获取所述第一膜层的起始端与第二膜层之间的电流,记为第一电流,以及,获取所述第一膜层的末端与第二膜层之间的电流,记为第二电流;
根据第一膜层的长度、薄膜电阻率、第一电压、第一电流、第二电压、第二电流,确定所述第一膜层中失效点的位置。
2.根据权利要求1所述的方法,其特征在于,所述根据第一膜层的长度、薄膜电阻率、第一电压、第一电流、第二电压、第二电流,确定所述第一膜层中的失效点的位置,包括:
记第一膜层的长度为L,第一膜层的薄膜电阻率为Rs,第一电压为U1,第一电流为I1,第二电压为U2,第二电流为I2,第一膜层的起始端为a端,第一膜层的末端为c端,第一膜层中失效点的位置为b,第二膜层为d端;
根据如下公式计算出失效点在所述第一膜层中的位置:
Lab+Lbc=L;
Rs*Lab+Rbd=U1/I1;
Rs*Lbc+Rbd=U2/I2;
Rbd表示所述两个膜层桥接后,所述第一膜层与所述第二膜层之间的等效电阻;
Lab表示a端和b端之间的长度,Lbc表示b端和c端之间的长度。
3.根据权利要求1所述的方法,其特征在于,所述方法应用于Nor flash中。
4.根据权利要求1所述的方法,其特征在于,所述第一膜层为字线多晶硅层,所述第二膜层为衬底。
5.根据权利要求1所述的方法,其特征在于,发生桥接的两个膜层为多晶硅层。
6.根据权利要求1所述的方法,其特征在于,发生桥接的两个膜层为金属层。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011344517.4A CN112420542B (zh) | 2020-11-26 | 2020-11-26 | 半导体器件中失效点的定位方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011344517.4A CN112420542B (zh) | 2020-11-26 | 2020-11-26 | 半导体器件中失效点的定位方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN112420542A CN112420542A (zh) | 2021-02-26 |
CN112420542B true CN112420542B (zh) | 2022-09-20 |
Family
ID=74843483
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202011344517.4A Active CN112420542B (zh) | 2020-11-26 | 2020-11-26 | 半导体器件中失效点的定位方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN112420542B (zh) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101807535A (zh) * | 2009-02-12 | 2010-08-18 | 中芯国际集成电路制造(上海)有限公司 | 栅氧化层失效分析方法及所用测试结构 |
CN103913358A (zh) * | 2014-04-10 | 2014-07-09 | 武汉新芯集成电路制造有限公司 | Tem样品的制备方法和失效分析方法 |
CN103926264A (zh) * | 2014-03-04 | 2014-07-16 | 武汉新芯集成电路制造有限公司 | 栅氧化层失效点的定位方法 |
CN111370347A (zh) * | 2020-03-24 | 2020-07-03 | 上海华虹宏力半导体制造有限公司 | 功率器件的失效分析方法 |
-
2020
- 2020-11-26 CN CN202011344517.4A patent/CN112420542B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101807535A (zh) * | 2009-02-12 | 2010-08-18 | 中芯国际集成电路制造(上海)有限公司 | 栅氧化层失效分析方法及所用测试结构 |
CN103926264A (zh) * | 2014-03-04 | 2014-07-16 | 武汉新芯集成电路制造有限公司 | 栅氧化层失效点的定位方法 |
CN103913358A (zh) * | 2014-04-10 | 2014-07-09 | 武汉新芯集成电路制造有限公司 | Tem样品的制备方法和失效分析方法 |
CN111370347A (zh) * | 2020-03-24 | 2020-07-03 | 上海华虹宏力半导体制造有限公司 | 功率器件的失效分析方法 |
Also Published As
Publication number | Publication date |
---|---|
CN112420542A (zh) | 2021-02-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4369963B2 (ja) | スパークプラグ用絶縁体の検査方法 | |
US20080122476A1 (en) | Test structure with TDDB test pattern | |
US20160195581A1 (en) | Apparatuses and methods for die seal crack detection | |
US8213209B2 (en) | Method of manufacturing semiconductor device and semiconductor device | |
CN112420542B (zh) | 半导体器件中失效点的定位方法 | |
US8106476B2 (en) | Semiconductor die with fuse window and a monitoring window over a structure which indicates fuse integrity | |
JP2009236887A (ja) | 絶縁不良検出用電極構造および絶縁不良検出方法 | |
JP4844101B2 (ja) | 半導体装置の評価方法および半導体装置の製造方法 | |
CN104282661B (zh) | 集成电路中可靠性分析的测试结构及其测试方法 | |
US10983158B2 (en) | Method for evaluating crystal defects | |
EP2385551A1 (en) | Silicon substrate wafer and test method | |
CN113782516B (zh) | 电迁移测试结构、系统、存储器、制造方法及测试方法 | |
CN110620058B (zh) | 电迁移可靠性测试结构及电迁移可靠性测试方法 | |
US7393702B2 (en) | Characterizing the integrity of interconnects | |
JP4623807B2 (ja) | 半導体素子の電圧計測装置および電圧計測方法 | |
JP3741086B2 (ja) | 絶縁分離型半導体装置のための評価用半導体基板及び絶縁不良評価方法 | |
JP4735337B2 (ja) | 半導体素子の評価方法、ならびに半導体ウェーハの品質評価方法および製造方法 | |
JP2008141111A (ja) | 半導体装置及び半導体装置のチップクラック検査方法 | |
KR102195923B1 (ko) | 박막 결함 검사용 데이터베이스의 구축 방법, 그 데이터베이스를 이용한 박막의 결함 검사 방법, 및 그 데이터베이스를 포함하는 박막의 결함 검사 장치 | |
CN116403993B (zh) | 晶圆验收测试结构及检测方法 | |
JP2003332399A (ja) | 絶縁膜の評価方法及び評価装置 | |
JPH10270512A (ja) | 半導体装置の製造方法 | |
CN104103539A (zh) | 芯片测试结构及其测试方法 | |
CN113345509B (zh) | 地址线的测试样品及其测试方法 | |
JPS6057225B2 (ja) | 半導体装置の試験方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |