CN112385024B - 扇出封装方法及扇出封装板 - Google Patents

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Abstract

在基板(100)的一侧或两侧制作电路图案(110A,110B),将电子零件(200A,200B)安装于所述基板(100)的一侧或两侧,在基板(100)的两侧制作封装层(300),所述基板(100)两侧的所述封装层(300)将所述基板(100)、所述电路图案(110A,110B)、和所述电子零件(200A,200B)包封在内,所述封装层(300)为热塑性材料制成;其中,所述基板(100)设有过孔(120),所述过孔(120)将所述基板(100)的两侧连通,在基板(100)的两侧制作封装层(300)时,所述封装层(300)的部分穿过所述过孔(120),所述基板(100)两侧的所述封装层(300)通过所述过孔(120)相连接。减小封装材料的耗散系数,信号损耗小,能够很好地应用于高频射频器件的封装。

Description

扇出封装方法及扇出封装板
技术领域
本发明属于电子领域,具体涉及扇出封装方法及扇出封装板。
背景技术
传统的扇出封装在外包注塑成型过程中通常采用压模(compression molding)或者输运中成型(transfer molding)的方法,将热固性封装材料,例如epoxy(环氧树脂)注入模具后加热固化。这类热固性材料,高频电学性能较差,耗散系数(Disspation Factor或loss tangent)大,在高频率段会造成信号损耗大,影响高频信号在被封装器件中的接收和传送。
发明内容
基于此,本发明在于克服现有技术的缺陷,提供一种扇出封装方法及扇出封装板,减小封装材料的耗散系数,信号损耗小,能够很好地应用于高频射频器件的封装。
其技术方案如下:
一种扇出封装方法,包括:在基板的一侧或两侧制作电路图案,将电子零件安装于所述基板的一侧或两侧,在基板的两侧制作封装层,所述基板两侧的所述封装层将所述基板、所述电路图案、和所述电子零件包封在内,所述封装层为热塑性材料制成;其中,所述基板设有过孔,所述过孔将所述基板的两侧连通,在基板的两侧制作封装层时,所述封装层的部分穿过所述过孔,所述基板两侧的所述封装层通过所述过孔相连接。
在其中一个实施例中,在将所述电子零件安装于所述基板上后,减薄所述电子零件的厚度,再制作所述封装层。
在其中一个实施例中,在封装层上制作外连孔,所述外连孔与所述电路图案对接、或者所述外连孔与所述电子零件对接,所述外连孔在所述封装层表面设有开口。
在其中一个实施例中,通过所述外连孔的开口在所述外连孔内制作外引脚,所述外引脚与所述电路图案电连接、或者所述外引脚与所述电子零件电连接,所述外引脚为BGA或LGA。
在其中一个实施例中,在所述基板和所述封装层上制作互连孔,所述互连孔在所述封装层表面设有开口,所述互连孔将所述芯片及所述电路图案对接,通过所述互连孔的开口在所述互连孔内制作互连层,所述芯片与所述电路图案通过所述互连层电连接。
在其中一个实施例中,将具有电路图案和电子零件的基板置于模具内,将热塑性材料注入所述模具,所述热塑性材料包裹所述基板的两侧,将所述热塑性材料在所述模具内成型为所述基板两侧的所述封装层。
在其中一个实施例中,所述模具内设有支撑柱,所述支撑柱抵靠支撑所述基板,所述基板两侧与所述模具之间的间隙供所述热塑性材料注入。
在其中一个实施例中,所述基板设有过孔或者在所述基板上制作过孔,所述过孔将所述基板的两侧连通,在基板的两侧制作封装层,所述封装层的部分穿过所述过孔,所述基板两侧的所述封装层通过所述过孔相连接。
在其中一个实施例中,所述基板、所述电路图案、所述电子零件、以及所述封装层构成的整体为柔性可弯曲的。
在其中一个实施例中,所述热塑性材料为LCP。
一种扇出封装板,包括基板、以及热塑性材料制成的封装层;其中,所述基板的一侧设有电路图案或电子零件,所述基板和所述封装层将所述电路图案或所述电子零件包封;或者,所述基板设有电路图案或电子零件,所述基板的两侧均有封装层,所述基板两侧的封装层将所述基板、所述电路图案、和所述电子零件包封,其中,所述基板设有过孔,所述基板两侧的所述封装层的部分穿过所述过孔,所述基板两侧的所述封装层通过所述过孔相连接。
在其中一个实施例中,所述封装层上设有外连孔,所述外连孔与所述电路图案或所述电子零件对接,所述外连孔在所述封装层表面设有开口。
在其中一个实施例中,所述外连孔内设有外引脚,所述外引脚与所述电路图案电连接、或者所述外引脚与所述电子零件电连接,所述外引脚为BGA或LGA。
在其中一个实施例中,在所述基板和所述封装层上设有互连孔,所述互连孔在所述封装层表面设有开口,所述互连孔与所述芯片及所述电路图案对接,所述互连孔内设有互连层,所述芯片通过所述互连层与所述电路图案电连接。
在其中一个实施例中,所述基板、所述电路图案、所述电子零件、以及所述封装层构成的整体为柔性可弯曲的。
本发明的有益效果在于:
1、扇出封装方法,包括在基板的其中一侧封装或在基板的两侧封装。
基板的其中一侧封装:
在基板的一侧制作电路图案,将电子零件(电子零件包括但不限于芯片、裸片、电子元件、电子器件,也可以是任一种电路上需要的零件)安装于基板,该步骤中电子零件可以被固定在基板上、也可以不固定,在基板的一侧制作封装层,封装层与基板将电路图案或电子零件包封在内,封装层为热塑性材料制成;封装层可以直接贴附于基板表面,也可以使封装层包裹基板的其中一部分使封装层可以固定于基板上,或者在基板或封装层上设置其他相互挂扣的结构使封装层固定于基板上。
在基板的两侧封装:
在基板的两侧制作电路图案,将电子零件安装于基板,电子零件仅设置于基板的一侧、或者基板的两侧均设有电子零件,在基板的两侧制作封装层,基板两侧的封装层将基板、电路图案、和电子零件包封在内,封装层为热塑性材料制成。封装层直接附着于基板上、或者基板两侧的封装层越过基板边沿相连接、或者在基板或封装层上设置其他相互挂扣的结构使封装层固定于基板上。
采用热塑性材料代替传统的热固性材料进行扇出及封装,且电子性能的损耗小,速度更快,特别是高频器件损耗小,例如应用于5G,车载安全的24GHz和77GHz传感器,60GHz高频无线HDMI等环境。
其中,基板设有过孔或者在基板上制作过孔,过孔将基板的两侧连通,在基板的两侧制作封装层,封装层的部分穿过过孔,基板两侧的封装层通过过孔相连接,使基板两侧的封装层连接成一个整体,基板两侧的封装层被穿过过孔的那部分封装层牵拉从而夹住基板,使两侧封装层被固定在基板上。
优选的,热塑性材料为LCP。
2、在将电子零件安装于基板上后,此时电子零件相对基板的位置固定,采用磨削、切削或其他方法减薄电子零件的厚度(厚度是指电子零件相对于基板凸起的高度),再制作封装层。减薄电子零件的厚度后,封装层的厚度可以减小,最终封装好的基板、电路图案、电子零件、和封装层构成的整体的厚度可以大幅减小。在将电子零件安装于基板后再将电子零件减薄,可以只保留电子零件所需的那一部分,将多余的部分削去,不必考虑转移电子零件时需要的机械强度,可以将电子零件的厚度降到最低。
3、制作封装层后,电路图案和电子零件被封装层遮挡,在封装层上制作外连孔,外连孔与电路图案对接、或者外连孔与电子零件对接,外连孔在封装层表面设有开口,通过外连孔将电路图案的一部分或者电子零件的一部分暴露出来,例如将电路图案用于对外连接的电路引脚、电子零件用于对外连接的零件引脚从封装层和基板内暴露出来,使得电路图案和电子零件可以通过外连孔与其他设备进行电连接。
或者,基板的两侧分别记为“第一侧”和“第二侧”,当电子零件或电路图案位于基板的第一侧,但是需要从基板的第二侧对电子零件或电路图案进行外连接时,电路图案或者电子零件被基板和封装层遮挡,此时,在所述封装层和所述基板上制作外连孔,外连孔在第二侧的封装层设有开口,如此将电路图案的一部分或者电子零件的一部分暴露出来,用于外连接。
4、外连孔本身及外连孔的开口为外连接提供了操作空间,通过外连孔的开口在外连孔内制作外引脚,外引脚与电路图案电连接、或者外引脚与电子零件电连接。外引脚可以收纳在外连孔的空间内,或者外引脚伸出外连孔,外引脚设置于封装层外表面。所述外引脚为BGA(Ball Grid Array,焊球阵列封装)或LGA(Land Grid Array,栅格阵列封装)。
5、电子零件设有用于连线的零件引脚,电子零件设置于基板的第一侧,零件引脚朝向基板,在基板和封装层上制作互连孔,互连孔在封装层表面设有开口,互连孔穿过封装层和基板将零件引脚暴露出来,并且互连孔将芯片及电路图案对接,通过互连孔的开口在互连孔内制作互连层,使电子零件与电路图案通过互连层电连接,从而实现电子零件与电路图案的电连接。
传统的热塑性材料封装工艺是配合传统的倒装扇出工艺使用的,如果将其替换为本发明的封装方法,极易产生两种工艺不兼容,不能完成扇出与封装。因此优选地,采用本发明中设置互连孔的方式来实现电子零件与电路图案的互连接,可以很好地兼容本发明中采用热塑性材料的封装工艺。
6、将具有电路图案和电子零件的基板置于模具内,将热塑性材料注入模具,热塑性材料包裹基板的两侧,将热塑性材料在模具内成型为基板两侧的封装层。同时在基板两侧成型封装层,工艺简单,生产效率高。
优选的,对模具内未成型的热塑性材料加压,未成型的热塑性材料具有流动性,加压可以使未成型的热塑性材料流动覆盖基板、电路图案、电子零件上的缝隙沟壑,避免封装时产生空洞。
7、模具内设有支撑柱,支撑柱抵靠支撑基板,基板两侧与模具之间的间隙供热塑性材料注入,支撑柱抵靠基板的第一侧或第二侧,或者同时抵靠第一侧和第二侧,为基板提供支撑,避免基板在注塑成型中发生位移,提高封装层的成型质量。
8、对所述模具内未成型的热塑性材料加压力P;其中,1.1个大气压≤P≤10个大气压。以使未成型的热塑性材料流动覆盖基板、电路图案、电子零件上的缝隙沟壑,避免封装时产生空洞。
9、基板、电路图案、电子零件、以及封装层构成的整体为柔性可弯曲的。由于本发明的扇出封装方法兼容FPC的基板,所以可以采用PFC基板并合理配置电子零件的结构、以及封装层的成分、厚度等因素,使得本发明的扇出封装方法获得的封装产品(基板、电路图案、电子零件、以及封装层构成的整体)整体为柔性可弯曲的。
附图说明
图1为本发明实施例一在基板制作电路图案、外连孔、互连孔的结构图;
图2为本发明实施例一安装电子零件于基板的结构图;
图3为本发明实施例一基板置于模具内的结构图;
图4为本发明实施例一向模具内充注热塑性材料的结构图;
图5为本发明实施例一成型封装层的结构图;
图6为本发明实施例一在封装层制作外连孔、互连孔的结构图;
图7为本发明实施例一封装后的电路板结构图;
图8为本发明实施例二在基板制作电路图案、外连孔、互连孔的结构图;
图9为本发明实施例二安装电子零件于基板的结构图;
图10为本发明实施例二减薄电子零件的结构图;
图11为本发明实施例二向模具内充注热塑性材料的结构图;
图12为本发明实施例二成型封装层的结构图;
图13为本发明实施例二在封装层制作外连孔、互连孔的结构图;
图14为本发明实施例二封装后的电路板结构图。
附图标记说明:
100、基板,101、模具,102、支撑柱,103、定型部,110A、110B、电路图案,120、过孔,130A、130B、互连孔,140、外连孔,200A、200B、电子零件,210、零件引脚,220、贴片材料,300、封装层,310、外连孔,400、外引脚,410A、410B、互连层。
具体实施方式
下面对本发明作进一步详细说明,但本发明的实施方式不限于此。
实施例一
如图1至7所示,本实施例为在基板两侧同时制作封装层进行封装,但不限于比,本发明的方法还可以用于仅对基板的单侧进行封装。
如图1所示,在基板100的两侧制作电路图案110A、110B,基板100两侧的电路图案110A、110B之间可以相互电连接或不连接。电路图案110A、110B包括但不限于具有电子功能的线路、互连线、天线、引脚,制作电路图案110A、110B的材料包括但不限于铜、或银、或铁、或其他导电材料或半导体材料。在基板100上制作过孔120、外连孔140和互连孔130A、130B。
如图2所示,将电子零件200A、200B通过贴片材料220粘贴于基板100,图2中电子零件200A、200B仅设置于基板100的第一侧,但不限于本实施例,也可以在基板100的两侧均设有电子零件200A、200B,电子零件200A、200B具有零件引脚210,电子零件200A、200B上的零件引脚210朝向基板100,电子零件200A、200B可以与基板100第一侧的电路图案110A或基板100第二侧的电路图案110B电连接、或不连接。其中,电子零件200A、200B包括但不限于芯片、裸片、电子元件、电子器件,图2所示电子零件200A与电子零件200B的高度不一样。
如图3所示,将具有电路图案110A、110B和电子零件200A、200B的基板100置于模具101内,模具101内设有支撑柱102,支撑柱102抵靠支撑基板100,基板100两侧与模具101之间的间隙供热塑性材料注入,支撑柱102抵靠基板100的第一侧、第二侧,为基板100提供支撑,避免基板100在注塑成型中发生位移,提高封装层300的成型质量。
如图4所示,将热塑性材料注入模具101,热塑性材料包裹基板100的两侧,将热塑性材料在模具101内成型为基板100两侧的封装层300。优选的,对模具101内未成型的热塑性材料加压,未成型的热塑性材料具有流动性,加压可以使未成型的热塑性材料流动覆盖基板100、电路图案110A、100B和电子零件200A、200B上的缝隙和沟壑,避免封装时产生空洞,并且过孔120连通基板100两侧的热塑性材料,热塑性材料充满过孔120。
如图5所示,热塑性材料固化于基板100两侧构成封装层300,将基板100、电路图案110A、100B和电子零件200A、200B包封在内。固化后,封装层300的部分穿过过孔120,基板100两侧的封装层300通过过孔120相连接,使基板100两侧的封装层300连接成一个整体,基板100两侧的封装层300被穿过过孔120的那部分封装层300牵拉从而夹住基板100,使两侧封装层300被固定在基板100上。
采用热塑性材料代替传统的热固性材料进行扇出及封装,电子性能的损耗小,速度更快,特别是高频器件损耗小,例如应用于5G,车载安全的24GHz和77GHz传感器,60GHz高频无线HDMI等环境。本实施例中热塑性材料为LCP。
制作封装层300后,电路图案110A、110B和电子零件200A、200B被封装层300遮挡,需要重新打开外连孔140、互连孔130。
电路图案110A需要进行外连接时被封装层300遮挡,如图6所示,在基板100第一侧的封装层300制作外连孔140,外连孔140在封装层300设有开口,如图7所示,通过外连孔140的开口在外连孔140内制作外引脚400,外引脚400与电路图案110A电连接。又如图6所示,电子零件200A、200B位于基板100的第一侧,但是需要从基板100的第二侧对电子零件200A、200B或电路图案110A进行外连接时,电路图案110A或者电子零件200A、200B被基板100和封装层300遮挡。于是,在封装层300和基板100上制作外连孔140,外连孔140在第二侧的封装层300设有开口,将电子零件200A、200B的零件引脚210暴露出来,用于外连接。如图7所示,通过外连孔140的开口在外连孔140内制作外引脚400,外引脚400与电子零件200A、200B的零件引脚210电连接。其中外引脚400可以收纳在外连孔140的空间内,或者外引脚400伸出外连孔140。
另一方面,如图6、7所示,电子零件200A、200B设有用于连线的零件引脚210,电子零件200A、200B设置于基板100的第一侧,零件引脚210朝向基板100,在基板100和封装层300上制作互连孔130A、130B,互连孔130A、130B在第二侧的封装层300表面设有开口,互连孔130A、130B穿过封装层300和基板100将零件引脚210暴露出来,并且互连孔130A、130B将电子零件200A、200B的零件引脚210与电路图案110A、110B对接,通过互连孔130A、130B的开口在互连孔130A、130B内制作互连层410A、410B,使电子零件200A与第一侧的电路图案110A通过互连层410A电连接、电子零件200B与第二侧的电路图案110B通过互连层410B电连接,其中互连层410A、410B可以采用导电材料或半导体材料通过沉积生长、电镀、焊接等工艺制成。
传统的热塑性材料封装工艺是配合传统的倒装扇出工艺使用的,如果将其替换为本发明的封装方法,极易产生两种工艺不兼容,不能完成扇出与封装。因此优选地,采用本发明中设置互连孔130的方式来实现电子零件200A、200B与电路图案110A、110B的互连接,可以很好地兼容本发明中采用热塑性材料的封装工艺。
本实施例中,采用FPC基板100,所获得的封装产品(基板100、电路图案110A、110B、电子零件200A、200B、以及封装层300构成的整体)整体为柔性可弯曲的。
实施例二
实施例二与实施例一的区别在于:
对电子零件200A、200B进行减薄后再封装。
如图8所示,在基板100的两侧制作电路图案110A、110B,在基板100上制作过孔120、外连孔140和互连孔130A、130B。
如图9所示,将电子零件200A、200B通过贴片材料220粘贴于基板100,
如图10所示,电子零件200A、200B贴装于基板100上后,此时电子零件200A、200B相对基板100的位置固定,采用磨削、切削或其他方法减薄电子零件200A、200B的厚度(厚度是指电子零件相对于基板凸起的高度),再制作封装层300。减薄电子零件200A、200B的厚度后,可以采用磨削、切削、研磨、钻、化学蚀刻、物理蚀刻等或其他方法减薄电子零件200A、200B的厚度,封装层300的厚度可以减小,最终封装好的基板100、电路图案110A、110B、电子零件200A、200B、和封装层300构成的整体的厚度可以大幅减小。在将电子零件200A、200B安装于基板100后再将电子零件200A、200B减薄,可以只保留电子零件200A、200B所需的那一部分,将多余的部分削去,不必考虑转移电子零件200A、200B时需要的机械强度,可以将电子零件200A、200B的厚度降到最低。
如图11所示,将具有电路图案110A、110B和电子零件200A、200B的基板100置于模具101内,基板100两侧与模具101之间的间隙供热塑性材料注入。模具内设有定型凸,所述定型凸用于在封装层内成型外连孔140(本实施例中仅图示成型外连孔,但不限于此,定型凸可以用于成型互连孔或其他需要在封装层内成型的结构)。将热塑性材料注入模具101,热塑性材料包裹基板100的两侧,将热塑性材料在模具101内成型为基板100两侧的封装层300。
如图12所示,热塑性材料固化于基板100两侧构成封装层300,将基板100、电路图案110A、100B和电子零件200A、200B包封在内。由于定型部103挤占封装层300的部分空间,将基板100与模具101分离后,原来定型部103所占的空间成为封装层300上的外连孔310。
如图13所示,制作封装层300后,电路图案110A、110B和电子零件200A、200B被封装层300遮挡,需要重新打开外连孔140、互连孔130。
如图13所示,在基板100第一侧的封装层300制作外连孔140,外连孔140在封装层300设有开口,如图14所示,通过外连孔140的开口在外连孔140内制作外引脚400,外引脚400与电路图案110A电连接。
又如图13所示,在封装层300和基板100上制作外连孔140,外连孔140在第二侧的封装层300设有开口,将电子零件200A、200B的零件引脚210暴露出来,用于外连接。如图14所示,通过外连孔140的开口在外连孔140内制作外引脚400,外引脚400与电子零件200A、200B的零件引脚210电连接。不实施例中,基板100的第一侧的外引脚400是BGA。
另一方面,如图13、14所示,在基板100和封装层300上制作互连孔130A、130B,互连孔130A、130B在第二侧的封装层300表面设有开口,互连孔130A、130B穿过封装层300和基板100将零件引脚210暴露出来,并且互连孔130A、130B将电子零件200A、200B的零件引脚210与电路图案110A、110B对接,通过互连孔130A、130B的开口在互连孔130A、130B内制作互连层410A、410B,使电子零件200A与第一侧的电路图案110A通过互连层410A电连接、电子零件200B与第二侧的电路图案110B通过互连层410B电连接,其中互连层410A、410B可以采用导电材料或半导体材料通过沉积生长、电镀、焊接等工艺制成。
以上实施例的各技术特征可以进行任意的组合,为使描述简洁,未对上述实施例中的各个技术特征所有可能的组合都进行描述,然而,只要这些技术特征的组合不存在矛盾,都应当认为是本说明书记载的范围。
以上实施例仅表达了本发明的几种实施方式,其描述较为具体和详细,但并不能因此而理解为对发明专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干变形和改进,这些都属于本发明的保护范围。因此,本发明专利的保护范围应以所附权利要求为准。

Claims (14)

1.一种扇出封装方法,其特征在于,包括:
在基板的一侧或两侧制作电路图案,将电子零件安装于所述基板的一侧或两侧,在基板的两侧制作封装层,所述基板的两侧的所述封装层将所述基板、所述电路图案、和所述电子零件包封在内,所述封装层为热塑性材料制成;
其中,所述基板设有过孔,所述过孔将所述基板的两侧连通,在基板的两侧制作封装层时,所述封装层的部分穿过所述过孔,所述基板的两侧的所述封装层通过所述过孔相连接,
其中,在所述基板和所述封装层上制作互连孔,所述互连孔在所述封装层的表面设有开口,所述互连孔将芯片及所述电路图案对接,通过所述互连孔的开口在所述互连孔内制作互连层,所述芯片与所述电路图案通过所述互连层电连接。
2.根据权利要求1所述的扇出封装方法,其特征在于,在将所述电子零件安装于所述基板上后,减薄所述电子零件的厚度,再制作所述封装层。
3.根据权利要求1所述的扇出封装方法,其特征在于,在封装层上制作外连孔,所述外连孔与所述电路图案对接、或者所述外连孔与所述电子零件对接,所述外连孔在所述封装层的表面设有开口。
4.根据权利要求3所述的扇出封装方法,其特征在于,通过所述外连孔的开口在所述外连孔内制作外引脚,所述外引脚与所述电路图案电连接、或者所述外引脚与所述电子零件电连接,所述外引脚为BGA或LGA。
5.根据权利要求1所述的扇出封装方法,其特征在于,将具有电路图案和电子零件的基板置于模具内,将热塑性材料注入所述模具,所述热塑性材料包裹所述基板的两侧,将所述热塑性材料在所述模具内成型为所述基板的两侧的所述封装层。
6.根据权利要求5所述的扇出封装方法,其特征在于,所述模具内设有支撑柱,所述支撑柱抵靠支撑所述基板,所述基板的两侧与所述模具之间的间隙供所述热塑性材料注入。
7.根据权利要求5所述的扇出封装方法,其特征在于,对所述模具内未成型的热塑性材料加压力P;其中,1.1个大气压≤P≤10个大气压。
8.根据权利要求1至7任一项所述的扇出封装方法,其特征在于,所述基板、所述电路图案、所述电子零件、以及所述封装层构成的整体为柔性可弯曲的。
9.根据权利要求1至7任一项所述的扇出封装方法,其特征在于,所述热塑性材料为LCP。
10.一种扇出封装板,其特征在于,包括基板、以及热塑性材料制成的封装层;
所述基板的一侧设有电路图案或电子零件,所述基板和所述封装层将所述电路图案或所述电子零件包封;或者,所述基板设有电路图案或电子零件,所述基板的两侧均有封装层,所述基板的两侧的封装层将所述基板、所述电路图案、和所述电子零件包封;
其中,所述基板设有过孔,所述基板的两侧的所述封装层的部分穿过所述过孔,所述基板的两侧的所述封装层通过所述过孔相连接,
其中,在所述基板和所述封装层上设有互连孔,所述互连孔在所述封装层的表面设有开口,所述互连孔与芯片及所述电路图案对接,所述互连孔内设有互连层,所述芯片通过所述互连层与所述电路图案电连接。
11.根据权利要求10所述的扇出封装板,其特征在于,所述封装层上设有外连孔,所述外连孔与所述电路图案或所述电子零件对接,所述外连孔在所述封装层的表面设有开口。
12.根据权利要求11所述的扇出封装板,其特征在于,所述外连孔内设有外引脚,所述外引脚与所述电路图案电连接、或者所述外引脚与所述电子零件电连接,所述外引脚为BGA或LGA。
13.根据权利要求10至12任一项所述的扇出封装板,其特征在于,在封装层上制作外连孔,所述外连孔与所述电路图案对接、或者所述外连孔与所述电子零件对接,所述外连孔在所述封装层的表面设有开口。
14.根据权利要求10至12任一项所述的扇出封装板,其特征在于,所述基板、所述电路图案、所述电子零件、以及所述封装层构成的整体为柔性可弯曲的。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110416139B (zh) * 2019-09-11 2021-08-31 京东方科技集团股份有限公司 一种转移载板、其制作方法及发光二极管芯片的转移方法
US11557706B2 (en) * 2020-09-30 2023-01-17 Ford Global Technologies, Llc Additive manufacturing of electrical circuits
CN113078070A (zh) * 2021-03-30 2021-07-06 无锡闻泰信息技术有限公司 器件塑封方法
CN115910821B (zh) * 2023-03-10 2023-06-09 广东省科学院半导体研究所 芯片粒精细互连封装结构及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1820360A (zh) * 2003-08-29 2006-08-16 株式会社瑞萨科技 半导体器件的制造方法
KR20120051992A (ko) * 2010-11-15 2012-05-23 삼성전기주식회사 방열 기판 및 그 제조 방법, 그리고 상기 방열 기판을 구비하는 패키지 구조체
CN102610533A (zh) * 2011-01-20 2012-07-25 群成科技股份有限公司 注射封胶系统及其方法
CN102768962A (zh) * 2011-01-24 2012-11-07 美国博通公司 一种集成电路封装及其组装方法
KR20140060994A (ko) * 2012-11-13 2014-05-21 엘지이노텍 주식회사 칩 패키지용 기판 및 그 제조방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6486554B2 (en) 2001-03-30 2002-11-26 International Business Machines Corporation Molded body for PBGA and chip-scale packages
TW486793B (en) 2001-05-29 2002-05-11 Siliconware Precision Industries Co Ltd Packaging method for preventing a low viscosity encapsulant from flashing
TWI256092B (en) 2004-12-02 2006-06-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabrication method thereof
JP2007235004A (ja) * 2006-03-03 2007-09-13 Mitsubishi Electric Corp 半導体装置
CN101630707A (zh) * 2008-07-15 2010-01-20 先进开发光电股份有限公司 光电元件的制造方法及其封装结构
US8350381B2 (en) * 2010-04-01 2013-01-08 Infineon Technologies Ag Device and method for manufacturing a device
US9818714B2 (en) * 2011-09-02 2017-11-14 Lg Innotek Co., Ltd. Method of manufacturing substrate for chip packages and method of manufacturing chip package
EP2735440B1 (en) * 2012-07-12 2018-03-07 Inoac Corporation Method for producing a carbon fiber-reinforced composite material
KR101616625B1 (ko) * 2014-07-30 2016-04-28 삼성전기주식회사 반도체 패키지 및 그 제조방법
US9331030B1 (en) * 2014-12-15 2016-05-03 Industrial Technology Research Institute Integrated antenna package and manufacturing method thereof
KR101982040B1 (ko) * 2016-06-21 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지
US10121722B1 (en) * 2017-09-30 2018-11-06 Intel Corporation Architecture material and process to improve thermal performance of the embedded die package
US20190326257A1 (en) * 2018-04-24 2019-10-24 Rahul Agarwal High density fan-out packaging

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1820360A (zh) * 2003-08-29 2006-08-16 株式会社瑞萨科技 半导体器件的制造方法
KR20120051992A (ko) * 2010-11-15 2012-05-23 삼성전기주식회사 방열 기판 및 그 제조 방법, 그리고 상기 방열 기판을 구비하는 패키지 구조체
CN102610533A (zh) * 2011-01-20 2012-07-25 群成科技股份有限公司 注射封胶系统及其方法
CN102768962A (zh) * 2011-01-24 2012-11-07 美国博通公司 一种集成电路封装及其组装方法
KR20140060994A (ko) * 2012-11-13 2014-05-21 엘지이노텍 주식회사 칩 패키지용 기판 및 그 제조방법

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