CN112379717A - 一种全mos管的基准参考电路 - Google Patents

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Abstract

本发明请求保护一种全MOS管的基准参考电路，包括启动电路、基准参考核心电路及电源抑制比提升电路等。本发明采用负反馈技术的电压调整器结构的电源抑制比提升电路为基准参考核心电路提供工作电源电压而不是外部电源VDD电压来提高基准参考电路输出电压的电源抑制比，基准参考核心电路采用MOS管阈值电压补偿技术来获得温度补偿的高性能参考电压，PMOS管MD1、PMOS管MD2、PMOS管MD3、PMOS管MD4及PMOS管MD5等均采用栅极与源极结构来补偿高温区的基准参考电路的漏电电流，从而实现一种全MOS管的基准参考电路。

Description

一种全MOS管的基准参考电路
技术领域
本发明属于微电子技术领域，具体涉及一种全MOS管的基准参考电路。
背景技术
基准参考电路作为集成电路系统的基础模块，其性能会影响集成电路系统的整体性能。图1为一种传统的基准参考电路结构，PMOS管M1、PMOS管M2与PMOS管M3完全相同，PNP型三极管Q1与PNP型三极管Q3完全相同，PNP型三极管Q2的发射极面积是PNP型三极管Q1的M倍，电阻R1与电阻R2采用相同材料，则参考电路的输出电压VREF为
Figure BDA0002796084930000011
其中，q是电子电荷量，k是玻尔兹曼常数，T是绝对温度，VEB1是PNP型三极管Q1的发射极-基极电压，R1是电阻R1的阻抗，R2是电阻R2的阻抗。通过优化电阻相关参数可在一定温度范围内获得低温漂的参考电压VREF。
图1所示的传统基准参考电路采用了PNP型三极管以及电阻，其将占用较大的芯片物理面积，且电路的工作电源电压为外部电源VDD的电压，使得基准参考电路的输出参考电压具有较低的电源抑制比，从而制约了基准参考电路在高性能系统中的应用。
发明内容
本发明旨在解决以上现有技术的问题。提出了一种全MOS管的基准参考电路。本发明的技术方案如下：
一种全MOS管的基准参考电路，其包括：启动电路、基准参考核心电路及电源抑制比提升电路，其中所述基准参考核心电路的信号输出端分别接所述启动电路的信号输入端以及所述电源抑制比提升电路的信号输入端，电源抑制比提升电路的信号输出端接所述基准参考核心电路的信号输入端，所述启动电路的信号输入端分别接所述基准参考核心电路的信号输入端以及所述电源抑制比提升电路的信号输入端；所述启动电路为所述基准参考核心电路以及所述电源抑制比提升电路提供启动信号，所述基准参考核心电路用于产生基准参考电压VREF，所述电源抑制比提升电路为所述基准参考核心电路提供工作电源电压进而产生高电源抑制比的基准参考电压VREF。
进一步的，所述启动电路包括：PMOS管Ms1、PMOS管Ms2、PMOS管Ms3、PMOS管Ms4、NMOS管Ms5、NMOS管Ms6、NMOS管Ms7以及NMOS管Ms8，其中PMOS管Ms1的源极分别与PMOS管Ms2的源极以及外部电源VDD相连，PMOS管Ms2的栅极分别与PMOS管Ms1的漏极、NMOS管Ms5的漏极以及PMOS管MS4的栅极相连，PMOS管Ms2的漏极与PMOS管Ms3的源极相连，PMOS管Ms3的栅极分别与PMOS管Ms3的漏极以及PMOS管Ms4的源极相连，PMOS管Ms4的漏极分别与PMOS管Ms1的栅极、NMOS管Ms5的栅极、NMOS管Ms6的漏极、NMOS管Ms7的栅极以及NMOS管Ms8的栅极相连，NMOS管Ms6的源极分别与NMOS管Ms5的源极、NMOS管Ms7的源极、NMOS管Ms8的源极以及外部地GND相连。
进一步的，所述基准参考核心电路包括：PMOS管MD1、PMOS管MD2、PMOS管MD3、PMOS管MD4、PMOS管M5、PMOS管M6、PMOS管M7、PMOS管M8、NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4、NMOS管M9以及NMOS管M10，其中PMOS管MD1的源极分别与PMOS管MD1的栅极、PMOS管M5的源极、PMOS管MD2的源极、PMOS管MD2的栅极、PMOS管M7的源极、PMOS管M6的源极、PMOS管MD3的源极、PMOS管MD3的栅极、PMOS管M8的源极、PMOS管MD4的源极、PMOS管MD4的栅极、PMOS管MD5的漏极、PMOS管M11的漏极、PMOS管M13的源极、NMOS管M14的漏极以及NMOS管M14的栅极相连，PMOS管MD1的漏极分别与NMOS管Ms8的漏极、PMOS管M5的栅极、PMOS管M5的漏极、PMOS管M6的栅极以及NMOS管M1的漏极相连，PMOS管MD2的漏极分别与PMOS管M7的栅极、PMOS管M7的漏极以及NMOS管M4的漏极相连，NMOS管M4的源极分别与NMOS管Ms6的栅极、NMOS管M1的栅极、NMOS管M2的漏极、NMOS管M2的栅极、NMOS管M9的栅极、NMOS管M15的栅极以及NMOS管M17的栅极相连，NMOS管M1的源极分别与NMOS管M2的源极、NMOS管M3的源极、NMOS管M10的源极以及外部地GND相连，PMOS管M6的漏极分别与NMOS管MD3的漏极、NMOS管M4的栅极、NMOS管M3的栅极、NMOS管M3的漏极以及PMOS管M13的栅极相连，PMOS管M8的栅极分别与PMOS管M8的漏极、PMOS管MD4的漏极以及NMOS管M9的漏极相连，NMOS管M9的源极分别与NMOS管M10的漏极、NMOS管M10的栅极以及基准参考电路输出端VREF相连。
进一步的，所述基准参考核心电路中，PMOS管MD1、PMOS管MD2、PMOS管MD3以及PMOS管MD4均采用栅极与源极连接，在高温区域补偿基准参考电路的漏电电流，NMOS管M1、NMOS管M3、PMOS管M5及PMOS管M6均工作在饱和区，PMOS管M6的沟道宽长比是PMOS管M5的β1倍，则NMOS管M3的栅源电压VGS3可表示为
Figure BDA0002796084930000031
式中，(W/L)1为NMOS管M1的沟道宽长比，VGS1为NMOS管M1的栅源电压，VTH1为NMOS管M1的阈值电压，(W/L)3为NMOS管M3的沟道宽长比，VTH3为NMOS管M3的阈值电压；PMOS管M7采用二极管连接确保NMOS管M2与NMOS管M4均工作在饱和区，则NMOS管M3的栅源电压VGS3又可表示为
Figure BDA0002796084930000032
式中，(W/L)2为NMOS管M2的沟道宽长比，(W/L)4为NMOS管M4的沟道宽长比，VTH4为NMOS管M4的阈值电压，VTH2为NMOS管M2的阈值电压，由式(1)与式(2)，NMOS管M1的栅源电压VGS1为
Figure BDA0002796084930000041
NMOS管M9与NMOS管M10具有相同的沟道宽长比且均工作在亚阈值区，则NMOS管M9与NMOS管M10具有相同的栅源电压，因而基准参考电路输出端VREF的电压VREF为
Figure BDA0002796084930000042
即为
Figure BDA0002796084930000043
同时，NMOS管的阈值电压VTH与绝对温度T有VTH＝VTH(T0)+βTH(T-T0)，式中，VTH(T0)为NMOS管在参考温度T0处的阈值电压，βTH为NMOS管阈值电压的温度系数；因而，在参考温度T0处通过优化PMOS管M5、PMOS管M6、NMOS管M1、NMOS管M2、NMOS管M3以及NMOS管M4等沟道宽长比能获得
Figure BDA0002796084930000044
从而电压VREF为低温漂的参考电压。
进一步的，所述电源抑制比提升电路包括：PMOS管MD5、PMOS管M11、PMOS管M12、PMOS管M13、NMOS管M14、NMOS管M15、NMOS管M16以及NMOS管M17，其中PMOS管MD5的源极分别与PMOS管MD5的栅极、PMOS管M11的源极、PMOS管M12的源极以及外部电源VDD相连，PMOS管M13的漏极分别与NMOS管M15的漏极以及NMOS管M16的栅极相连，NMOS管M15的源极分别与NMOS管M16的源极、NMOS管M17的源极以及外部地GND相连，NMOS管M14的源极与NMOS管M16的漏极相连，PMOS管M11的栅极分别与NMOS管Ms7的漏极、PMOS管M12的栅极、PMOS管M12的漏极以及NMOS管M17的漏极相连。
进一步的，所述电源抑制比提升电路中，PMOS管MD5的栅极与源极短接以补偿电源抑制比提升电路在高温区的漏电电流，PMOS管M11、PMOS管M12、PMOS管M13、NMOS管M14、NMOS管M15、NMOS管M16以及NMOS管M17均工作在饱和区，PMOS管M11的沟道宽长比为PMOS管M12的K倍进而确保PMOS管M11能够为所述基准参考核心电路提供足够的工作电流，则所述基准参考核心电路的工作电源为PMOS管M11的漏极电压，即电源抑制比提升电路的输出电压而不是外部电源VDD的电压，同时PMOS管M11、PMOS管M12、PMOS管M13、NMOS管M14、NMOS管M15、NMOS管M16以及NMOS管M17构成的电路与所述基准参考核心电路构成负反馈系统，当PMOS管M11的漏极电位增加，所述基准参考核心电路中NMOS管M2漏极的电压变化量及NMOS管M3漏极的电压变化量分别被NMOS管M15及PMOS管M13监测并放大，该放大信号输入到NMOS管M16的栅极使得NMOS管M16的漏极信号馈通至PMOS管M11漏极从而抑制PMOS管M11漏极电压变化，进而提高基准参考电路的电源抑制比。
本发明的优点及有益效果如下：
本发明通过提供一种全MOS管的基准参考电路，PMOS管MD1、PMOS管MD2、PMOS管MD3、PMOS管MD4及PMOS管MD5等均采用栅极与源极结构来补偿高温区的基准参考电路的漏电电流，电源抑制比提升电路采用负反馈技术的电压调整器结构并与基准参考核心电路构成负反馈系统，从而抑制电源抑制比提升电路中PMOS管M11的漏极电压波动，同时PMOS管M11的漏极电压为基准参考核心电路的工作电源电压而不是外部电源VDD电压，进而提高基准参考电路输出电压的电源抑制比，针对传统基准参考电路采用了PNP型三极管以及电阻消耗较大的芯片物理面积问题，基准参考核心电路采用MOS管阈值电压补偿技术来获得温度补偿的参考电压，从而获得高性能的基准参考电压VREF。
附图说明
图1是本发明传统带隙基准电路原理图；
图2为本发明提供优选实施例的一种全MOS管的基准参考电路原理图；
图3为本发明提供优选实施例的一种全MOS管的基准参考电路输出电压的温度特性仿真图；
图4为本发明提供优选实施例的一种全MOS管的基准参考电路输出电压的电源抑制比特性仿真图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、详细地描述。所描述的实施例仅仅是本发明的一部分实施例。
本发明解决上述技术问题的技术方案是：
本申请实施例中电源抑制比提升电路采用负反馈技术的电压调整器结构为基准参考核心电路提供工作电源电压而不是外部电源VDD电压来提高基准参考电路输出电压的电源抑制比，基准参考核心电路采用MOS管阈值电压补偿技术来获得温度补偿的参考电压，从而获得高性能的基准参考电压VREF。
为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式，对上述技术方案进行详细说明。
实施例
一种全MOS管的基准参考电路，如图2所示，包括启动电路1、基准参考核心电路2、电源抑制比提升电路3；
其中，所述基准参考核心电路2的信号输出端分别接所述启动电路1的信号输入端以及所述电源抑制比提升电路3的信号输入端，电源抑制比提升电路3的信号输出端接所述基准参考核心电路2的信号输入端，所述启动电路1的信号输入端分别接所述基准参考核心电路2的信号输入端以及所述电源抑制比提升电路3的信号输入端；所述启动电路1为所述基准参考核心电路2以及所述电源抑制比提升电路3提供启动信号，所述电源抑制比提升电路3为所述基准参考核心电路2提供工作电源电压，所述基准参考核心电路2产生基准参考电压。
启动电路1只在基准参考电路上电时发挥作用，当基准参考电路启动完成后，启动电路停止工作，避免了启动电路对后面电路的影响。
作为一种优选的技术方案，如图2所示，所述启动电路1包括：PMOS管Ms1、PMOS管Ms2、PMOS管Ms3、PMOS管Ms4、NMOS管Ms5、NMOS管Ms6、NMOS管Ms7以及NMOS管Ms8，其中PMOS管Ms1的源极分别与PMOS管Ms2的源极以及外部电源VDD相连，PMOS管Ms2的栅极分别与PMOS管Ms1的漏极、NMOS管Ms5的漏极以及PMOS管MS4的栅极相连，PMOS管Ms2的漏极与PMOS管Ms3的源极相连，PMOS管Ms3的栅极分别与PMOS管Ms3的漏极以及PMOS管Ms4的源极相连，PMOS管Ms4的漏极分别与PMOS管Ms1的栅极、NMOS管Ms5的栅极、NMOS管Ms6的漏极、NMOS管Ms7的栅极以及NMOS管Ms8的栅极相连，NMOS管Ms6的源极分别与NMOS管Ms5的源极、NMOS管Ms7的源极、NMOS管Ms8的源极以及外部地GND相连；
所述基准参考核心电路2包括：PMOS管MD1、PMOS管MD2、PMOS管MD3、PMOS管MD4、PMOS管M5、PMOS管M6、PMOS管M7、PMOS管M8、NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4、NMOS管M9以及NMOS管M10，其中PMOS管MD1的源极分别与PMOS管MD1的栅极、PMOS管M5的源极、PMOS管MD2的源极、PMOS管MD2的栅极、PMOS管M7的源极、PMOS管M6的源极、PMOS管MD3的源极、PMOS管MD3的栅极、PMOS管M8的源极、PMOS管MD4的源极、PMOS管MD4的栅极、PMOS管MD5的漏极、PMOS管M11的漏极、PMOS管M13的源极、NMOS管M14的漏极以及NMOS管M14的栅极相连，PMOS管MD1的漏极分别与NMOS管Ms8的漏极、PMOS管M5的栅极、PMOS管M5的漏极、PMOS管M6的栅极以及NMOS管M1的漏极相连，PMOS管MD2的漏极分别与PMOS管M7的栅极、PMOS管M7的漏极以及NMOS管M4的漏极相连，NMOS管M4的源极分别与NMOS管Ms6的栅极、NMOS管M1的栅极、NMOS管M2的漏极、NMOS管M2的栅极、NMOS管M9的栅极、NMOS管M15的栅极以及NMOS管M17的栅极相连，NMOS管M1的源极分别与NMOS管M2的源极、NMOS管M3的源极、NMOS管M10的源极以及外部地GND相连，PMOS管M6的漏极分别与NMOS管MD3的漏极、NMOS管M4的栅极、NMOS管M3的栅极、NMOS管M3的漏极以及PMOS管M13的栅极相连，PMOS管M8的栅极分别与PMOS管M8的漏极、PMOS管MD4的漏极以及NMOS管M9的漏极相连，NMOS管M9的源极分别与NMOS管M10的漏极、NMOS管M10的栅极以及基准参考电路输出端VREF相连；
所述电源抑制比提升电路3包括：PMOS管MD5、PMOS管M11、PMOS管M12、PMOS管M13、NMOS管M14、NMOS管M15、NMOS管M16以及NMOS管M17，其中PMOS管MD5的源极分别与PMOS管MD5的栅极、PMOS管M11的源极、PMOS管M12的源极以及外部电源VDD相连，PMOS管M13的漏极分别与NMOS管M15的漏极以及NMOS管M16的栅极相连，NMOS管M15的源极分别与NMOS管M16的源极、NMOS管M17的源极以及外部地GND相连，NMOS管M14的源极与NMOS管M16的漏极相连，PMOS管M11的栅极分别与NMOS管Ms7的漏极、PMOS管M12的栅极、PMOS管M12的漏极以及NMOS管M17的漏极相连。
所述基准参考核心电路2中，NMOS管M1与NMOS管M3均工作在饱和区，则NMOS管M1的漏极电流I1与NMOS管M3的漏极电流I3有
Figure BDA0002796084930000081
Figure BDA0002796084930000082
式中，μn为电子迁移率，Cox为单位面积的栅氧化层电容，(W/L)1为NMOS管M1的沟道宽长比，VGS1为NMOS管M1的栅源电压，VTH1为NMOS管M1的阈值电压，(W/L)3为NMOS管M3的沟道宽长比，VGS3为NMOS管M3的栅源电压，VTH3为NMOS管M3的阈值电压；PMOS管M6的沟道宽长比是PMOS管M5的β1倍，则有NMOS管I3＝β1×I1；根据式(1)与式(2)，NMOS管M3的栅源电压VGS3可表示为
Figure BDA0002796084930000091
PMOS管M7采用二极管连接确保NMOS管M2与NMOS管M4均工作在饱和区，NMOS管M2的漏极电流I2与NMOS管M4的漏极电流I4有I2＝I4，则NMOS管M3的栅源电压VGS3又可表示为
Figure BDA0002796084930000092
式中，(W/L)2为NMOS管M2的沟道宽长比，(W/L)4为NMOS管M4的沟道宽长比，VTH4为NMOS管M4的阈值电压，VTH2为NMOS管M2的阈值电压；由式(3)与式(4)，NMOS管M1的栅源电压VGS1有
Figure BDA0002796084930000093
NMOS管M9与NMOS管M10具有相同的沟道宽长比且均工作在亚阈值区，则NMOS管M9与NMOS管M10具有相同的栅源电压，因而基准参考电路输出端VREF的电压VREF为
Figure BDA0002796084930000094
同时，NMOS管的阈值电压VTH与绝对温度T有
VTH＝VTH(T0)+βTH(T-T0) (7)
式中，VTH(T0)为NMOS管在参考温度T0处的阈值电压，βTH为NMOS管阈值电压的温度系数；由式(6)与式(7)可知，在参考温度T0处通过优化PMOS管M5、PMOS管M6、NMOS管M1、NMOS管M2、NMOS管M3以及NMOS管M4等沟道宽长比能获得
Figure BDA0002796084930000101
从而电压VREF为低温漂的参考电压；PMOS管MD1、PMOS管MD2、PMOS管MD3以及PMOS管MD4均采用栅极与源极连接，其在高温区域补偿基准参考电路的漏电电流。
所述电源抑制比提升电路3中，PMOS管MD5的栅极与源极短接以补偿电源抑制比提升电路3在高温区的漏电电流，PMOS管M11、PMOS管M12、PMOS管M13、NMOS管M14、NMOS管M15、NMOS管M16以及NMOS管M17均工作在饱和区，PMOS管M11的沟道宽长比为PMOS管M12的K倍进而确保PMOS管M11能够为所述基准参考核心电路2提供足够的工作电流，则所述基准参考核心电路2的工作电源为PMOS管M11的漏极电压(即所述电源抑制比提升电路3的输出电压)而不是外部电源VDD的电压，同时PMOS管M11、PMOS管M12、PMOS管M13、NMOS管M14、NMOS管M15、NMOS管M16以及NMOS管M17构成的电路与所述基准参考核心电路2构成负反馈系统，当PMOS管M11的漏极电位增加，所述基准参考核心电路2中NMOS管M2漏极的电压变化量及NMOS管M3漏极的电压变化量分别被NMOS管M15及PMOS管M13监测并放大，该放大信号输入到NMOS管M16的栅极使得NMOS管M16的漏极信号馈通至PMOS管M11漏极从而抑制PMOS管M11漏极电压变化，进而提高基准参考电路的电源抑制比(Power Supply Rejection Ratio，PSRR)。
图3为本发明的全MOS管的基准参考电路的输出电压VREF的温度特性仿真曲线，其中横坐标为温度，纵坐标为基准参考电路的输出电压。仿真结果显示，在-40℃～125℃的温度范围内，全MOS管的基准参考电路的输出电压VREF的温度系数仅为9.79ppm/℃。
图4为本发明的全MOS管的基准参考电路的输出电压VREF的PSRR仿真曲线，其中横坐标为频率，纵坐标为带隙基准电路输出电压的PSRR。仿真结果表明，本发明的全MOS管的基准参考电路的输出电压在1Hz、10Hz、1kHz分别获得-108.9dB、-105.9dB、-69.1dB的PSRR。
本申请的上述实施例中，一种全MOS管的基准参考电路，包括启动电路、基准参考核心电路以及电源抑制比提升电路。本申请实施例电源抑制比提升电路采用负反馈技术的电压调整器结构为基准参考核心电路提供工作电源电压来提高基准参考电路输出电压的电源抑制比，基准参考核心电路采用MOS管阈值电压补偿技术来获得高性能的参考电压。
以上这些实施例应理解为仅用于说明本发明而不用于限制本发明的保护范围。在阅读了本发明的记载的内容之后，技术人员可以对本发明作各种改动或修改，这些等效变化和修饰同样落入本发明权利要求所限定的范围。

Claims (7)

1.一种全MOS管的基准参考电路，其特征在于，包括：启动电路(1)、基准参考核心电路(2)及电源抑制比提升电路(3)，其中所述基准参考核心电路(2)的信号输出端分别接所述启动电路(1)的信号输入端以及所述电源抑制比提升电路(3)的信号输入端，电源抑制比提升电路(3)的信号输出端接所述基准参考核心电路(2)的信号输入端，所述启动电路(1)的信号输入端分别接所述基准参考核心电路(2)的信号输入端以及所述电源抑制比提升电路(3)的信号输入端；所述启动电路(1)为所述基准参考核心电路(2)以及所述电源抑制比提升电路(3)提供启动信号，所述基准参考核心电路(2)用于产生基准参考电压VREF，所述电源抑制比提升电路(3)为所述基准参考核心电路(2)提供工作电源电压进而产生高电源抑制比的基准参考电压VREF。
2.根据权利要求1所述的一种全MOS管的基准参考电路，其特征在于，所述启动电路(1)包括：PMOS管Ms1、PMOS管Ms2、PMOS管Ms3、PMOS管Ms4、NMOS管Ms5、NMOS管Ms6、NMOS管Ms7以及NMOS管Ms8，其中PMOS管Ms1的源极分别与PMOS管Ms2的源极以及外部电源VDD相连，PMOS管Ms2的栅极分别与PMOS管Ms1的漏极、NMOS管Ms5的漏极以及PMOS管MS4的栅极相连，PMOS管Ms2的漏极与PMOS管Ms3的源极相连，PMOS管Ms3的栅极分别与PMOS管Ms3的漏极以及PMOS管Ms4的源极相连，PMOS管Ms4的漏极分别与PMOS管Ms1的栅极、NMOS管Ms5的栅极、NMOS管Ms6的漏极、NMOS管Ms7的栅极以及NMOS管Ms8的栅极相连，NMOS管Ms6的源极分别与NMOS管Ms5的源极、NMOS管Ms7的源极、NMOS管Ms8的源极以及外部地GND相连。
3.根据权利要求1所述的一种全MOS管的基准参考电路，其特征在于，所述基准参考核心电路(2)包括：PMOS管MD1、PMOS管MD2、PMOS管MD3、PMOS管MD4、PMOS管M5、PMOS管M6、PMOS管M7、PMOS管M8、NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4、NMOS管M9以及NMOS管M10，其中PMOS管MD1的源极分别与PMOS管MD1的栅极、PMOS管M5的源极、PMOS管MD2的源极、PMOS管MD2的栅极、PMOS管M7的源极、PMOS管M6的源极、PMOS管MD3的源极、PMOS管MD3的栅极、PMOS管M8的源极、PMOS管MD4的源极、PMOS管MD4的栅极、PMOS管MD5的漏极、PMOS管M11的漏极、PMOS管M13的源极、NMOS管M14的漏极以及NMOS管M14的栅极相连，PMOS管MD1的漏极分别与NMOS管Ms8的漏极、PMOS管M5的栅极、PMOS管M5的漏极、PMOS管M6的栅极以及NMOS管M1的漏极相连，PMOS管MD2的漏极分别与PMOS管M7的栅极、PMOS管M7的漏极以及NMOS管M4的漏极相连，NMOS管M4的源极分别与NMOS管Ms6的栅极、NMOS管M1的栅极、NMOS管M2的漏极、NMOS管M2的栅极、NMOS管M9的栅极、NMOS管M15的栅极以及NMOS管M17的栅极相连，NMOS管M1的源极分别与NMOS管M2的源极、NMOS管M3的源极、NMOS管M10的源极以及外部地GND相连，PMOS管M6的漏极分别与NMOS管MD3的漏极、NMOS管M4的栅极、NMOS管M3的栅极、NMOS管M3的漏极以及PMOS管M13的栅极相连，PMOS管M8的栅极分别与PMOS管M8的漏极、PMOS管MD4的漏极以及NMOS管M9的漏极相连，NMOS管M9的源极分别与NMOS管M10的漏极、NMOS管M10的栅极以及基准参考电路输出端VREF相连。
4.根据权利要求3所述的一种全MOS管的基准参考电路，其特征在于，所述基准参考核心电路(2)中，PMOS管MD1、PMOS管MD2、PMOS管MD3以及PMOS管MD4均采用栅极与源极连接，在高温区域补偿基准参考电路的漏电电流，NMOS管M1、NMOS管M3、PMOS管M5及PMOS管M6均工作在饱和区，PMOS管M6的沟道宽长比是PMOS管M5的β1倍，则NMOS管M3的栅源电压VGS3为
Figure FDA0002796084920000021
其中，VGS1为NMOS管M1的栅源电压，(W/L)1为NMOS管M1的沟道宽长比，(W/L)3为NMOS管M3的沟道宽长比，VTH1为NMOS管M1的阈值电压，VTH3为NMOS管M3的阈值电压；
PMOS管M7采用二极管连接确保NMOS管M2与NMOS管M4均工作在饱和区，则NMOS管M3的栅源电压VGS3又可表示为
Figure FDA0002796084920000031
其中，(W/L)2为NMOS管M2的沟道宽长比，(W/L)4为NMOS管M4的沟道宽长比，VTH2为NMOS管M2的阈值电压，VTH4为NMOS管M4的阈值电压，因而NMOS管M1的栅源电压VGS1为
Figure FDA0002796084920000032
5.根据权利要求3或4所述的一种全MOS管的基准参考电路，其特征在于，所述基准参考核心电路(2)中，NMOS管M9与NMOS管M10具有相同的沟道宽长比且均工作在亚阈值区，则NMOS管M9与NMOS管M10具有相同的栅源电压，因而基准参考电路输出端VREF的电压VREF为
Figure FDA0002796084920000033
同时NMOS管的阈值电压VTH与绝对温度T有VTH＝VTH(T0)+βTH(T-T0)，其中，β1为PMOS管M6与PMOS管M5的沟道宽长比之比，(W/L)1为NMOS管M1的沟道宽长比，(W/L)2为NMOS管M2的沟道宽长比，(W/L)3为NMOS管M3的沟道宽长比，(W/L)4为NMOS管M4的沟道宽长比，VTH1为NMOS管M1的阈值电压，VTH2为NMOS管M2的阈值电压，VTH3为NMOS管M3的阈值电压，VTH4为NMOS管M4的阈值电压，VTH(T0)为NMOS管在参考温度T0处的阈值电压，βTH为NMOS管阈值电压的温度系数；因而，在参考温度T0处通过优化PMOS管M5、PMOS管M6、NMOS管M1、NMOS管M2、NMOS管M3以及NMOS管M4等沟道宽长比能获得
Figure FDA0002796084920000034
从而电压VREF为低温漂的参考电压。
6.根据权利要求1所述的一种全MOS管的基准参考电路，其特征在于，所述电源抑制比提升电路(3)包括：PMOS管MD5、PMOS管M11、PMOS管M12、PMOS管M13、NMOS管M14、NMOS管M15、NMOS管M16以及NMOS管M17，其中PMOS管MD5的源极分别与PMOS管MD5的栅极、PMOS管M11的源极、PMOS管M12的源极以及外部电源VDD相连，PMOS管M13的漏极分别与NMOS管M15的漏极以及NMOS管M16的栅极相连，NMOS管M15的源极分别与NMOS管M16的源极、NMOS管M17的源极以及外部地GND相连，NMOS管M14的源极与NMOS管M16的漏极相连，PMOS管M11的栅极分别与NMOS管Ms7的漏极、PMOS管M12的栅极、PMOS管M12的漏极以及NMOS管M17的漏极相连。
7.根据权利要求5或6所述的一种全MOS管的基准参考电路，其特征在于，所述电源抑制比提升电路(3)中，PMOS管MD5的栅极与源极短接以补偿电源抑制比提升电路(3)在高温区的漏电电流，PMOS管M11、PMOS管M12、PMOS管M13、NMOS管M14、NMOS管M15、NMOS管M16以及NMOS管M17均工作在饱和区，PMOS管M11的沟道宽长比为PMOS管M12的K倍进而确保PMOS管M11能够为所述基准参考核心电路(2)提供足够的工作电流，则所述基准参考核心电路(2)的工作电源为PMOS管M11的漏极电压，即为电源抑制比提升电路(3)的输出电压而不是外部电源VDD的电压，同时PMOS管M11、PMOS管M12、PMOS管M13、NMOS管M14、NMOS管M15、NMOS管M16以及NMOS管M17构成的电路与所述基准参考核心电路(2)构成负反馈系统，当PMOS管M11的漏极电位增加，所述基准参考核心电路(2)中NMOS管M2漏极的电压变化量及NMOS管M3漏极的电压变化量分别被NMOS管M15及PMOS管M13监测并放大，该放大信号输入到NMOS管M16的栅极使得NMOS管M16的漏极信号馈通至PMOS管M11漏极从而抑制PMOS管M11漏极电压变化，进而提高基准参考电路输出电压的电源抑制比。
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