CN112368810A - 氧化物电阻随机存取存储器 - Google Patents

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Abstract

一种半导体结构包括与场效应晶体管(FET)的漏极区共同集成的氧化物ReRAM。氧化物ReRAM具有由接触FET的漏极区的带小面的上表面的尖锥体限定的尖端区域。这种尖端区域增强了氧化物ReRAM的电场，从而有助于控制氧化物ReRAM的导电丝的形成。

Description

氧化物电阻随机存取存储器
技术领域
本申请涉及半导体结构及其形成方法。更具体地说，本申请涉及一种包括与场效应晶体管(FET)的漏极区共同集成的氧化物电阻随机存取存储器(ReRAM)的半导体结构。
背景技术
许多现代电子设备包含电子存储器。电子存储器可以是易失性存储器或非易失性存储器。非易失性存储器在没有电力的情况下保留其存储的数据，而易失性存储器在失去电力时丢失其存储的数据。电阻随机存取存储器(ReRAM或RRAM)由于其简单的结构和其与互补金属氧化物半导体(CMOS)逻辑制造工艺的兼容性而成为下一代非易失性存储器的一种有前途的候选。
对于氧化物ReRAM，需要对电流导电丝电铸。这个过程依赖于随机性，因此氧化物ReRAM的导电丝的位置不能很好地控制。这导致了随着ReRAM单元的按比例缩放和更高的器件可变性而更高的形成电压。此外，氧化物ReRAM通常需要电流控制场效应晶体管来形成1T1R(例如，单晶体管一电阻元件)结构。这使得工艺集成复杂。因此，需要以紧密间隔将FET与氧化物ReRAM共同集成。
发明内容
一种半导体结构包括与场效应晶体管(FET)的漏极区共同集成的氧化物ReRAM。氧化物ReRAM具有由接触FET的漏极区的带小面的(faceted)上表面的尖锥体限定的尖端区域。这种尖端区域增强了氧化物ReRAM的电场，从而有助于控制氧化物ReRAM的电流导电丝的形成。
在本申请的一个方面中，提供了一种半导体结构。在一个实施例中，半导体结构包括与场效应晶体管(FET)共同集成的氧化物电阻随机存取存储器(ReRAM)器件，其中ReRAM器件具有接触FET的漏极区的带小面的上表面的尖端区域。
在本申请的另一方面，提供了一种形成半导体结构的方法。在一个实施例中，该方法包括在半导体衬底的表面上提供牺牲栅极结构，其中第一电介质间隔件和第二电介质间隔件横向围绕牺牲栅极结构。在半导体衬底中以及在栅极结构的相对侧上形成源极区和漏极区。源极区和漏极区具有带小面的侧壁表面。然后在漏极区上进行自限制蚀刻，以便为漏极区提供带小面的上表面，并且形成与漏极区的带小面的上表面接触的氧化物电阻随机存取存储器(ReRAM)器件的元件。
附图说明
图1是本申请的示例性半导体结构在制造的早期阶段期间的横截面图，并且包括位于半导体衬底表面上的多个牺牲栅极结构，其中第一电介质间隔件横向围绕每个牺牲栅极结构。
图2是在半导体衬底中以及在每个牺牲栅极结构的覆盖区(footprint)处形成源极区和漏极区之后图1的示例性半导体结构的横截面图。
图3是在第一电介质间隔件上形成第二电介质间隔件之后，随后形成层间电介质(ILD)材料层的图2的示例性半导体结构的横截面图。
图4是在ILD材料层中形成物理暴露漏极区表面的开口之后图3的示例性半导体结构的横截面图。
图5是在对物理暴露的漏极区执行自限制蚀刻以向漏极区提供带小面的上表面之后图4的示例性半导体结构的横截面图。
图6是在开口中形成电阻转换层和顶部电极材料之后图5的示例性半导体结构的横截面图。
图7是在使电阻转换层和顶部电极材料凹陷之后图6的示例性半导体结构的横截面图。
图8是在用附加的ILD材料填充开口的上部并且用功能栅极结构代替每个牺牲栅极结构之后图7的示例性半导体结构的横截面图。
图9是图8的示例性半导体结构在形成接触结构之后的横截面图。
图10是本申请的另一示例性半导体结构的横截面图，其包括ReRAM器件，该ReRAM器件包括底部电极、电阻转换衬垫和顶部电极。
具体实施方式
现在将通过参考以下讨论和伴随本申请的附图来更详细地描述本申请。注意，本申请的附图仅用于说明性目的，因此附图不是按比例绘制的。还应注意，相同和相应的元件由相同的附图标记表示。
在以下描述中，阐述了许多具体细节，例如特定结构、部件、材料、尺寸、处理步骤和技术，以便提供对本申请的各种实施例的理解。然而，本领域普通技术人员将理解，本申请的各种实施例可以在没有这些具体细节的情况下实践。在其它情况下，为了避免模糊本申请，没有详细描述公知的结构或处理步骤。
应当理解，当将作为层、区域或衬底的元件称为在另一元件““上”或““上方””时，其可以直接在另一元件上，或者也可以存在中间元件。相反，当元件被称为““直接在另一元件上””或““直接在另一元件上方””时，不存在中间元件。还将理解，当元件被称为在另一元件““下方””或““之下””时，它可以直接在另一元件下方或之下，或者可以存在中间元件。相反，当元件被称为““直接在另一元件下方””或““直接在另一元件之下””时，不存在中间元件。
首先参考图1，示出了在制造的早期阶段期间的本申请的示例性半导体结构，其包括位于半导体衬底10的表面上的多个牺牲栅极结构，其中第一电介质间隔件16横向围绕每个牺牲栅极结构。尽管描述和示出了多个牺牲栅极结构，但是当采用单个牺牲栅极结构时，可以采用本申请。
可用于本申请的半导体衬底10包括至少一种具有半导体性质的半导体材料。可用作半导体衬底10的半导体材料的实例包括(例如)硅(Si)、硅锗(SiGe)合金、硅锗碳化物(SiGeC)合金、锗(Ge)、III/V化合物半导体或II/VI化合物半导体。在一个实施例中，半导体衬底10是体半导体衬底。术语““体半导体衬底””表示完全由一种或多种半导体材料构成的衬底。在一个实例中，体半导体衬底完全由Si构成。
在一些实施例中，半导体衬底10由绝缘体上半导体(SOI)衬底构成。SOI衬底通常包括处理衬底、绝缘层和最顶层半导体材料层。在一些实施例中，SOI衬底的操作衬底可以包括半导体材料，如上所述。在其他实施例中，可以省略操作衬底，或者操作衬底可以由导电材料和/或绝缘材料构成。SOI衬底的绝缘体层可以包括晶体或非晶体电介质材料。在一个示例中，SOI衬底的绝缘体层可以由二氧化硅和/或氮化硼组成。SOI衬底的最顶层半导体层由如上所定义的半导体材料构成。
每个牺牲栅极结构通常包括牺牲栅极材料12和牺牲栅极盖材料14。在一些实施例中(未示出)，每个牺牲栅极结构还可以包括位于牺牲栅极材料12下面的牺牲栅极电介质材料。在其他实施例中，牺牲栅极结构完全由牺牲栅极材料12构成。
牺牲栅极结构可以通过牺牲材料(或各种牺牲材料)的覆盖(blanket)层(或多层)形成，然后通过光刻和蚀刻对牺牲材料(或各种牺牲材料)进行构图。在一个实施例中，可以通过首先沉积牺牲栅极电介质材料的覆盖层来形成牺牲栅极结构。牺牲栅极电介质材料可以是氧化物、氮化物和/或氮氧化物。在一个示例中，牺牲栅极电介质材料可以是具有大于二氧化硅的介电常数的高k材料。在一些实施例中，可以形成包括不同电介质材料(例如二氧化硅)和高k电介质的多层电介质结构，并将其用作牺牲栅极电介质材料。牺牲栅极介电材料可通过任何沉积技术形成，包括例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、溅射或原子层沉积。
在形成牺牲栅极电介质材料的覆盖层之后，可以在牺牲栅极电介质材料的覆盖层上形成牺牲栅极材料12的覆盖层。牺牲栅极材料12可以包括任何材料，包括例如多晶硅、非晶硅、元素金属(例如钨、钛、钽、铝、镍、钌、钯和铂)、至少两种元素金属的合金或其多层组合。牺牲栅极材料12可以利用沉积工艺形成，包括例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、溅射、原子层沉积(ALD)或其他类似的沉积工艺。
在形成牺牲栅极材料12的覆盖层之后，可以形成牺牲栅极盖材料14的覆盖层。牺牲栅极盖材料14可以包括硬掩模材料，例如二氧化硅和/或氮化硅。牺牲栅极盖材料14可以通过任何适当的沉积工艺形成，例如化学气相沉积或等离子体增强化学气相沉积。然后通过光刻和蚀刻对牺牲材料的各个覆盖层进行构图，以在半导体衬底10的表面上提供牺牲栅极结构。
第一电介质间隔件16可以通过沉积第一电介质间隔件材料并且然后蚀刻第一电介质间隔件材料来形成。可用于本申请的第一电介质间隔件材料的说明性示例包括但不限于二氧化硅、氮化硅或氮氧化硅。在一些实施例中，第一电介质间隔件材料(以及因此第一电介质间隔16)和牺牲栅极盖材料都由相同的电介质材料(例如，氮化硅)构成。可用于提供第一电介质间隔件材料的沉积工艺包括例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或物理气相沉积(PVD)。用于蚀刻所沉积的第一电介质间隔件材料的蚀刻可包含干式蚀刻工艺，例如反应性离子蚀刻。
现在参考图2，示出了在半导体衬底10中和每个牺牲栅极结构的覆盖区处形成源极区18S和漏极区18D之后的图1的示例性半导体结构。当采用SOI衬底时，源极区18S和漏极区18D形成到SOI衬底的最顶部半导体层中。源极区18S和漏极区18D可以通过首先执行自限制蚀刻来形成。术语““自限制蚀刻””在整个本申请案中用以表示一种蚀刻，其移除材料的某些平面比移除相同材料的其它平面快。例如，硅的自限制蚀刻比{111}平面更快地去除{100}和/或{110}平面。自限制蚀刻在本文中也可称为结晶蚀刻。自限制蚀刻的一个实例是西格玛蚀刻。在自限制蚀刻期间可使用的蚀刻剂的一些说明性实例包含四甲基氢氧化铵(TMAH)、氨(NH4OH)和/或氢氧化钾(KOH)。在本申请中，这种自限制蚀刻提供了具带小面的侧壁表面的源极/漏极沟槽(以及因此源极区18S和漏极区18D)。在一个实施例中，源极/漏极沟槽(以及因此源极区18S和漏极区18D)是西格马形的。
然后利用外延生长(或沉积)工艺将提供源极区18S和漏极区18D的掺杂半导体材料形成到每个源/漏沟槽中。术语““外延生长和/或沉积””和““外延生长和/或沉积””是指在半导体材料的沉积表面上生长半导体材料，其中生长的半导体材料具有与沉积表面的半导体材料相同的晶体特性。在外延沉积工艺中，由源气体提供的化学反应物受到控制，并且系统参数被设定成使得沉积原子以足够的能量到达半导体衬底的沉积表面，以在表面上四处移动并且使其自身定向到沉积表面的原子的晶体排列。因此，外延半导体材料具有与其上形成外延半导体材料的沉积表面相同的晶体特性。
可用于本申请的各种外延生长工艺设备的实例包括例如快速热化学气相沉积(RTCVD)、低能等离子体沉积(LEPD)、超高真空化学气相沉积(UHVCVD)、常压化学气相沉积(APCVD)和分子束外延(MBE)。用于外延沉积的温度通常在550℃至900℃的范围内。尽管较高的温度通常导致较快的沉积，但较快的沉积可能导致晶体缺陷和膜破裂。掺杂半导体材料的外延生长可以利用任何公知的前体气体或气体混合物来执行。可以使用载气，如氢气、氮气、氦气和氩气。
提供掺杂半导体材料并且因此源极区18S和漏极区18D的半导体材料可以包括与半导体衬底10相同或不同的半导体材料。在一个示例中，掺杂半导体材料和半导体衬底10都由硅构成。
掺杂半导体材料还包括掺杂剂，其通常被引入到在外延生长工艺期间提供源极区18S和漏极区18D的半导体材料的前体气体混合物中。掺杂剂可以是p型掺杂剂或n型掺杂剂。术语““p型””是指将杂质添加到本征半导体中，这会产生价电子的缺陷。在含硅半导体材料中，p型掺杂剂即杂质的实例包括但不限于硼、铝、镓和铟。““N型””是指向本征半导体中加入贡献自由电子的杂质。在含硅半导体材料中，n型掺杂剂即杂质的实例包括但不限于锑、砷和磷。在一个实例中，掺杂的半导体材料提供源极区18S和漏极区18D，其包括具有4××1020原子/cm3至3××1021原子/cm3的掺杂浓度的硅或硅锗合金。
现在参考图3，示出了在第一电介质间隔件16上形成第二电介质间隔件20，随后形成层间电介质(ILD)材料层22之后的图2的示例性半导体结构，第二电介质间隔件20形成在第一电介质间隔件16的最外侧壁上，并具有形成在源极区18S或漏极区18D的一部分上的最底表面。ILD材料层22横向围绕每个牺牲栅极结构以及第一和第二电介质间隔件(16，20)，并且存在于其上。
第二电介质间隔件20可以通过沉积第二电介质间隔件材料并且然后蚀刻第二电介质间隔件材料来形成。在一些实施例中，第二电介质间隔件材料由与第一电介质间隔件材料不同的电介质间隔件材料组成。在其它实施例中，第二电介质间隔件材料由与第一电介质间隔件材料相同的电介质间隔件材料组成。可用于本申请的第二电介质间隔件材料的说明性示例包括但不限于二氧化硅、氮化硅或氮氧化硅。在一个实施例中，第一电介质间隔件材料(以及因此第一电介质间隔件16)和牺牲栅极盖层材料都由氮化硅构成，而第二电介质间隔件材料(以及因此第二电介质间隔件20)由二氧化硅构成。可用于提供第二电介质间隔体材料的沉积工艺包括例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或物理气相沉积(PVD)。用于蚀刻所沉积的第二电介质间隔件材料的蚀刻可包含干式蚀刻工艺，例如反应性离子蚀刻。
ILD材料层22可以由二氧化硅、未掺杂硅酸盐玻璃(USG)、氟硅酸盐玻璃(FSG)、硼磷硅酸盐玻璃(BPSG)、旋涂低k电介质层、化学气相沉积(CVD)低k电介质层或其任意组合构成。本申请通篇使用的术语““低k””表示具有小于二氧化硅的介电常数的介电材料。在另一实施例中，一自平面化材料，例如旋涂式玻璃(SOG)或旋涂式低k介电材料，例如SiLKTM，可用来作为ILD材料层22，在一实施例中，ILD材料层22可利用沉积工艺形成，包括例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、蒸镀或旋涂式涂布。
现在参考图4，示出了在ILD材料层22内形成物理暴露漏极区18D的表面的开口26之后的图3的示例性半导体结构。开口26可以通过首先在ILD材料层22上提供构图的掩模24来形成，构图的掩模24可以包括硬掩模材料，例如氮化硅。可通过沉积硬掩模材料的毯覆层且此后图案化硬掩模材料的覆盖层来形成经图案化掩模24。硬掩模材料的覆盖层的图案化可以包括诸如蚀刻，例如反应离子蚀刻。该蚀刻或单独的蚀刻可以用于在ILD材料层22中提供开口26。
现在参考图5，示出了在对物理暴露的漏极区18D执行自限制蚀刻之后的图4的示例性半导体结构。在本申请的这个步骤中使用的自限制蚀刻与上面提到的相同。蚀刻的漏极区18D具有由漏极区18D中形成的凹陷限定的带小面的上表面19，其将为随后形成的ReRAM器件提供尖端区域。在漏极区18D的自限制蚀刻之后，利用任何材料去除工艺，例如化学机械抛光(CMP)，从结构去除图案化掩模24。在本申请的该步骤期间，不蚀刻源极区18S，因为构图的掩模24和ILD材料层22保护了源极区。
现在参考图6，示出了在开口26中形成电阻转换层28和顶部电极材料30之后的图5的示例性半导体结构，在一些实施例(未示出)中，可以在形成电阻转换层28和顶部电极材料30之前在开口26中形成底部电极材料层。
当存在时，底部电极材料层形成到开口26中，并且底部电极材料层的一部分与漏极区16D′的带小面的上表面直接物理接触。底部电极材料层可以包括例如导电金属或导电金属氮化物。可提供该底部电极材料层的该导电金属可包括选自Ti、Ta、Ni、Cu、W、Hf、Zr、Nb、Y、Zn、Co、Al、Si和Ge的至少一种金属。可提供底部电极材料层的导电金属氮化物可包括选自Ti、Ta、Ni、Cu、W、Hf、Zr、Nb、Y、Zn、Co、Al、Si和Ge的至少一种金属的氮化物。在一实施例中，该底部电极材料层由TiN或TiN与TiAlC的合金所构成。可通过例如化学气相沉积、等离子体增强化学气相沉积、原子层沉积或溅镀的沉积工艺来形成底部电极材料层。所述底部电极材料层可具有从2nm到10nm的厚度。只要底部电极材料层不填充整个开口26，底部电极材料层的其它厚度也是可能的。
电阻转换层28可以包括绝缘金属氧化物。在一些实施例中，提供电阻转换层28的绝缘金属氧化物具有小于5eV的能隙。绝缘金属氧化物包括从TiO2、NiO、HfO、HfO2、ZrO、ZrO2、Ta2O5、ZnO、WO3、CoO和Nb2O5组成的组中选择的至少一种绝缘材料。虽然本申请不限于此，在其他实施例中，电阻转换层28的能隙可以根据实际需要进行调整。电阻转换层28可以通过沉积工艺形成，例如化学气相沉积、等离子体增强化学气相沉积、原子层沉积或溅射。电阻转换层28可具有从2nm至10nm的厚度。对于电阻转换层28，其它厚度是可能的，只要电阻转换层28不填充整个开口26即可。
顶部电极材料30形成于电阻转换层28的表面上，顶部电极材料30包括上述用于底部电极材料层的导电金属或导电金属氮化物中的一种。在一些实施例中，顶部电极材料30和底部电极材料由相同的导电金属或导电金属氮化物组成。在其它实施例中，顶部电极材料30由不同于底部电极材料的导电金属或导电金属氮化物组成。在一实施例中，顶部电极材料30由TiN、或TiN与TiAlC的合金构成。顶部电极材料30可通过沉积工艺形成，例如化学气相沉积、等离子体增强化学气相沉积、原子层沉积或溅镀。顶部电极材料30完全填充开口26的剩余体积。
图6中所示的结构可以通过首先将各种材料层(即，可选的底部电极材料层、电阻转换层28和顶部电极材料30)沉积到开口26中和ILD材料层22的顶部，然后使用平坦化工艺从ILD材料层22的最顶表面去除可选的底部电极材料层、电阻转换层28和顶部电极材料30来形成。
现在参考图7，示出了在从开口26的上部凹进电阻转换层28和顶部电极材料30，同时将电阻转换层28的一部分和顶部电极材料30的一部分保持在开口26的下部内之后的图6的示例性半导体结构，从开口26的上部凹进电阻转换层28和顶部电极材料30可以利用一个或多个各向异性蚀刻工艺，例如反应离子蚀刻来执行。
电阻转换层28的剩余部分可以被称为电阻转换衬垫28L，并且顶部电极材料30的剩余部分在此可以被称为顶部电极30S。在该实施例中，在开口26的下部中提供ReRAM器件，其包括作为底部电极的蚀刻漏极区18D的上部(即，带小面的上表面19)、电阻转换衬垫28L和顶部电极30S。在一些实施例中(例如，见图10)，ReRAM器件包括沉积的底电极材料层作为底部电极、电阻转换衬垫28L和顶部电极30S。
在本申请中，电阻转换衬垫28L直接存在于整个顶部电极30S的下方，并且电阻转换衬垫28L和顶部电极30S具有彼此共面的最顶部表面。在形成由沉积的导电金属或金属氮化物构成的底部电极的实施例中(例如，见图10)，底部电极存在于整个电阻转换衬垫28L之下，并且底部电极、电阻转换衬垫28L和顶部电极30S具有彼此共面的最顶表面。
现在参考图8，示出了在用附加的ILD材料填充开口26的上部并用功能栅极结构(32，34)代替牺牲栅极结构12之后的图7的示例性半导体结构。该附加的ILD材料通常是与ILD材料层22相同的ILD材料，该附加的ILD材料可以利用上述用于形成ILD材料层22的技术来形成。
然后利用一种或多种各向异性蚀刻工艺，例如反应离子蚀刻，去除牺牲栅极结构12和(如果存在的话)牺牲栅极盖材料14。在该蚀刻期间，可以在去除牺牲栅极结构12以及牺牲栅极帽盖材料14(如果存在的话)之前去除ILD材料层22的一部分(在横截面图中未示出)。通过去除牺牲栅极结构12以及如果存在的话去除牺牲栅极盖材料14来形成栅极空腔(未示出)。然后在栅极腔中形成功能栅极结构(32，34)。““功能栅极结构””是指用于通过电场或磁场来控制半导体器件的输出电流(即，沟道中的载流子的流动)的永久栅极结构。
功能栅极结构可以包括栅极电介质部分32和栅极导体部分34，栅极电介质部分32可以包括栅极电介质材料。栅极介电材料可以是氧化物、氮化物和/或氮氧化物。在一个示例中，栅极电介质材料可以是具有大于二氧化硅的介电常数的高k材料。示例性的高k电介质包括但不限于HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、SiON、SiNx、其硅酸盐及其合金。x的每个值独立地为0.5至3，y的每个值独立地为0至2。在一些实施例中，可以形成包括不同栅极电介质材料(例如二氧化硅)和高k栅极电介质的多层栅极电介质结构，并将其用作栅极电介质部分32。
栅极介电材料可由任何沉积工艺形成，包括例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、溅射或原子层沉积。在本申请的一个实施例中，所使用的栅极电介质材料可以具有在从1nm到10nm的范围内的厚度。小于或大于上述厚度范围的其它厚度也可用于可提供栅极介电部分32的栅极介电材料。
栅极导体部分34可以由栅极导体材料构成。栅极导体材料可以包括任何导电材料，包括例如掺杂多晶硅、元素金属(例如，钨、钛、钽、铝、镍、钌、钯和铂)、至少两种元素金属的合金、元素金属氮化物(例如，氮化钨、氮化铝和氮化钛)、元素金属硅化物(例如，硅化钨、硅化镍和硅化钛)或其多层组合。在一个实施例中，栅极导体部分34可以包括nFET栅极金属。在另一实施例中，栅极导体部分34可以包括pFET栅极金属。
栅极导体材料可以利用沉积工艺形成，包括例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、溅射、原子层沉积(ALD)或其它类似的沉积工艺。当形成金属硅化物时，采用常规的硅化工艺。在一个实施例中，栅极导体材料可以具有从50nm到200nm的厚度。对于栅极导体材料，也可以采用小于或大于上述厚度范围的其它厚度。
可以通过提供栅极电介质材料和栅极导体材料的功能栅极材料叠层来形成功能栅极结构。平坦化工艺可以在形成功能栅极材料叠置体之后。
现在参考图9，示出了在形成接触结构之后的图8的示例性半导体结构，即如图9所示形成源极接触结构36、栅极接触结构38和ReRAM接触结构40，通过首先提供接触开口以暴露结构的导电区域(即，源极区18S、栅极导体部分34、顶部电极30S)可以形成各种接触结构(36、38和40)。接触开口可以通过光刻和蚀刻形成。每个接触开口填充有接触金属或金属合金。接触金属的实例包括但不限于钨(W)、铝(Al)、铜(Cu)或钴(Co)。接触金属合金的一个实例是Cu-Al合金。在用接触金属或金属合金填充每个接触开口之后可以进行平坦化工艺。各种接触结构(36、38、40)嵌入ILD材料22中。
图9表示一个示例性半导体结构，其包括与场效应晶体管(FET)50的漏极区18D共同集成的氧化物电阻随机存取存储器(ReRAM)器件52；该FET包括源极区18S和功能栅极结构(32，34)。ReRAM装置52具有由尖锥体限定的尖端区域42，该尖锥与FET 50的漏极区18D的带小面的上表面19接触，尖端区域42增强了ReRAM装置52的电流导电丝的电铸，因此，在本申请的ReRAM装置52中，电流导电丝的电铸的随机性被减小。如图所示，ReRAM器件52定位为横向相邻功能栅极结构(32，34)，并且通过第一电介质间隔件16和第二电介质间隔件20与功能栅极结构(32，34)分隔开。如进一步所示，源极区18S和漏极区18D嵌入在半导体衬底10中，并且每个都具有带小平面的侧壁表面。
现在参考图10，示出了本申请的另一示例性半导体结构，其包括ReRAM器件52，该器件包括底部电极27S、电阻转换衬垫28L和顶部电极30S。在该实施例中，元件54L表示包括底部电极27S和电阻转换衬垫28L的材料叠层。在此实施例中，底部电极27S由上述沉积的底部电极材料所组成。图10的示例性结构是利用与上述和图1-9中所描述的相同的基本工艺步骤形成的。图10的示例性结构包括与场效应晶体管(FET)50的漏极区18D共同集成的氧化物电阻随机存取存储器(ReRAM)器件52。ReRAM器件52具有与FET 50的漏极区18D的带小面的上表面19接触的尖端区域42。尖端区域42增强了ReRAM器件52的电流导电丝的电铸。因此，在本申请的ReRAM器件52中，电流导电丝的电铸的随机性降低。如进一步所示，源极区18S和漏极区18D嵌入在半导体衬底10中，并且每个都具有带小平面的侧壁表面。
尽管已经参照本申请的优选实施例具体示出和描述了本申请，但是本领域技术人员应当理解，在不脱离本申请的精神和范围的情况下，可以在形式和细节上进行前述和其它改变。因此，本申请不应限于所描述和示出的确切形式和细节，而是落入所附权利要求的范围内。

Claims (20)

1.一种半导体结构，包括：
一种与场效应晶体管(FET)共同集成的氧化物电阻随机存取存储器(ReRAM)器件，其中所述ReRAM器件具有接触所述FET的漏极区的带小面的上表面的尖端区域。
2.根据权利要求1所述的半导体结构，其中所述ReRAM器件包括电阻转换衬垫和顶部电极，并且其中所述FET的所述漏极区的上部提供所述ReRAM器件的底部电极。
3.根据权利要求2所述的半导体结构，其中所述电阻转换衬垫由绝缘金属氧化物构成。
4.根据权利要求1所述的半导体结构，其中所述ReRAM器件包括由导电金属或导电金属氮化物构成的底部电极、电阻转换衬垫和顶部电极。
5.根据权利要求4所述的半导体结构，其中所述电阻转换衬垫由绝缘金属氧化物构成。
6.根据权利要求1所述的半导体结构，其中所述FET包括功能栅极结构，所述功能栅极结构包含栅极电介质材料部分、栅极电极部分和具有带小平面的侧壁表面的源极区。
7.根据权利要求6所述的半导体结构，其中所述ReRAM定位为横向地相邻所述功能栅极结构定位，并且通过第一电介质间隔件和第二电介质间隔件与所述功能栅极结构间隔开。
8.根据权利要求6所述的半导体结构，还包括接触所述源极区的源极接触结构、接触所述栅极导体部分的栅极接触结构、以及接触所述ReRAM器件的顶部电极的ReRAM接触结构。
9.根据权利要求8所述的半导体结构，其中所述源极接触结构、所述栅极接触结构和所述ReRAM接触结构嵌入在层间介电材料层中。
10.根据权利要求6所述的半导体结构，其中所述漏极区还具有带小面的侧壁表面，并且所述源极区和所述漏极区由嵌入在半导体衬底中的掺杂半导体材料构成。
11.一种形成半导体结构的方法，所述方法包括：
在半导体衬底的表面上提供牺牲栅极结构，其中第一电介质间隔件和第二电介质间隔件横向围绕所述牺牲栅极结构；
在所述半导体衬底中和所述牺牲栅极结构的相对侧上形成源极区和漏极区，其中所述源极区和所述漏极区具有带小面的侧壁表面；
执行所述漏极区的自限制蚀刻以向所述漏极区提供带小面的上表面；以及
形成与所述漏极区的所述带小面的上表面接触的氧化物电阻随机存取存储器(ReRAM)器件的元件。
12.根据权利要求11所述的方法，还包括在形成所述ReRAM器件的所述元件之后，用功能栅极结构替换所述牺牲栅极结构，其中所述功能栅极结构包括栅极电介质材料部分和栅极导体部分。
13.根据权利要求12所述的方法，还包括形成接触所述源极区的源极接触结构、接触所述栅极导体部分的栅极接触结构、以及接触所述ReRAM器件的顶部电极的ReRAM接触结构。
14.根据权利要求11所述的方法，其中所述形成ReRAM器件的所述元件包括形成电阻转换层和顶部电极材料，以及使所述电阻转换层和所述顶部电极材料凹陷。
15.根据权利要求11所述的方法，其中所述形成ReRAM器件的所述元件包括形成底部电极层、电阻转换层和顶部电极材料，以及使所述底部电极层、所述电阻转换层和所述顶部电极材料凹陷。
16.根据权利要求11所述的方法，其中所述形成所述源极区和所述漏极区包括执行蚀刻以提供源极/漏极沟槽到具有带小面的侧壁的所述半导体衬底中，以及用掺杂半导体材料填充所述源极/漏极沟槽。
17.根据权利要求11所述的方法，其中所述ReRAM器件具有接触所述漏极区的所述带小面的上表面的尖端区。
18.根据权利要求11所述的方法，其中层间电介质材料层在所述自限制蚀刻的所述执行期间保护所述源极区。
19.根据权利要求11所述的方法，其中所述自限制蚀刻包括蚀刻剂，所述蚀刻剂包括四甲基氢氧化铵(TMAH)、氨(NH4OH)和氢氧化钾(KOH)中的至少一者。
20.根据权利要求11所述的方法，其中所述执行所述漏极区的所述自限制蚀刻包括：
形成横向围绕所述牺牲栅极结构并位于所述牺牲栅极结构上方的层间电介质(ILD)材料层；
在所述ILD材料层中形成开口，所述开口物理地暴露所述漏极区；以及
蚀刻所述漏极区的上表面。
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