CN112310077A - 半导体装置 - Google Patents

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CN112310077A
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CN
China
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semiconductor layer
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layer
drain
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杨柏峰
杨世海
程冠伦
王志豪
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

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Abstract

提供一种半导体装置。装置包括第一对源极与漏极结构与第二对源极与漏极结构位于半导体基板上。第一对源极与漏极结构为p型掺杂。第二对源极与漏极结构为n型掺杂。半导体层的第一堆叠沿着第一方向连接第一对源极与漏极结构。半导体层的第二堆叠沿着第二方向连接第二对源极与漏极结构。第一栅极位于垂直相邻的第一堆叠的半导体层之间。第一栅极的第一部分沿着第一方向具有第一尺寸。第二栅极位于垂直相邻的第二堆叠的半导体层之间。第二栅极的第二部分沿着第二方向具有第二尺寸。第二尺寸大于第一尺寸。

Description

半导体装置
技术领域
本发明实施例一般关于集成电路与半导体装置及其形成方法，更特别关于互补式金属氧化物半导体装置。
背景技术
半导体集成电路产业已经历指数成长。集成电路材料与设计的技术进展，使每一代的集成电路比前一代的集成电路具有更小且更复杂的电路。在集成电路演进中，功能密度(比如单位芯片面积的内连线装置数目)通常随着几何尺寸(比如采用的制作工艺所能产生的最小构件或线路)缩小而增加。尺寸缩小的工艺通常有利于增加产能并降低相关成本。尺寸缩小亦增加处理与制造集成电路的复杂性。因此为了达到这些进展，处理与制造集成电路的方法需要类似发展。
举例来说，导入多栅极装置可增加栅极-通道耦合、降低关闭状态的电流、并减少短通道效应，以改善栅极控制。这些多栅极装置的一者为纳米片为主的晶体管，其栅极结构延伸围绕通道区，以自通道区的所有侧控制通道区。纳米片为主的晶体管与现有的互补式金属氧化物半导体工艺相容，因此可大幅缩小尺寸并维持栅极控制与缓解短通道效应。然而纳米片为主的晶体管所用的现有方法在分开调整不同装置区的电流与电容上面临挑战，因此无法达到整体平衡与最佳化效能。因此现有的纳米片为主的晶体管通常符合预定目的，但无法满足所有方面的需求。
发明内容
本发明一例示性实施例中，半导体装置包括半导体基板；第一对源极与漏极结构与第二对源极与漏极结构，位于半导体基板上；多个半导体层的第一堆叠与多个半导体层的第二堆叠；以及第一栅极与第二栅极。第一对源极与漏极结构为p型掺杂，且第二对源极与漏极结构为n型掺杂。半导体层的第一堆叠沿着第一方向连接第一对源极与漏极结构。半导体层的第二堆叠沿着第二方向连接第二对源极与漏极结构。第一栅极具有第一部分位于垂直相邻的第一堆叠的半导体层之间。第二栅极具有第二部分位于垂直相邻的第二堆叠的半导体层之间。第一部分沿着第一方向具有第一尺寸，且第二部分沿着第二方向具有第二尺寸。第二尺寸大于第一尺寸。
本发明一例示性实施例中，半导体装置的形成方法包括接收结构。结构包括：半导体基板；第一半导体层与第二半导体层的第一堆叠，位于半导体基板上；第三半导体层与第四半导体层的第二堆叠，位于半导体基板上；第一虚置栅极结构，位于第一堆叠上；以及第二虚置栅极结构，位于第二堆叠上。第一半导体层与第二半导体层具有不同的材料组成，并彼此交错于第一堆叠中。第三半导体层与第四半导体层具有不同材料组成，且彼此交错于第二堆叠中。移除第一虚置栅极结构两侧上的第一堆叠的第一部分，以形成第一对源极/漏极沟槽，进而露出第一堆叠的一对第一侧表面。自露出的一对第一侧表面移除第一半导体层的第一部分，以形成第一间隙。形成第一内侧间隔物于第一间隙中，其中第一内侧间隔物沿着连接第一对源极/漏极沟槽的方向具有第一尺寸。外延成长第一对源极/漏极结构于第一对源极/漏极沟槽中。移除第二虚置栅极结构两侧上的第二堆叠的第一部分，以形成第二对源极/漏极沟槽，进而露出第二堆叠的一对第二侧表面。自露出的一对第二侧表面移除第三半导体层的第一部分，以形成第二间隙。形成第二内侧间隔物于第二间隙中，其中第二内侧间隔物沿着连接第二对源极/漏极沟槽的方向具有第二尺寸。第二尺寸与第一尺寸不同。外延成长第二对源极/漏极结构于第二对源极/漏极沟槽中。移除第一虚置栅极结构与第二虚置栅极结构，以形成第一栅极沟槽于第一堆叠上，并形成第二栅极沟槽于第二堆叠上。自第一栅极沟槽移除第一半导体层的第二部分。自第二栅极沟槽移除第三半导体层的第二部分。形成第一栅极于第一栅极沟槽中。形成第二栅极于第二栅极沟槽中。
本发明一例示性的实施例中，半导体装置的形成方法包括接收结构。结构包括半导体基板；第一半导体层与第二半导体层的第一堆叠，位于半导体基板上；第三半导体层与第四半导体层的第二堆叠，位于半导体基板上；第一虚置栅极结构，位于第一堆叠上，以及第二虚置栅极结构，位于第二堆叠上。第一半导体层与第二半导体层具有不同的材料组成，并彼此交错于第一堆叠中。第三半导体层与第四半导体层具有不同材料组成，且彼此交错于第二堆叠中。移除第一虚置栅极结构两侧上的第一堆叠的第一部分，以形成第一对源极/漏极沟槽，进而露出第一堆叠的一对第一侧表面。自露出的一对第一侧表面移除第一半导体层的第一部分，以形成第一间隙。形成第一内侧间隔物于第一间隙中，其中第一内侧间隔物沿着连接第一对源极/漏极沟槽的方向各自具有第一尺寸。外延成长第一对源极/漏极结构于第一对源极/漏极沟槽中，使第一对源极/漏极结构直接接触第一内侧间隔物之一。移除第二虚置栅极结构两侧上的第二堆叠的第一部分，以形成第二对源极/漏极沟槽，进而露出第二堆叠的一对第二侧表面。自露出的一对第二侧表面移除第三半导体层的第一部分，以形成第二间隙。外延成长第二对源极/漏极结构于第二对源极/漏极沟槽中，使第二对源极/漏极结构各自直接接触第三半导体层的第二部分的侧表面。移除第一虚置栅极结构与第二虚置栅极结构，以形成第一栅极沟槽于第一堆叠上，并形成第二栅极沟槽于第二堆叠上。自第一栅极沟槽移除第一半导体层的第二部分。自第二栅极沟槽移除第三半导体层的第二部分。形成第一栅极于第一栅极沟槽中。形成第二栅极于第二栅极沟槽中。
附图说明
图1A是本发明一些实施例中，作为p型金属氧化物半导体装置及/或n 型金属氧化物半导体装置的纳米片为主的晶体管的三维透视图。
图1B是本发明一些实施例中，纳米片为主的互补式金属氧化物半导体装置的p型金属氧化物半导体装置及/或n型金属氧化物半导体装置沿着图 1A的剖线A-A’的剖视图。
图2A至图2D是本发明一些实施例中，纳米片为主的互补式金属氧化物半导体装置的制作方法的流程图。
图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图 13、图14、图15、图16、图17、图18、图19、图20、图21A、图21B、图22、图23、图24、图25、图26、图27、图28A、与图28B是本发明一些实施例中，纳米片为主的互补式金属氧化物半导体装置的p型金属氧化物半导体装置与n型金属氧化物半导体装置在多种制作阶段中沿着图1A的剖线A-A’的剖视图。
附图标记说明：
A-A’：剖线
10：方法
12,14,16,18,20,22,24,26,28,30,32A,32B,34A,34B,36A,36B,38A,38B,40A,40B,42A,42B,44A,44B,46A：步骤
100：纳米片为主的晶体管
100A：p型金属氧化物半导体晶体管
100B：n型金属氧化物半导体晶体管
102：源极与漏极区
104：通道区
105：基板
108,108A,108B：鳍状结构
110,120,120A,120B：半导体层
150：隔离结构
200,202：栅极间隔物层
204A,204B,208A,208B：源极/漏极沟槽
205A,205B,244A,244B：开口
206A,206B：内侧间隔物
207：源极/漏极间隔物
210,210A,210B：外延的源极/漏极结构
220,220A,220B：接点蚀刻停止层
230：层间介电层
240：虚置栅极结构
242A,242B：栅极沟槽
246A,246B：栅极介电层
248A,248B：导电金属层
250,250A,250B：栅极结构
260A,260B,270A,270B：区域
300,310,620A,620B,670A,670B：厚度
306A,306B：介电材料
330A,330B：深度
340A,340B,610A,610B：横向宽度
350,360：遮罩层
400,410,420,430,440,450,460,470,480：表面
500A,500B,520A,520B,540A,540B,560A,560B,580A, 580B,760A,760B,780A,780B：工艺
600A,600B,620B,680A,680B：长度
630A,650A,650B,660A,660B：水平距离
640A,640B：垂直分隔距离
700A,700B,720B：分隔点
710A,710B,740A,740B,750A：尖端点
720A,730A,730B：界面点
800A,800B,810A,810B：部分
900A,900B：角度
具体实施方式
下述内容提供的不同实施例或实例可实施本发明的不同结构。下述特定构件与排列的实施例是用以简化本发明内容而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。此外，本发明的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
此外，当数值或数值范围的描述有“约”、“近似”、或类似用语时，除非特别说明否则其包含所述数值的+/-10％。举例来说，用语“约5nm”包含的尺寸范围介于4.5nm至5.5nm之间。
本发明实施例一般关于集成电路与半导体装置及其形成方法，更特别关于互补式金属氧化物半导体装置。互补式金属氧化物半导体装置是采用p 型晶体管(如p型金属氧化物半导体装置)与n型晶体管(如n型金属氧化物半导体装置)的组合，以实施逻辑门与其他电路的一种半导体装置。互补式金属氧化物半导体技术用于建构微处理器、存储器芯片、微控制器、或其他类似物。随着技术朝更小的技术节点(比如20nm、16nm、10nm、7nm、 5nm、或更小)进展，最佳化互补式金属氧化物半导体效能的关键在于减少芯片引脚以及平衡p型金属氧化物半导体晶体管与n型金属氧化物半导体晶体管的效能特性。如此一来，纳米片为主的晶体管变得更普及且可用于建构互补式金属氧化物半导体装置所用的结构。本发明实施例提供纳米片为主的互补式金属氧化物半导体晶体管的制作方法。具体而言，本发明实施例的方法去耦合p型金属氧化物半导体晶体管与n型金属氧化物半导体晶体管的制作，可分开调整不同形态的装置以最佳化纳米片为主的互补式金属氧化物半导体装置的整体效能。举例来说，本发明实施例的p型金属氧化物半导体晶体管与n型金属氧化物半导体晶体管的内侧间隔物具有不同的物理尺寸、不同的表面轮廓、及/或不同的材料组成，以分开调整p型金属氧化物半导体装置与n型金属氧化物半导体装置的效能。
纳米片为主的装置包括多个悬空的栅极通道层堆叠在一起以形成栅极结构的任何装置。纳米片为主的装置包括全绕式栅极装置、多桥通道装置、或其他类似装置。此外，纳米片为主的装置可包含任何形状及/或设置的栅极通道层。举例来说，栅极通道层可为许多不同形状之一，比如线状(或纳米线)、片状(或纳米片)、棒状(或纳米棒)、及/或其他合适形状。换言之，用语”纳米片为主的装置”泛指具有纳米线、纳米棒、与任何合适形状的栅极通道层的装置。本技术领域中技术人员应理解，本发明实施例可有利于半导体装置的其他例子。举例来说，本发明实施例有利于其他种类的金属氧化物半导体场效晶体管如平面金属氧化物半导体场效晶体管、鳍状场效晶体管、或其他多栅极的场效晶体管。
例示性的纳米片为主的晶体管100如图1A与图1B所示。图1A是本发明一实施例中，可作为纳米片为主的互补式金属氧化物半导体装置中的p 型金属氧化物半导体晶体管及/或n型金属氧化物半导体晶体管的纳米片为主的晶体管的三维透视图。图1B是图1A中的纳米片为主的晶体管沿着剖线A-A’的剖视图。如图所示，纳米片为主的晶体管100包含半导体的基板 105。鳍状结构或鳍状物如鳍状结构108形成于基板105上，其各自在X方向中以长度方向水平地延伸，并在Y方向中彼此分隔。应理解X方向与Y 方向为彼此垂直的水平方向，而Z方向为垂直于X方向与Y方向所定义的水平XY平面的垂直方向。半导体的基板105之上表面可平行于XY平面。
鳍状结构108各自具有沿着X方向且彼此分隔的源极区漏极区(一起作为源极与漏极区102)。外延的源极/漏极结构210形成于源极与漏极区102 中。鳍状结构108亦各自具有通道区104位于源极与漏极区102之间并连接源极与漏极区102。悬空的半导体层120(又称作通道层)的堆叠形成于连接外延的源极/漏极结构210的通道区104中，且堆叠自基板105垂直延伸(比如沿着Z方向)。悬空的半导体层120可各自为多种不同形状之一，比如线状(或纳米线)、片状(或纳米片)、棒状(或纳米棒)、及/或其他合适形状，且彼此相隔一段距离。在所述实施例中，堆叠中有三个半导体层120。然而堆叠中可具有任何适当数目的层状物，比如2至10层。半导体层120可各自接合单一的连续栅极结构250。值得注意的是图1A中的栅极结构250为透明结构，用以显示栅极结构250覆盖的结构(如半导体层120)。
纳米片为主的晶体管100还包含隔离结构150于基板105之中及/或之上，使相邻的鳍状结构彼此分隔。隔离结构150可为浅沟槽隔离结构。在一些例子中，形成隔离结构150的步骤包括蚀刻沟槽至主动区(结构形成其中的区域)之间的基板105中，并将一或多种介电材料如氧化硅、氮化硅、氮氧化硅、其他合适材料、或上述的组合填入沟槽。可采用任何合适方法沉积隔离结构150，比如化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺、等离子体辅助化学气相沉积工艺、等离子体辅助原子层沉积工艺、及/或上述的组合。隔离结构150可具有多层结构，比如热氧化物衬垫层位于基板105上，以及填充层(如氮化硅或氧化硅)位于热氧化物衬垫层上。在其他实施例中，隔离结构150的形成方法可采用任何其他的隔离技术。如图1A所示，鳍状结构108位于隔离结构150的上表面上。纳米片为主的晶体管100亦包含栅极间隔物层200位于栅极结构250的两侧上、视情况形成的栅极间隔物层202位于栅极间隔物层200上、视情况形成的接点蚀刻停止层220位于外延的源极/漏极结构210上、层间介电层230位于外延的源极/漏极结构210上(与位于接点蚀刻停止层220上，若接点蚀刻停止层220 存在)、以及视情况形成的源极/漏极间隔物207位于隔离结构150上。
图2A至图2D是本发明一些实施例中，用于制作纳米片为主的互补式金属氧化物半导体装置的两种实施例的流程图。方法10的第一实施例(标示为实施例10A)与第二实施例(标示为实施例10B)共用相同的步骤12至30，如图2A至图2B所示。实施例10A自步骤30继续到步骤32A至步骤46A，如图2C所示。实施例10B自步骤30继续到步骤32B至步骤44B，如图2D所示。图3至图20、图21A、与图21B为方法10的实施例10A中，纳米片为主的互补式金属氧化物半导体装置在多种制作阶段中沿着图1A的剖线A-A’的剖视图。图22至图27、图28A、与图28B为方法10的实施例10B 中，纳米片为主的互补式金属氧化物半导体装置在多种制作阶段中沿着图 1A的剖线A-A’的剖视图。
如图2A的步骤12与图3所示，纳米片为主的互补式金属氧化物半导体装置包括基板105。基板105包括半导体材料如基体硅、锗、硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、或上述的组合。基板105 亦可包含绝缘层上半导体基板，比如绝缘层上硅基板、绝缘层上硅锗基板、或绝缘层上锗基板。可掺杂基板105的一些区域。举例来说，设置为用于纳米片为主的互补式金属氧化物半导体装置的p型金属氧化物半导体晶体管(如p型金属氧化物半导体晶体管100A)的区域，可掺杂n型掺质如磷及/ 或砷。设置为用于纳米片为主的互补式金属氧化物半导体装置的n型金属氧化物半导体晶体管(如n型金属氧化物半导体晶体管100B)的区域，可掺杂p型掺质如硼及/或氟化硼。掺杂区可直接形成于基板105之上、形成于 p型井结构之中、形成于n型井结构之中、形成于双井结构之中、或采用隆起结构。
如图2A的步骤14与16及图3所示，半导体层的堆叠形成于基板105 上，之后可形成p型金属氧化物半导体晶体管100A与n型金属氧化物半导体晶体管100B。半导体层的堆叠包含彼此交错的半导体层110与半导体层 120。举例来说，半导体层110形成于基板105上，半导体层120形成于半导体层110上，另一半导体层110形成于半导体层120上，以此类推。半导体层110与120的材料组成设置为在后续蚀刻工艺中，具有蚀刻选择性。举例来说，一些实施例的半导体层110包含硅锗，而半导体层120包含硅。在一些其他实施例中，半导体层120包括硅锗，而半导体层110包括硅。在所述实施例中，半导体层110各自具有实质上一致的厚度300，而半导体层120各自具有实质上一致的厚度310。厚度310可与厚度300相同或不同。
图案化半导体层的堆叠成多个鳍状结构如鳍状结构108A与108B，使其各自沿着X方向延伸。可由任何合适方法图案化鳍状结构108A与108B。举例来说，可采用一或多道光刻工艺图案化鳍状物，包括双重图案化或多重图案化工艺。一般而言，双重图案化或多重图案化工艺结合光刻与自对准工艺，其产生的图案间距小于采用单一的直接光刻工艺所得的图案间距。举例来说，一实施例可形成牺牲层于基板上，并采用光刻工艺图案化牺牲层。可采用自对准工艺沿着图案化的牺牲层侧部形成间隔物。接着移除牺牲层，并采用保留之间隔物或芯以图案化鳍状物。图案化步骤可采用多个蚀刻工艺，其可包含干蚀刻及/或湿蚀刻。鳍状结构108A与108B可具有沿着Y方向的横向宽度(未图示)，其可彼此相同或彼此不同。
如图2A的步骤18与图4所示，虚置栅极结构240形成于每一鳍状结构108A与108B之一部分上。在一些实施例中，虚置栅极结构亦形成于相邻的鳍状结构之间的隔离结构150上。虚置栅极结构240可设置为沿着长度方向延伸且彼此平行，比如各自沿着Y方向延伸。在一些实施例中，虚置栅极结构各自包覆每一鳍状结构108A与108B的上表面与侧表面。虚置栅极结构240可包含多晶硅。在一些实施例中，虚置栅极结构240亦包含一或多个遮罩层(未图示)，其可用于图案化虚置栅极层。可对虚置栅极结构 240进行后续工艺如栅极置换工艺以形成金属栅极(比如高介电常数的介电层与金属栅极)，如下详述。虚置栅极结构240的形成程序包括沉积、光刻、图案化、与蚀刻工艺。沉积工艺可包含化学气相沉积、原子层沉积、物理气相沉积、其他合适方法、及/或上述的组合。
栅极间隔物形成于虚置栅极结构240的侧壁与半导体层120的最顶层上。栅极间隔物可包含单层或多层结构。举例来说，所述实施例的栅极间隔物层200形成于装置的上表面上，而栅极间隔物层202形成于栅极间隔物层200上。栅极间隔物层200与202可各自包含氮化硅、氧化硅、碳化硅、碳氧化硅、氮氧化硅、碳氮氧化硅、掺杂碳的氧化物、掺杂氮的氧化物、多孔的氧化物、或上述的组合。在一些实施例中，栅极间隔物层200 与202的总厚度为几纳米。在一些实施例中，栅极间隔物层200及/或栅极间隔物层202的形成方法可为沉积间隔物层(含介电材料)于虚置栅极结构 240上，接着进行非等向蚀刻工艺以自虚置栅极结构240的上表面移除间隔物层的部分。在蚀刻工艺之后，保留虚置栅极结构240的侧壁上之间隔物层的部分，以作为栅极间隔物层200及/或栅极间隔物层202。在一些实施例中，非等向蚀刻工艺为干蚀刻工艺(如等离子体蚀刻工艺)。栅极间隔物层 200及/或栅极间隔物层202的形成方法可额外采用或改用化学氧化、热氧化、原子层沉积、化学气相沉积、及/或其他合适方法。
接着选择性地对设置为用于p型金属氧化物半导体晶体管100A的区域进行工艺，并保留设置为用于n型金属氧化物半导体晶体管100B的区域不受影响。举例来说，形成遮罩层350以覆盖设置为用于n型金属氧化物半导体晶体管100B的区域，并露出设置为用于p型金属氧化物半导体晶体管 100A的区域。综上所述，后续工艺只影响设置为用于p型金属氧化物半导体晶体管100A的区域。如图2A的步骤20与图5所示，工艺500A使虚置栅极结构240露出的源极与漏极区102中的鳍状结构108A的部分(其与虚置栅极结构240相邻)至少部分凹陷或蚀刻移除，以形成源极/漏极沟槽 204A。与此同时，虚置栅极结构240下的鳍状结构108A的部分维持完整。亦可采用额外遮罩单元(未图示)，以在工艺500A时保护设计为非移除的区域。在所述实施例中，工艺500A不只移除鳍状结构108A的露出部分，亦移除下方的基板105之一部分。综上所述，源极/漏极沟槽204A延伸至低于基板105的上表面。在一些实施例中(未图示)，工艺500A只移除鳍状结构108A的露出部分，使源极/漏极沟槽204A中露出基板105的上表面。综上所述，源极/漏极沟槽204A延伸至沿着基板105的上表面的深度。在一些其他实施例中(未图示)，工艺500A只移除与虚置栅极结构240相邻的一些而非全部的鳍状结构108A，使源极/漏极沟槽204A中不露出基板105。综上所述，源极/漏极沟槽204A延伸至高于基板105的上表面的深度。工艺500A可包含多个光刻与蚀刻步骤，且可采用任何合适方法如干蚀刻及/ 或湿蚀刻。
形成源极/漏极沟槽204A可露出设置为用于p型金属氧化物半导体晶体管100A的区域中的半导体层110与120的堆叠侧壁。如图2B的步骤22 与图6所示，选择性蚀刻工艺如工艺520A可经由源极/漏极沟槽204A中露出的侧壁表面，移除半导体层110的部分。工艺520A设计为移除半导体层 110的部分，但只最小化地影响半导体层120。举例来说，可移除半导体层 110的两侧部分以形成开口205A，但实质上保留直接位于开口205A之上与之下的半导体层120的侧部。在一些实施例中，半导体层120的这些侧部在工艺520A时的厚度可能减少约1％至约10％。选择性蚀刻工艺可为任何合适工艺。在一实施例中，半导体层120包括硅，而半导体层110包括硅锗。工艺520A可为湿蚀刻工艺，如标准清洁剂1(SC-1)溶液。标准清洁剂1溶液可包含氢氧化铵、过氧化氢、与水。标准清洁剂1溶液中蚀刻移除硅锗的半导体层110的速率，可大于蚀刻移除硅的半导体层120的速率。调整蚀刻时间，可控制硅锗层的移除部分的尺寸。如此一来，可移除所需部分的半导体层110，只最小化地影响半导体层120。额外调整蚀刻温度、掺质浓度、以及其他实验参数，以达最佳条件。
在另一实施例中，半导体层120包括硅锗，且半导体层110包括硅。低温深反应性离子蚀刻工艺可用于选择性蚀刻移除硅的半导体层110。举例来说，深反应性离子蚀刻工艺可实施六氟化硫-氧气等离子体。调整蚀刻温度、电感诱导等离子体功率源及/或射频功率源、六氟化硫浓度与氧气浓度之间的比例、掺质如硼的浓度、以及其他实验参数，可达最佳条件。举例来说，采用六氟化硫-氧气等离子体(近似6％的氧气)在温度约-80℃下对硅的半导体层110的蚀刻速率为约8μm/分钟，而实质上不影响硅锗的半导体层120。
工艺520A形成的开口205A可延伸源极/漏极沟槽204A至半导体层120 与栅极间隔物层200(及/或栅极间隔物层202)之下的区域中。如上所述，使半导体层110横向凹陷的量(或移除部分的尺寸)取决于工艺条件，比如半导体层110暴露至蚀刻化学剂的时间。在所述实施例中，控制工艺时间使开口205A具有沿着X方向的深度330A。在一些实施例中，蚀刻工艺的条件造成开口205A具有弧形表面。以图6为例，开口205A与半导体层110的保留部分可具有弧形界面(如表面410)。表面410自开口205A凸出至半导体层110中。综上所述，开口205A在沿着Z方向的中间高度处的深度，可大于开口205A的顶部或底部与半导体层120交界的深度。在这些实施例中，深度330A指的是开口205A的平均深度。深度330A可决定形成于开口205A 中的内侧间隔物的横向宽度上限。在一些实施例中，深度330A可为约5.5nm 至约11nm。
此外，半导体层120的侧壁亦可具有弧形表面。如上所述，虽然工艺 520A可保留大部分的半导体层120(因其对蚀刻化学剂的蚀刻抗性)，但可稍微减少半导体层120的厚度。此外，可改变半导体层120的侧壁。举例来说，在工艺520A之前，半导体层120可具有实质上平直的侧壁表面(见图5)。但在工艺520A之后，半导体层120可具有圆润或弧形的表面。半导体层120的表面轮廓的意义在于影响后续形成于开口205A中的外延的源极 /漏极结构品质。这将详述于下。在所述实施例中，半导体层120各自具有凸起至源极/漏极沟槽204A中的圆润的表面400。换言之，半导体层120在沿着Z方向的中间高度处沿着X方向的长度，大于半导体层120与半导体层110(即开口205A)交界的顶部或底部沿着X方向的长度。在一些实施例中，半导体层120在个别的中间高度的最大长度为约20nm至约300nm。
如图2B的步骤24与图7所示，介电材料306A沉积至源极/漏极沟槽 204A与开口205A中。介电材料306A可为氧化硅、氮氧化硅、碳氧化硅、碳氮氧化硅、或上述的组合。在一些实施例中，介电材料的适当选择可取决于介电常数如下述。沉积介电材料306A的方法可为任何合适方法，比如化学气相沉积、物理气相沉积、等离子体辅助化学气相沉积、有机金属化学气相沉积、原子层沉积、等离子体辅助原子层沉积、或上述的组合。在所述实施例中，介电材料306A的上表面沿着虚置栅极结构240的上表面延伸。在其他实施例中，介电材料306A的上表面高于虚置栅极结构240的上表面，且可进行化学机械研磨工艺以平坦化装置的上表面，以露出虚置栅极结构240的上表面。
如图8所示，工艺540A部分地回蚀刻介电材料306A，以形成新的源极/漏极沟槽208A。部分回蚀刻可完全移除原本源极/漏极沟槽204A中的介电材料306A，并移除原本开口205A中一部分而非全部的介电材料306A(与图6相较)。保留于开口205A中的介电材料306A转变为内侧间隔物206A。综上所述，内侧间隔物206A形成于垂直相邻的半导体层120之间。在一实施例中，回蚀刻为自对准的非等向干蚀刻工艺，使栅极间隔物层200及/或 202可作为遮罩单元。在其他实施例中，可采用不同的遮罩单元如光刻胶。
内侧间隔物206A与半导体层110的保留部分交界于表面410。此外，内侧间隔物206A在源极/漏极沟槽208A中具有露出的新的表面420。表面 410与420之间的距离可定义内侧间隔物206A的横向宽度340A。新的表面420与表面410可具有相同或不同的轮廓。当表面410与420具有不同轮廓时，内侧间隔物206A在沿着Z方向的不同高度处具有不同的横向宽度。在这些实施例中，横向宽度340A指的是内侧间隔物206A的平均横向宽度。横向宽度340A小于开口205A的深度330A。横向宽度340A对调整电容参数而言很重要，且表面轮廓对改善后续形成的外延的源极/漏极结构的品质而言很重要。本发明的这些实施例将详述于下。
如图2B的步骤26与图9所示，外延的源极/漏极结构210A形成于源极/漏极沟槽208A中。综上所述，外延的源极/漏极结构210A与内侧间隔物206A交界于表面420。可采用多种工艺(包括蚀刻与成长工艺)以成长外延的源极/漏极结构210A。在所述实施例中，外延的源极/漏极结构210A的上表面延伸高于最顶部的半导体层120的上表面。然而在其他实施例中，外延的源极/漏极结构210A的上表面可改为与最顶部的半导体层120的上表面大致齐平。在一些实施例中，外延的源极/漏极结构210A可合并在一起，比如沿着Y方向(见图1A)合并，使其横向宽度大于个别的外延的源极/ 漏极结构的横向宽度。
在所述实施例中，外延的源极/漏极结构210A设置为p型金属氧化物半导体晶体管100A的部分。综上所述，外延的源极/漏极结构210A可包含任何合适的p型半导体材料，比如硅、硅锗、锗、碳化硅锗、或上述的组合。可原位掺杂或非原位掺杂外延的源极/漏极结构210A。举例来说，外延成长的源极/漏极结构可掺杂硼。可进行一或多道退火工艺，以活化外延的源极/漏极结构210A中的掺质。退火工艺可包含快速热退火及/或激光退火工艺。如图9所示，多个半导体层120连接每一对外延的源极/漏极结构 210A，且半导体层120在操作时可作为外延的源极/漏极结构210A之间的载子管道。此外如图10所示，方法10的实施例可视情况形成接点蚀刻停止层220A于外延的源极/漏极结构210A上，以及栅极间隔物层200及/或 202上。
上述工艺步骤形成p型金属氧化物半导体晶体管100A的外延的源极/ 漏极结构210A与内侧间隔物206A。方法10的实施例继续形成n型金属氧化物半导体晶体管100B的构件。举例来说，移除设置为用于n型金属氧化物半导体晶体管100B的区域上的遮罩层350，并形成新的遮罩层360于设置为用于p型金属氧化物半导体晶体管100A的区域上。综上所述，后续工艺只影响设置为用于n型金属氧化物半导体晶体管100B的区域。遮罩层 360的材料可与遮罩层350的材料相同或不同。
如图2B的步骤28与图11所示，工艺500B使与虚置栅极结构240相邻且由虚置栅极结构240露出的鳍状结构108B的部分(比如源极与漏极区 102中的部分)至少部分地凹陷(或蚀刻移除)，以形成源极/漏极沟槽204B以用于后续外延的源极/漏极成长。凹陷的工艺500B可与图5的前述工艺500A 实质上类似。综上所述，源极/漏极沟槽204B延伸的深度可高于、沿着、或低于基板105的上表面。源极/漏极沟槽204B的深度可等于、大于、或小于源极/漏极沟槽204A的深度。举例来说，源极/漏极沟槽可具有不同深度，以符合不同区域中的后续外延成长工艺的不同成长需求，及/或基于设计需求的后续形成的源极/漏极结构中的不同应变。与此同时，虚置栅极结构240之下的鳍状结构108B的部分维持完整。此外，工艺500B露出半导体层110与120的堆叠侧壁。如图2B的步骤30与图12所示，选择性蚀刻工艺如工艺520B经由源极/漏极沟槽204B中露出的侧壁表面移除半导体层 110的部分，以形成相邻的半导体层120之间的开口205B。
在所述实施例中，工艺520B移除具有横向宽度如深度330B(或平均横向宽度)的半导体层110的一部分。在一些实施例中，开口205B具有弧形表面。以图12为例，开口205B与半导体层110的保留部分可具有弧形界面(如表面440)。表面440自开口205B凸出至半导体层110中。综上所述，开口205B在沿着Z方向的中间高度中的深度，大于开口205B的顶部或底部与半导体层120交界的深度。在这些实施例中，深度330B指的是开口 205B的平均深度。此外，如p型金属氧化物半导体晶体管100A的上述内容，在工艺520B移除半导体层110时，可稍微蚀刻半导体层120的侧表面。如此一来，半导体层120目前可圆润化(或具有弧形表面)。以图12为例，半导体层各自具有凸出至源极/漏极沟槽204B中的圆润的表面430。此外，直接位于开口205B之上与之下的半导体层120的部分与进行工艺520B的前相比，其厚度减少。举例来说，这些部分的厚度比进行工艺520B的前的厚度少了约1％至约10％。
工艺520B可为任何合适工艺。在一实施例中，工艺520A与520B为相同方法。举例来说，工艺520A与520B均为标准清洁1溶液的实施工艺。工艺520A与520B亦可改用低温深反应性离子蚀刻工艺。在另一实施例中，工艺520A与520B为不同方法。举例来说，工艺520A可采用标准清洁1 溶液的湿蚀刻以形成开口205A，而工艺520B可采用低温深反应性离子蚀刻工艺以形成开口205B。在一些实施例中，不同的蚀刻方法造成不同的表面轮廓，使开口205A的表面420的轮廓与开口205B的表面440的轮廓彼此不同。表面440的轮廓与深度的意义将详述于下。
方法10的实施例10A与10B在此阶段分流，且工艺可由两种路径进行。图2B与图13至21显示方法10的实施例10A的后续步骤，而图2C与图 23至图28B显示方法10的实施例10B的后续步骤。
如图2C的步骤32A与图13所示，介电材料306B沉积于源极/漏极沟槽204B与开口205B中。介电材料306B可为氧化硅、氮氧化硅、碳氧化硅、碳氮氧化硅、或上述的组合。介电材料306B的沉积方法可为任何合适方法，比如前述用于沉积介电材料306A的方法。介电材料306B与介电材料306A的材料可相同或不同，端视设计需求而定。在一些实施例中，可基于介电常数选择适当的介电材料。在一实施例中，介电材料306B的介电常数低于介电材料306A的介电常数。在一些其他实施例中，介电材料306B 的介电常数高于介电材料306A的介电常数。介电材料306A的实施例将说明如下。
如图2C的步骤34A与图14所示，工艺540B回蚀刻介电材料306B以形成内侧间隔物206B。内侧间隔物206B的形成方法与内侧间隔物206A的形成方法共用许多类似方面(见图8的上述说明)。举例来说，工艺540B亦形成新的源极/漏极沟槽208B(与上述的源极/漏极沟槽208A类似)；内侧间隔物206B具有横向宽度340B(与内侧间隔物206A的横向宽度340A类似)；内侧间隔物206B与半导体层110交界于表面440(与内侧间隔物206A的表面410类似)；且内侧间隔物206B与源极/漏极沟槽208B交界于表面450(与内侧间隔物206A的表面420类似)。工艺540B与工艺540A可采用相同的蚀刻方法或不同的蚀刻方法。在所述实施例中，工艺540B与工艺540A采用不同的蚀刻方法。举例来说，工艺540A可采用湿蚀刻法，而工艺540B可采用干蚀刻法；或者工艺540A可采用标准清洁1溶液的湿蚀刻法，而工艺540B可采用标准清洁2溶液的湿蚀刻法。如上所述，不同的蚀刻方法可产生不同的表面轮廓。举例来说，表面450与表面420的轮廓不同。在所述实施例中，表面450的曲率小于表面420的曲率。此外，横向宽度340B 亦与内侧间隔物206A的横向宽度340A不同。横向宽度与表面轮廓的意义将详述如下。
如图2C的步骤34A与图15所示，方法10的实施例10A继续形成外延的源极/漏极结构210B于源极/漏极沟槽208B中。综上所述，外延的源极 /漏极结构210B与内侧间隔物206B交界于表面450。外延的源极/漏极结构 210B通常与外延的源极/漏极结构210A类似，且可由类似方法形成。然而外延的源极/漏极结构可包含不同掺质。在所述实施例中，外延的源极/漏极结构210B设置为用于n型金属氧化物半导体晶体管100B。综上所述，可在外延成长外延的源极/漏极结构210B时原位掺杂n型掺质，或非原位地掺杂n型掺质。举例来说，外延成长的硅源极/即即结构可掺碳以形成硅：碳的源极/漏极结构，可掺杂磷以形成硅：磷的源极/漏极结构，或可掺可掺杂碳与磷以形成硅：碳与磷的源极/漏极结构。如图16所示，可视情况形成接点蚀刻停止层220B于外延的源极/漏极结构210B上。
如图17所示，自设置为用于p型金属氧化物半导体晶体管100A的区域移除遮罩层360，并形成层间介电层230于外延的源极/漏极结构210A与 210B上，以及垂直地形成层间介电层230于隔离结构150上。层间介电层 230亦可沿着X方向形成于相邻的虚置栅极结构240之间，并沿着Y方向形成于相邻的外延的源极/漏极结构210A与210B之间。层间介电层230可包含介电材料，比如高介电常数材料、低介电常数材料、或极低介电常数材料。举例来说，层间介电层230可包含氧化硅、碳氧化硅、氮氧化硅、或上述的组合。层间介电层230的材料可与遮罩层350及/或遮罩层360的材料相同或不同。层间介电层230可包含单层或多层，且其形成方法可为合适技术如化学气相沉积、原子层沉积、及/或旋转涂布技术。在形成层间介电层230之后，可进行化学机械研磨工艺以移除多余的层间介电层230，并平坦化层间介电层230的上表面。层间介电层230除了其他功能之外，可提供p型金属氧化物半导体晶体管100A与n型金属氧化物半导体晶体管 100B的多种构件之间的电性隔离。
如图2C的步骤36A与图18所示，工艺560A选择性地移除设置为用于p型金属氧化物半导体晶体管100A的区域中的虚置栅极结构240，而工艺560B选择性地移除设置为用于n型金属氧化物半导体晶体管100B的区域中的虚置栅极结构240。移除虚置栅极结构240后分别产生栅极沟槽242A 与242B，其露出半导体堆叠的个别上表面与侧表面(沿着Y方向)。工艺560A 与560B各自为任何合适的光刻与蚀刻工艺。在一些实施例中，光刻工艺可包含形成光刻胶层、曝光光刻胶至一图案、进行曝光后烘烤工艺、以及显影光刻胶以形成遮罩单元，其露出含有虚置栅极结构240的区域。接着可经遮罩单元选择性地蚀刻虚置栅极结构240。在一些其他实施例中，栅极间隔物层200及/或202可作为遮罩单元或其部分。工艺560A与560B可为相同或不同的工艺，且可进行相同或不同的时间。综上所述，可在相同或不同的时间中，形成栅极沟槽242A与242B。
如图2C的步骤38A与40A及图19所示，经由半导体层120的露出侧表面选择性地移除半导体层110的残留部分。举例来说，工艺580A移除设置为用于p型金属氧化物半导体晶体管100A的区域中的半导体层110，且工艺580B移除设置为用于n型金属氧化物半导体晶体管100B的区域中的半导体层110。与工艺520A与520B类似，工艺580A与580B可稍光刻响半导体层120。举例来说，半导体层120的厚度可减少约1％至约10％。移除半导体层110的残留部分，可形成悬空的半导体层120，并分别形成开口244A与244B于垂直的相邻层状物之间。综上所述，半导体层120的中心部分各自具有露出的上表面与下表面。换言之，在X方向周围露出每一半导体层120的中心部分周长。开口244A可具有长度600A，而开口244B 可具有长度600B。在所述实施例中，开口244A与244B的表面为弧形。综上所述，开口244A与244B在沿着Z方向的不同高度处，各自具有不同长度。因此长度600A与600B分别为开口244A与244B的平均长度。长度 600A与600B可彼此相同或不同。这将详述于下。
工艺580A与580B可为任何合适的蚀刻工艺。此外，工艺580A与580B 可为相同或不同的工艺，且可进行相同或不同的时间。工艺除了露出半导体层120的中心部分的上表面与下表面之外，亦分别露出内侧间隔物206A 与206B的侧壁表面。工艺580A与580B可或可不调整露出的侧壁表面。举例来说，工艺580A露出内侧间隔物206A的表面460。表面460可与表面410相同或不同，端视蚀刻方法的选择及/或内侧间隔物206A的材料而定。类似地，工艺580B露出内侧间隔物206B的侧壁表面470，且表面470 可与表面440相同或不同，端视蚀刻方法的选择及/或内侧间隔物206B的材料而定。
如图2C的步骤42A与图20所示，栅极结构250A形成于开口244A与栅极沟槽242A中。举例来说，栅极介电层246A形成于半导体层120之上与之间，而导电金属层248A形成于栅极介电层246A的部分之上与之间。在一些实施例中，栅极介电层246A包含多层。举例来说，栅极介电层246A 可包含高介电常数的介电层。可顺应性地形成高介电常数的栅极介电层，使其至少部分地填入栅极沟槽242A。在一些实施例中，高介电常数的栅极介电层可环绕每一半导体层120的露出表面，即360度地环绕每一半导体层120。高介电常数的栅极介电层亦可形成于内侧间隔物206A与栅极间隔物层200的侧表面上。高介电常数的栅极介电层所含的介电材料的介电常数可大于氧化硅的介电常数(近似3.9)。举例来说，高介电常数的栅极介电层可包含氧化铪，其介电常数可为约18至约40。在多种其他例子中，高介电常数的栅极介电层可包含氧化锆、氧化钇、氧化镧、氧化钆、氧化钛、氧化钽、氧化铪铒、氧化铪镧、氧化铪钇、氧化铪铝、氧化铪锆、氧化铪钛、氧化铪钽、氧化钛锶、或上述的组合。高介电常数的栅极介电层的形成方法可为任何合适工艺，比如化学气相沉积、物理气相沉积、原子层沉积、或上述的组合。
在一些实施例中，栅极介电层246A还包含界面层。界面层形成于半导体层120与高介电常数的介电层之间。可采用任何合适方法形成界面层，比如原子层沉积、化学气相沉积、或其他沉积方法。亦可改用氧化工艺如热氧化或化学氧化以形成界面层。在此例中，界面层不形成于内侧间隔物 206A或栅极间隔物层200的侧壁上。在许多实施例中，界面层可改善半导体基板与后续形成的高介电常数介电层之间的粘着性。然而在一些实施例中，可省略界面层。
导电金属层248A形成于栅极介电层246A上，并填入栅极沟槽242A 与开口244A的其余空间。导电金属层248A可包含功函数金属层。在所述实施例中，导电金属层248A设置为用于p型金属氧化物半导体晶体管 100A。综上所述，功函数金属层可包含任何合适的p型功函数金属材料如氮化钛、钌、铱、锇、铑、或上述的组合。导电金属层248A亦可包含填充金属层。填充金属层可包含任何合适材料，比如铝、钨、铜、钴、镍、铂、钌、或上述的组合。在一些实施例中，进行化学机械研磨以露出层间介电层230的上表面。栅极介电层246A与导电金属层248A一起形成栅极结构 250A。栅极结构250A接合多个半导体层120，以形成多个栅极通道。多个栅极通道各自具有通道长度(或平均通道长度)，其与开口244A的长度600A 相同。综上所述，长度600A亦可视作通道的长度。
如图2C的步骤44A与图20所示，栅极结构250B形成于开口244B与栅极沟槽242B中。栅极结构250B与栅极结构250A可具有类似结构。举例来说，栅极结构250B可包含栅极介电层246B与导电金属层248B。栅极介电层246B可包含高介电常数的介电层(如氧化铪)与界面层。导电金属层 248B可包含功函数金属层与填充金属层。在所述实施例中，导电金属层248B设置为用于n型金属氧化物半导体晶体管100B。综上所述，功函数金属层可包含任何合适的n型功函数金属材料，比如钛、铝、钽、钛铝、氮化钛铝、碳化钽、碳氮化钽、氮化钽硅、或上述的组合。填充金属层可包含任何合适材料，比如铝、钨、铜、钴、镍、铂、钌、或上述的组合。栅极结构250B接合多个半导体层120，以形成多栅极通道。多栅极通道各自具有的通道长度(或平均通道长度)与开口244B的长度600B实质上相同。综上所述，长度600B亦可视作通道的长度。长度600B与长度600A可相同或不同。
如上所述，内侧间隔物206A与内侧间隔物206B可具有相同或不同的材料、相同或不同的横向宽度、以及相同或不同的表面轮廓。p型金属氧化物半导体晶体管100A与n型金属氧化物半导体晶体管100B可具有相同或不同的栅极通道长度。可调整内侧间隔物的材料与横向宽度，以达纳米片主的互补式金属氧化物半导体装置的整体电容平衡。可调整栅极通道长度，以达纳米片为主的互补式金属氧化物半导体装置的整体电流平衡。可调整内侧间隔物的表面轮廓，以最佳化外延的源极/漏极结构品质。
更特别的是，纳米片为主的互补式金属氧化物半导体装置包括多种装置区，其可视作电容器。举例来说，内侧间隔物206A可视作电容器的介电介质，其位于一对垂直对准的导电板(比如外延的源极/漏极结构210A的侧壁与栅极结构250A的侧壁)之间。电容器标示如图20中的区域260A。类似地，内侧间隔物206B可视作另一电容器的介电介质，其位于一对垂直对准的导电板(比如外延的源极/漏极结构210B的侧壁与栅极结构250B的侧壁)之间。电容器标示如图20中的区域260B。在一些实施例中，区域260A 与区域260B的电容平衡时，可达纳米片为主的互补式金属氧化物半导体装置的最佳效能。平衡电容的方法需分别调整每一电容器的参数。
在平行板状电容器中，电容正比于介电介质的介电常数，并反比于板间距离，如下式所示：
Figure BDA0002581093780000201
其中C为电容器的电容，ε为介电介质的电容率，ε0为真空的电容率， A为平板面积，d为板间分隔距离，而k为介电介质的介电常数。因此介电常数越小则电容越低，分隔距离越小则电容越大。本发明实施例的方法可提供形成不同材料组成及/或横向宽度的内侧间隔物的工艺弹性，因此独立地最佳化区域260A与260B以最佳化纳米片为主的互补式金属氧化物半导体装置的效能。
在一实施例中，内侧间隔物206A的横向宽度340A为约5nm至约7nm。若横向宽度340A过小(比如小于5nm)，则在后续蚀刻工艺中对外延的源极 /漏极结构210A的保护不足。若横向宽度340A过大(比如大于7nm)，则额外的芯片引脚成本造成效能增进不值得。相反地，内侧间隔物206B的横向宽度340B为约0.5nm至约5nm。换言之，内侧间隔物206A的横向宽度 340A可等于内侧间隔物206B的横向宽度340B，或比内侧间隔物206B的横向宽度340B大了高达约6.5nm。若横向宽度340B过小(比如小于0.5nm)，则内侧间隔物的尺寸可信度不足。若横向宽度340B过大(比如大于5nm)，则太接近内侧间隔物206A的横向宽度而无法达到电容平衡。在一实施例中，内侧间隔物206A包含的介电材料的介电常数，小于内侧间隔物206B的介电材料的介电常数。在一些实施例中，横向宽度340A与横向宽度340B 之间的比例可为约14至1.1。若比例过小(比如小于1.1)，则平衡电容的优点无法抵消制作不对称内侧间隔物结构的相关制造成本。若比例过大(比如大于14)，则p型金属氧化物半导体晶体管100A需占有不必要的大芯片空间，或n型金属氧化物半导体晶体管100B因小内侧间隔物尺寸而面临制作挑战。
在一些实施例中，最佳化纳米片为主的互补式金属氧化物半导体装置，亦需整体平衡的电流。举例来说，p型金属氧化物半导体晶体管或纳米片为主的互补式金属氧化物半导体装置采用空穴作为电荷载子，而n型金属氧化物半导体晶体管或纳米片为主的互补式金属氧化物半导体装置采用电子作为电荷载子。由于空穴的迁移率远小于电子的迁移率，p型金属氧化物半导体晶体管中的迁移路径(与通道长度)小于n型金属氧化物半导体晶体管中的迁移路径以达相同的电流等级，进而最大化可行的最大漏极电流(如开启电流)。在一实施例中，存储器单元中的p型金属氧化物半导体晶体管 100A的通道的长度600A为约5nm至约15nm。若通道长度过小(比如小于 5nm)，则可能弱化通道区的栅极控制而增加漏电流。若通道长度过大(比如大于15nm)，则额外的芯片引脚成本造成效能增进不值得。相反地，n型金属氧化物半导体晶体管100B的通道的长度600B为约10nm至约20nm。在一实施例中，通道的长度600B比通道的长度600A大了约5nm至约10 nm。若通道的长度600B过小(比如小于约10nm)，则太接近p型金属氧化物半导体晶体管100A的通道长度，而无法达到电流平衡。若通道的长度 600B过大(比如大于约20nm)，则额外的芯片引脚成本造成效能增进不值得。在一些实施例中，通道的长度600B与通道的长度600A之间的比例可为约1.3至4。若上述比例过小，则平衡电流的优点无法抵消制作不对称的内侧间隔物结构所需的额外制造成本。若上述比例过大(比如大于4)，则n 型金属氧化物半导体晶体管100B需占据不必要的大芯片空间，或p型金属氧化物半导体晶体管100A将因小通道尺寸而面临制作挑战(比如形成栅极构件的挑战)。
图21A与图21B分别为区域260A与260B的放大剖视图，其显示表面轮廓的尺寸。在一些实施例中，区域260A中的每一半导体层120具有相同的表面轮廓，比如表面400所用的轮廓。半导体层120亦可各自具有外侧表面的平坦的部分800A。如图21A所适，表面400与部分800A在分隔点 700A分隔。在一些实施例中，分隔点700A为沿着Y方向延伸的分隔线的部分。表面400亦具有尖端点710A。相同半导体层120的尖端点710A与分隔点700A之间沿着X方向的水平距离，为表面400的最大的横向宽度 610A。在一实施例中，最大的横向宽度610A为约0.5nm至约4.0nm。相同半导体层120的尖端点710A与分隔点700A之间沿着Z方向的垂直距离，为半导体层120的厚度620A的约一半。在一实施例中，厚度620A为约3nm 至约8nm。半导体层120与内侧间隔物206A交界于界面点730A。在一些实施例中，界面点730A为沿着Y方向延伸于半导体层120与内侧间隔物 206A之间的界面线的部分。在一些实施例中，半导体层120亦与外延的源极/漏极结构210A交界于相同的界面点730A。如图所示，半导体层120各自凸出至外延的源极/漏极结构210A中。以图8为例，工艺540A可蚀刻移除适当量的介电材料306A，使半导体层120各自朝源极/漏极沟槽208A延伸更多。尖端点710A与界面点730A之间的水平距离630A，指的是半导体层120与内侧间隔物206A相较，凸出至外延的源极/漏极结构中的量。应理解的是，适当的水平距离630A可改善外延的源极/漏极结构210A的成长条件。举例来说，已知外延的源极/漏极结构可成长于半导体基板上而不成长于介电材料(比如内侧间隔物206A的介电材料)上。综上所述，半导体层120的弧形部分凸出至源极/漏极沟槽208A中，可提供较大表面积以改善外延成长。水平距离630A可为约0.5nm至约2.0nm。
如图21A所示，尖端点710A与界面点730A定义表面400的部分810A。可在尖端点710A与界面点730A之间沿着X方向的中间点处，由部分810A 与部分800A之间沿着Z方向的垂直分隔距离640A说明部分810A的曲率。在一实施例中，垂直分隔距离640A为约0.2nm至约2.0nm。
如上所述，内侧间隔物206A可具有面对外延的源极/漏极结构210A的弧形表面420。表面420可具有尖端点740A。与半导体层120之间的栅极结构的厚度670A相较，可由界面点730A与尖端点740A之间沿着X方向的水平距离650A说明表面420的曲率。在一实施例中，水平距离650A小于约2nm。半导体层120之间的栅极结构的厚度670A，是横向地取决于初始半导体层110的厚度。换言之，厚度670A与厚度300类似。在一实施例中，工艺580A稍微蚀刻移除半导体层120。因此厚度670A稍微大于厚度 300。举例来说，厚度670A比厚度300大了约1％至约10％。在一实施例中，厚度670A为约8nm至约15nm。
内侧间隔物206A亦可具有面对栅极结构250A的弧形表面460。换言之，内侧间隔物206A可具有沿着X方向朝栅极结构250A凸起的凹陷表面。综上所述，栅极结构具有末端凹陷的表面460，其沿着X方向向内凸起。表面460与部分800A交界于界面点720A。在一些实施例中，界面点720A 可为沿着Y方向延伸于半导体层120与内侧间隔物206A之间的界面线的部分。表面460亦可具有尖端点750A。与相邻半导体层之间的栅极结构 250A的厚度670A相较，可由界面点720A与尖端点750A之间沿着X方向的水平距离660A说明表面460的曲率。在一实施例中，水平距离660A小于约2nm。表面460的曲率可与表面420的曲率相同或不同。当曲率相同时，内侧间隔物206A在整个高度具有一致的横向宽度340A。当曲率不同时，内侧间隔物206A在沿着Z方向的不同高度具有不同的横向宽度，且横向宽度340A指的是平均横向宽度。
部分810A与表面420(内侧间隔物206A与外延的源极/漏极结构210A 之间的界面)交会于界面点730A(或延伸穿过界面点730A的界面线)，并形成角度900A。如图所示，角度900A大于90°。本发明的发明人发现当角度 900A小于或等于90°时，外延材料难以适当地填入部分810A与表面420 之间的完整空间。综上所述，空洞或缝隙会形成于此区域。与此相较，方法10的此实施例的角度900A可大于90°。因此外延的源极/漏极结构210A 较易且较可信地填入越过角度900A的完整空间，而不留下空洞或缝隙。在一些实施例中，表面400的轮廓至少部分取决于工艺520A(见图6)。如上所述，虽然工艺520A中的半导体层120具有低蚀刻速率，但工艺520A仍可改变半导体层120的轮廓形状，以得弧形的表面400。综上所述，可选择合适的蚀刻方法与调整蚀刻参数，以调整表面400的轮廓。举例来说，湿蚀刻工艺及/或高温化学蚀刻工艺会造成弧度较大的表面，而低温蚀刻工艺会造成弧度较小的表面。
区域260B与区域260A可共用许多类似参数与特性。举例来说，半导体层120可具有弧形的表面430，且内侧间隔物206B可具有弧形的表面450 与470，其分别与外延的源极/漏极结构210B与栅极结构250B交界。表面 430、450、与470彼此之间可具有相同轮廓或不同轮廓。举例来说，表面 430、450、与470可具有相同曲率。此外，表面430与表面400可具有相同或不同的曲率，表面450与表面420可具有相同或不同的曲率，且表面 470与表面460可具有相同或不同的曲率。在所述实施例中，表面430与 470的曲率分别与表面400与460的曲率相同。综上所述，区域260A与260B 的这些表面的多种方面(如标号与尺寸)类似。举例来说，最大的横向宽度 610B与最大的横向宽度610B可大致相同，厚度620B与厚度620A可相同，区域260B中的半导体层120亦凸出至外延的源极/漏极结构210B中如凸出至外延的源极/漏极结构210A中，与栅极结构250B亦具有凹陷末端的表面 470，其沿着X方向向内凸出。然而在所述实施例中，表面450与表面420 的曲率不同。这将详述于下。
如图所示，内侧间隔物206B与外延的源极/漏极结构210B交界于表面 450。此外，内侧间隔物206B与半导体层120交界于界面点730B。在一些实施例中，界面点730B为延伸于半导体层120与内侧间隔物206B之间的界面线的部分。在一些实施例中，半导体层120亦与外延的源极/漏极结构 210B交界于相同界面点730B。表面450可具有尖端点740B。与相邻半导体层之间的栅极结构250B的厚度670B相较，可由相同半导体层120的界面点730B与尖端点740B之间沿着X方向的水平距离650B说明表面450 的曲率。在一实施例中，水平距离650B小于约2nm。在所述实施例中，水平距离650B小于水平距离650A，而通道层之间的栅极结构的厚度670B 与厚度670A大致相同。换言之，表面450的曲率小于表面420的曲率。然而在其他实施例中，表面450的曲率可大于或约等于表面420的曲率。此外，所述实施例中表面450的曲率亦小于表面470的曲率。然而在其他实施例中，表面450的曲率可大于或约等于表面470的曲率。如上所述，表面470与表面450之间的距离为内侧间隔物206B的横向宽度340B。当表面470与450的曲率不同时，横向宽度340B显示内侧间隔物206B的平均横向宽度。在一实施例中，横向宽度340B小于约5nm。综上所述，n型金属氧化物半导体晶体管100B的横向宽度340B可小于p型金属氧化物半导体晶体管100A的横向宽度340A。
与区域260A的对应结构类似，部分810B(由表面430上的界面点730B 与尖端点710B定义)与表面450(内侧间隔物206B与外延的源极/漏极结构 210B之间的界面)交会于界面点730B(或延伸穿过界面点730B的界面线)，并形成角度900B。如图所示，角度900B大于90°。综上所述，与角度900A 的状况类似，可避免将外延的半导体材料填入尖锐角度中的大部分困难，且无空洞或缝隙形成于跨越角度900B的区域中。如上所述，在工艺520B 时可选择合适的蚀刻方法并调整蚀刻参数，以改变表面430的轮廓(见图6)。举例来说，湿蚀刻工艺及/或高温化学蚀刻工艺会造成弧度较大的表面，而低温蚀刻工艺会造成弧度较小的表面。综上所述，表面430的曲率小于表面400的曲率。
上述内容说明方法10的实施例10A。方法10的实施例10B与实施例 10A共用相同的步骤12至30，如图2A所示。此外，图2C与图22至27 显示步骤32B至44B，其与实施例10A不同。换言之，方法10的实施例 10B自步骤30至步骤32B并至步骤44B。由于后续步骤32B至44B与步骤 32A至46A共用的许多相同或类似特征已说明如上，下述内容将缩减以求简化与简洁。
如图2C的步骤32B与图22所示，外延的源极/漏极结构210B形成于源极/漏极沟槽204B中(见图12)。此步骤与图10的实施例10A具有一些差异。在实施例10A中，形成外延的源极/漏极结构210A之前，沉积介电材料306A至源极/漏极沟槽204B中，且介电材料306A的一部分之后形成内侧间隔物206A。相反地，实施例10B省略此步骤。换言之，实施例10B中不形成内侧间隔物。综上所述，外延的源极/漏极结构210B与半导体层110 直接交界于表面440。在其他实施例中，外延的源极/漏极结构210B通常与实施例10A的外延的源极/漏极结构210B类似(并与外延的源极/漏极结构 210A类似，除了掺杂n型掺质而非p型掺质)。此外，图2D的步骤34B的工艺步骤与图2B的步骤32A的工艺步骤类似。与实施例10A类似，可视情况形成接点蚀刻停止层220于外延的源极/漏极结构210B上(见图23)。
此外，图2C中实施例10B的工艺步骤34B至44B通常与图2B中实施例10A的工艺步骤36A至46A类似。举例来说，层间介电层230形成于设置为用于p型金属氧化物半导体晶体管100A的区域与设置为用于n型金属氧化物半导体晶体管100B的区域上(见图2D的步骤34B与图24)；工艺 760A与760B自上述区域移除虚置栅极结构240，并分别形成栅极沟槽242A 与242B(见图25)；工艺780A与780B自上述区域移除半导体层110的残留部分，并分别形成开口244A与244B(见图2D的步骤36B至38B与图 26)。然而设置为用于n型金属氧化物半导体晶体管100B的区域中没有内侧间隔物，因此开口244A与244B可具有不同轮廓。在图26所示的一实施例中，工艺780A设置为移除半导体层110其实质上所有的残留部分，而实质上不影响内侧间隔物206A。举例来说，选用的蚀刻化学剂蚀刻移除半导体层110的半导体材料的速率，实质上大于蚀刻移除内侧间隔物206A的介电材料306A的速率。换言之，蚀刻选择性可大幅决定p型金属氧化物半导体装置侧部的蚀刻量。相反地，设置为用于n型金属氧化物半导体晶体管 100B的区域中的外延的源极/漏极结构210B与半导体层110直接交界。调整蚀刻时间可控制蚀刻量。在所述实施例中，工艺780B会造成弧形的表面 480。弧形的表面480与弧形的表面440可面对相反方向(与图22相较)。换言之，在沿着Z方向的高度的中间点的开口244B的宽度，可大于沿着Z 方向的最高高度或最低高度处的开口244B的宽度。综上所述，弧形的表面 480可包含半导体层110的半导体材料、外延的源极/漏极结构210B的半导体材料、或上述两者。在一些实施方式中，工艺780B可保留少部分的半导体层110。在一些其他实施方式中，沿着外延的源极/漏极结构210B的少部分完全移除半导体层110。开口244B沿着X方向的平均的长度620B，可大幅决定n型金属氧化物半导体晶体管100B的通道长度，如下详述。
如图2D的步骤40B与42B及图27所示，栅极结构250A形成于p型金属氧化物半导体晶体管100A的开口244A与栅极沟槽242A中，而栅极结构250B形成于n型金属氧化物半导体晶体管100B的开口244B与栅极沟槽242B中。与实施例10A所述的上述内容类似，栅极结构250A包括栅极介电层246A与导电金属层248A，与栅极结构250B包括栅极介电层246B 与导电金属层248B。在一些实施例中，这些层状物包含的材料可与实施例 10A的前述内容中的材料类似或相同。栅极结构250A具有通道的长度 680A。通道的长度680A可与实施例10A的长度600A类似或相同。栅极结构250B具有通道的长度680B。通道的长度680B可与实施例10A的通道的长度600B类似或相同。此外如图27所示，区域270A包括电容器，其与实施例10A的上述区域260A类似。然而区域270B不含类似的电容器，其与实施例10A的上述区域260B不同。举例来说，栅极结构250B(包含导电材料)与外延的源极/漏极结构210B(包含另一导电材料)直接交界。此外，栅极结构250B具有末端凹陷的表面480，其沿着X方向向外凸起，与向内凸起的栅极结构250A相反。应理解的是，内侧间隔物的目的之一为在后续工艺(如形成接点孔的蚀刻工艺)时，保护外延的源极/漏极结构。然而n型掺杂的外延的源极/漏极结构210B与p型掺杂的外延的源极/漏极结构210A 对后续工艺的敏感性不同。举例来说，在无内侧间隔物保护的状况下，后续工艺较易蚀刻(因此损伤)p型掺杂的外延的源极/漏极结构210A，而相同条件下的后续工艺中的n型掺杂的外延的源极/漏极结构210B具有较高抗性。综上所述，一些实施例的n型金属氧化物半导体晶体管100B不需且可省略内侧间隔物。
图28A与28B分别为区域270A与270B的放大剖视图，显示表面轮廓的尺寸。区域270A与实施例10A的区域260A实质上类似，而区域270B 与区域260B不同。对区域270A而言(如区域260A相关的上述内容)，半导体层120可具有弧形表面400，而内侧间隔物206A可具有弧形表面420与 460，其分别与外延的源极/漏极结构210A及栅极结构250A交界。表面400、 420、与460可具有相同轮廓或不同轮廓。举例来说，表面400、420、与 460可具有相同曲率或不同曲率。
在区域270B中，其结构与实施例10A的区域260A或区域260B的结构实质上不同。在一些实施例中，每一半导体层120共用相同的表面轮廓如表面430。此外，半导体层120各自具有外侧表面的平坦的部分800B。如图28B所示，表面430与部分800B在分隔点700B彼此分隔。在一些实施例中，分隔点为沿着Y方向延伸的分隔线的部分。表面430亦具有尖端点710B。相同的半导体层120的尖端点710B与分隔点700B之间沿着X 方向的水平距离，为表面430的最大的横向宽度610B。在一实施例中，最大的横向宽度610B为约0.5nm至约4.0nm。相同半导体层120的尖端点 710B与分隔点700B之间沿着Z方向的垂直距离，可为半导体层120的厚度620B的约一半。在一实施例中，厚度620B可与厚度620A相同。举例来说，厚度620A为约3nm至约8nm。
栅极结构250B与半导体层120B交界于部分800B。此外，栅极结构250B与外延的源极/漏极结构210B交界于表面480。表面480与部分800B 在分隔点720B彼此分隔。在一些实施例中，分隔点720B为沿着Y方向延伸于表面480与部分800B之间的分隔线。此外，表面480具有尖端点740B。分隔点720B与尖端点740B之间的水平距离，可为表面480的最大的横向宽度如水平距离660B。与栅极结构250B的厚度670B相较，可由最大的横向宽度如水平距离660B说明表面480的曲率。如图所示，半导体层120凸出至外延的源极/漏极结构210B中，使半导体层各自延伸的宽度大于栅极结构250B。
如图28B所示，尖端点710B与分隔点720B定义表面430的一部分 810B。
在尖端点710B与分隔点700B之间沿着X方向的中间位置处，可由部分810B与800B之间沿着Z方向的垂直分隔距离640B说明部分810B的曲率。在一实施例中，垂直分隔距离640B为约0.2nm至约2.0nm。
如上所述，栅极结构250B可具有面向外延的源极/漏极结构210B的弧形表面480。表面480可具有尖端点740B。与半导体层120之间的栅极结构250B的厚度670B相较，可由半导体层120之间的栅极结构250B的分隔点720B与尖端点740B之间沿着X方向的水平距离660B说明表面480 的曲率。在一实施例中，水平距离660B小于约2nm。半导体层120之间的栅极结构的厚度670B，大部分取决于初始半导体层110的厚度。换言之，厚度670B与厚度300及厚度670A类似。在一实施例中，厚度670B为约8 nm至约15nm。
部分800B与表面480在分隔点720B交会并具有角度900B。如图所示，角度900B小于90°。角度900B部分取决于表面480的轮廓，其至少部分取决于工艺780B(见图26)。综上所述，可选择合适的蚀刻方法与调整蚀刻参数，以改变角度900B的程度。举例来说，湿蚀刻工艺会造成较高弧形的表面，而气相化学蚀刻工艺会造成较低弧形的表面。
本发明实施例可提供多种优点至半导体工艺与半导体装置，但不局限于此。举例来说，公开的方法使纳米片为主的互补式金属氧化物半导体装置的p型金属氧化物半导体晶体管与n型金属氧化物半导体晶体管具有不同材料、尺寸、及/或表面轮廓的内侧间隔物。在另一例中，公开的方法使 p型金属氧化物半导体晶体管包含内侧间隔物，并使n型金属氧化物半导体晶体管不含内侧间隔物。因此p型金属氧化物半导体晶体管与n型金属氧化物半导体晶体管在调整参数使其效能达到最佳平衡上具有极大灵活性。如此一来，纳米片为主的互补式金属氧化物半导体装置可达优选的电容平衡及/或优选的电流平衡。本发明实施例可改善纳米片为主的晶体管的效能、功能、及/或可信度。
本发明一例示性实施例中，半导体装置包括半导体基板；第一对源极与漏极结构与第二对源极与漏极结构，位于半导体基板上；多个半导体层的第一堆叠与多个半导体层的第二堆叠；以及第一栅极与第二栅极。第一对源极与漏极结构为p型掺杂，且第二对源极与漏极结构为n型掺杂。半导体层的第一堆叠沿着第一方向连接第一对源极与漏极结构。半导体层的第二堆叠沿着第二方向连接第二对源极与漏极结构。第一栅极具有第一部分位于垂直相邻的第一堆叠的半导体层之间。第二栅极具有第二部分位于垂直相邻的第二堆叠的半导体层之间。第一部分沿着第一方向具有第一尺寸，且第二部分沿着第二方向具有第二尺寸。第二尺寸大于第一尺寸。
在一些实施例中，第一部分具有沿着第一方向向内凸出的凹陷末端表面，且第二部分具有沿着第二方向向外凸出的凹陷末端表面。在一些实施例中，半导体装置还包括沿着第一方向具有第三尺寸，且连接第一对源极与漏极结构的一者与第一部分的第一内侧间隔物。在一些实施例中，第一堆叠的半导体层的一层包括一区域，其中该层的材料、第一内侧间隔物的材料、与第一对源极/漏极结构的一者的材料彼此交界。在一些实施例中，半导体装置还包括沿着第二方向具有第四尺寸，且连接第二对源极与漏极结构的一者与第二部分的第二内侧间隔物。第四尺寸小于第三尺寸。在一些实施例中，第一尺寸为约5nm至约15nm，第二尺寸为约10nm至约20 nm，第三尺寸为约5nm至约7nm，且第四尺寸为约0.5nm至约5nm。在一些实施例中，第一内侧间隔物包括第一材料，第二内侧间隔物包括第二材料，且第二材料与第一材料不同。在一些实施例中，第一内侧间隔物与第一对源极与漏极结构的一者具有第一界面，其具有第一表面轮廓；第二内侧间隔物与第二对源极与漏极结构的一者具有第二界面，其具有第二表面轮廓；以及第二表面轮廓与第一表面轮廓不同。在一些实施例中，半导体层的第一堆叠沿着第三方向堆叠，且第三方向垂直于第一方向。半导体层的第一堆叠的第一层具有沿着第一方向自第一内侧间隔物的边缘凸出第一距离至第一对源极与漏极结构的一者中的圆润末端部分。第一长度为约 0.5nm至约2nm。第一层的中间部分位于第一栅极的两个相邻部分之间并与其直接接触。圆润末端部分在第一长度的中间点处沿着第三方向具有第一厚度。中间部分具有沿着第三方向的第二厚度。第一厚度与第二厚度之间的第一厚度差异为约1nm至约4nm。在一些实施例中，半导体层的第二堆叠沿着第四方向堆叠，且第四方向垂直于第二方向。半导体层的第二堆叠的第二层具有沿着第二方向自第二内侧间隔物的边缘凸出第二距离至第二对源极与漏极结构的一者中的圆润末端部分。第二层的中间部分位于第二栅极的两个相邻部分之间并与其直接接触。圆润末端部分在第二长度的中间点处沿着第四方向具有第三厚度。中间部分沿着第四方向具有第四厚度。第三厚度与第四厚度之间的第二厚度差异，与第一厚度差异不同。
在本发明例示性的实施例中，半导体装置的形成方法包括接收结构。结构包括：半导体基板；第一半导体层与第二半导体层的第一堆叠，位于半导体基板上；第三半导体层与第四半导体层的第二堆叠，位于半导体基板上；第一虚置栅极结构，位于第一堆叠上；以及第二虚置栅极结构，位于第二堆叠上。第一半导体层与第二半导体层具有不同的材料组成，并彼此交错于第一堆叠中。第三半导体层与第四半导体层具有不同材料组成，且彼此交错于第二堆叠中。移除第一虚置栅极结构两侧上的第一堆叠的第一部分，以形成第一对源极/漏极沟槽，进而露出第一堆叠的一对第一侧表面。自露出的一对第一侧表面移除第一半导体层的第一部分，以形成第一间隙。形成第一内侧间隔物于第一间隙中，其中第一内侧间隔物沿着连接第一对源极/漏极沟槽的方向具有第一尺寸。外延成长第一对源极/漏极结构于第一对源极/漏极沟槽中。移除第二虚置栅极结构两侧上的第二堆叠的第一部分，以形成第二对源极/漏极沟槽，进而露出第二堆叠的一对第二侧表面。自露出的一对第二侧表面移除第三半导体层的第一部分，以形成第二间隙。形成第二内侧间隔物于第二间隙中，其中第二内侧间隔物沿着连接第二对源极/漏极沟槽的方向具有第二尺寸。第二尺寸与第一尺寸不同。外延成长第二对源极/漏极结构于第二对源极/漏极沟槽中。移除第一虚置栅极结构与第二虚置栅极结构，以形成第一栅极沟槽于第一堆叠上，并形成第二栅极沟槽于第二堆叠上。自第一栅极沟槽移除第一半导体层的第二部分。自第二栅极沟槽移除第三半导体层的第二部分。形成第一栅极于第一栅极沟槽中。形成第二栅极于第二栅极沟槽中。
在一些实施例中，外延成长第一对源极/漏极结构的步骤包括外延成长第一对源极/漏极结构，并以n型掺质掺杂第一对源极/漏极结构；外延成长第二对源极/漏极结构的步骤包括外延成长第二对源极/漏极结构，并以p型掺质掺杂第二对源极/漏极结构；以及形成第二内侧间隔物的步骤包括形成具有第二尺寸的第二内侧间隔物，且第二尺寸大于第一尺寸。在一些实施例中，移除第一半导体层的第一部分的步骤包括以第一蚀刻法移除，且移除第三半导体层的第一部分的步骤包括以第二蚀刻法移除。第二蚀刻法与第一蚀刻法不同。在一些实施例中，形成第二内侧间隔物的步骤包括形成的第二内侧间隔物与第一内侧间隔物的材料不同。在一些实施例中，形成第二内侧间隔物的步骤包括形成的第二内侧间隔物与第一内侧间隔物的表面轮廓不同。在一些实施例中，外延成长第一对源极/漏极结构的步骤包括成长于第一内侧间隔物与第一半导体层的一者之间的第一界面上，使第一对源极/漏极结构的一者直接接触第一界面；以及外延成长第二对源极/漏极结构的步骤包括成长于第二内侧间隔物与第三半导体层的一者之间的第二界面上，使第二对源极/漏极结构的一者直接接触第二界面。在一些实施例中，形成第一栅极的步骤包括形成接触第一内侧间隔物的表面的第一栅极，且形成第二栅极的步骤包括形成接触第二内侧间隔物的表面的第二栅极。
在本发明例示性的实施例中，半导体装置的形成方法包括接收结构。结构包括半导体基板；第一半导体层与第二半导体层的第一堆叠，位于半导体基板上；第三半导体层与第四半导体层的第二堆叠，位于半导体基板上；第一虚置栅极结构，位于第一堆叠上，以及第二虚置栅极结构，位于第二堆叠上。第一半导体层与第二半导体层具有不同的材料组成，并彼此交错于第一堆叠中。第三半导体层与第四半导体层具有不同材料组成，且彼此交错于第二堆叠中。移除第一虚置栅极结构两侧上的第一堆叠的第一部分，以形成第一对源极/漏极沟槽，进而露出第一堆叠的一对第一侧表面。自露出的一对第一侧表面移除第一半导体层的第一部分，以形成第一间隙。形成第一内侧间隔物于第一间隙中，其中第一内侧间隔物沿着连接第一对源极/漏极沟槽的方向各自具有第一尺寸。外延成长第一对源极/漏极结构于第一对源极/漏极沟槽中，使第一对源极/漏极结构直接接触第一内侧间隔物之一。移除第二虚置栅极结构两侧上的第二堆叠的第一部分，以形成第二对源极/漏极沟槽，进而露出第二堆叠的一对第二侧表面。自露出的一对第二侧表面移除第三半导体层的第一部分，以形成第二间隙。外延成长第二对源极/漏极结构于第二对源极/漏极沟槽中，使第二对源极/漏极结构各自直接接触第三半导体层的第二部分的侧表面。移除第一虚置栅极结构与第二虚置栅极结构，以形成第一栅极沟槽于第一堆叠上，并形成第二栅极沟槽于第二堆叠上。自第一栅极沟槽移除第一半导体层的第二部分。自第二栅极沟槽移除第三半导体层的第二部分。形成第一栅极于第一栅极沟槽中。形成第二栅极于第二栅极沟槽中。
在一些实施例中，形成第一栅极的步骤包括形成第一凹陷的栅极末端表面，其沿着第一方向向内凸出；以及形成第二栅极的步骤包括形成第二凹陷的栅极末端表面，其沿着第一方向向外凸出。在一些实施例中，形成第一栅极的步骤包括形成接触第一内侧间隔物的表面的第一栅极，且形成第二栅极的步骤包括形成接触第二对源极/漏极结构的表面的第二栅极。
上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本发明构思与范围，并可在未脱离本发明的构思与范围的前提下进行改变、替换、或变动。

Claims (1)

1.一种半导体装置，包括：
一半导体基板；
一第一对源极与漏极结构与一第二对源极与漏极结构，位于该半导体基板上，其中该第一对源极与漏极结构为p型掺杂，且该第二对源极与漏极结构为n型掺杂；
多个半导体层的一第一堆叠，沿着一第一方向连接该第一对源极与漏极结构，以及多个半导体层的一第二堆叠，沿着一第二方向连接该第二对源极与漏极结构；以及
一第一栅极，具有一第一部分位于垂直相邻的该第一堆叠的所述多个半导体层之间，以及一第二栅极，具有一第二部分位于垂直相邻的该第二堆叠的所述多个半导体层之间，
其中该第一部分沿着该第一方向具有一第一尺寸，该第二部分沿着该第二方向具有一第二尺寸，且该第二尺寸大于该第一尺寸。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114914159A (zh) * 2022-06-16 2022-08-16 上海集成电路制造创新中心有限公司 Gaa晶体管制备方法、器件的制备方法、器件以及设备

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210408285A1 (en) * 2020-06-26 2021-12-30 Intel Corporation Gate-all-around integrated circuit structures having germanium-doped nanoribbon channel structures
US20220005951A1 (en) * 2020-07-05 2022-01-06 International Business Machines Corporation Strained Semiconductor FET Devices with Epitaxial Quality Improvement
US20230018480A1 (en) * 2021-07-16 2023-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method for forming the same
US20230037719A1 (en) * 2021-08-08 2023-02-09 Applied Materials, Inc. Methods of forming bottom dielectric isolation layers
WO2023030653A1 (en) * 2021-09-03 2023-03-09 Imec Vzw A nanostructure comprising nanosheet or nanowire transistors
KR20230129697A (ko) * 2022-03-02 2023-09-11 삼성전자주식회사 반도체 장치
KR20230164831A (ko) * 2022-05-26 2023-12-05 삼성전자주식회사 반도체 장치

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US20150228788A1 (en) * 2014-02-13 2015-08-13 United Microelectronics Corp. Stress memorization process and semiconductor structure including contact etch stop layer
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9899416B2 (en) * 2016-01-11 2018-02-20 Samsung Electronics Co., Ltd. Semiconductor device and fabricating method thereof
TWI612674B (zh) * 2016-03-24 2018-01-21 台灣積體電路製造股份有限公司 鰭式場效電晶體及其製造方法
KR102574454B1 (ko) * 2016-12-16 2023-09-04 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102400558B1 (ko) * 2017-04-05 2022-05-20 삼성전자주식회사 반도체 소자
US10566245B2 (en) * 2017-04-26 2020-02-18 Samsung Electronics Co., Ltd. Method of fabricating gate all around semiconductor device
KR102381197B1 (ko) * 2017-12-08 2022-04-01 삼성전자주식회사 반도체 소자
KR102471539B1 (ko) * 2017-12-27 2022-11-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10325820B1 (en) * 2018-01-10 2019-06-18 International Business Machines Corporation Source and drain isolation for CMOS nanosheet with one block mask
US11062959B2 (en) * 2018-03-19 2021-07-13 International Business Machines Corporation Inner spacer and junction formation for integrating extended-gate and standard-gate nanosheet transistors
US10566438B2 (en) * 2018-04-02 2020-02-18 International Business Machines Corporation Nanosheet transistor with dual inner airgap spacers
US10971585B2 (en) * 2018-05-03 2021-04-06 International Business Machines Corporation Gate spacer and inner spacer formation for nanosheet transistors having relatively small space between adjacent gates
KR102473659B1 (ko) * 2018-08-08 2022-12-02 삼성전자주식회사 반도체 소자
CN113261075A (zh) * 2018-12-21 2021-08-13 应用材料公司 用于形成触点的处理系统和方法
US10957761B2 (en) * 2019-03-26 2021-03-23 International Business Machines Corporation Electrical isolation for nanosheet transistor devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114914159A (zh) * 2022-06-16 2022-08-16 上海集成电路制造创新中心有限公司 Gaa晶体管制备方法、器件的制备方法、器件以及设备

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