CN115497875A - 半导体结构及其形成方法 - Google Patents

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彭远清
吴于贝
吕侑珊
赖宏裕
陈贞妤
王文昀
李唐明
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Abstract

一种半导体结构包含从基底延伸且沿第一方向纵向定向的鳍片，其中鳍片包含半导体层堆叠，设置于基底上且沿与第一方向垂直的第二方向纵向定向的隔离部件，其中隔离部件邻近鳍片设置，及具有设置于半导体层堆叠上的顶部及与半导体层堆叠交错的底部的金属栅极结构。再者，金属栅极结构的底部的侧壁由隔离部件的第一侧壁定义，且金属栅极结构的顶部横向延伸至隔离部件的顶面。

Description

半导体结构及其形成方法
技术领域
本公开实施例涉及一种半导体结构及其形成方法，且特别涉及一种用于多栅极场效晶体管的半导体结构及其形成方法。
背景技术
半导体集成电路(integrated circuit，IC)产业经历了指数级增长。IC材料和设计的技术进步产生了几代IC，每一代的电路都比上一代更小、更复杂。在IC演进的过程中，功能密度(即每芯片面积互连装置的数量)已普遍增加，而几何尺寸(即可以使用制造工艺创造的最小组件(或线))已变小。此按比例缩小的过程通常通过增加生产效率和降低相关成本，来提供好处。此按比例缩小还增加了加工和制造IC的复杂性，且为了实现这些进步，需要在IC加工和制造方面进行类似的发展。
作为一类型的多栅极晶体管的纳米片场效晶体管(A nanosheet field-effecttransistor,NS FET或替代地称为全绕式栅极场效晶体管GAA FET)通常可包含设置在主动区(例如鳍片)上的通道层(例如Si层)堆叠、在主动区上或中形成的源极/漏极(S/D)部件、及与通道层堆叠交错且在S/D部件之间插入的金属栅极堆叠。虽然形成NS FET的现有方法通常已经足够，但它们在所有方面都不是完全令人满意的。例如，在虚设栅极堆叠的图案化期间无意的覆盖偏移可能会导致结构缺陷，从而导致装置性能下降。
发明内容
本公开的一个实施例为一种形成半导体结构的方法，方法包含形成从半导体基底突出的鳍片，其中鳍片沿第一方向纵向定向，且其中鳍片包含交替的第一半导体层和第二半导体层的堆叠；形成沟槽以分开鳍片，其中沟槽沿垂直于第一方向的第二方向纵向定向；形成隔离结构于沟槽中；形成介电头盔于隔离结构上；形成虚设栅极结构于介电头盔上，其中虚设栅极结构的第一部分设置于鳍片上且沿第二方向纵向定向，其中虚设栅极结构的第二部分平行于第一部分且邻近隔离结构的侧壁设置，且其中虚设栅极结构的第三部分从第二部分延伸且至介电头盔的顶面上；形成多个源极/漏极部件于鳍片中；以及形成金属栅极结构取代虚设栅极结构及第二半导体层。
本公开的另一个实施例为一种形成半导体结构的方法，方法包含形成从基底突出且被第一沟槽分开的多个鳍片，其中每个鳍片都包含交替的多个通道层和多个非通道层的堆叠；将鳍片图案化，以形成垂直于鳍片纵向定向的第二沟槽；沿在第一沟槽和第二沟槽中露出的每个鳍片的侧壁形成披覆层；形成隔离结构于披覆层上，以填充第一沟槽和第二沟槽；形成介电部件于隔离结构上，其中介电部件从鳍片突出；形成虚设栅极结构，包含：形成在披覆层上且邻近介电部件的第一侧壁设置的第一部分；以及形成连接至第一部分且在介电部件的顶面上设置的第二部分；邻近虚设栅极结构的第一部分形成源极/漏极部件；以及用金属栅极结构取代虚设栅极结构、非通道层和披覆层。
本公开的又一个实施例为一种半导体结构，结构包含从基底延伸且沿第一方向纵向定向的鳍片，其中鳍片包含半导体层堆叠；设置于基底上且沿与第一方向垂直的第二方向纵向定向的隔离部件，其中隔离部件邻近鳍片来设置；以及具有顶部设置于半导体层堆叠上及底部与半导体层堆叠交错的金属栅极结构，其中金属栅极结构的底部的侧壁由隔离部件的第一侧壁定义，且其中金属栅极结构的顶部横向延伸至隔离部件的顶面。
附图说明
根据以下的详细说明并配合说明书附图做完整公开。应注意的是，根据本产业的一般作业，各种部件并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
图1A和1B示出了根据本公开的各种实施例的用于制造半导体结构的示例方法的流程图。
图2A、3A、4A、5A、6A、7A、8A、9A-1、9A-2、10A、11A-1、11A-2、12、15A和16A是根据本公开的各种实施例的示例半导体结构的平面俯视图。
图2B、3B、4B、5B、6B、7C、8C、9B、10B、11B、15C和16C分别是根据本公开的各种实施例的在图1和/或2中所示方法的中间阶段的沿图2A、3A、4A、5A、6A、7A、8A、9A-1、10A、11A-1、15A和16A中所示的线AA’的半导体结构的剖面图。
图2C、3C、4C、5C、6C、7D、8D、15D和16D分别是根据本公开的各种实施例的在图1和/或2中所示方法的中间阶段的沿图2A、3A、4A、5A、6A、7A、8A、9A-1、10A、11A-1、15A和16A中所示的线BB’的半导体结构的剖面图。
图8E、9C、10C和11C分别是根据本公开的各种实施例的在图1和/或2中所示方法的中间阶段的沿图8A、9A-1、10A和11A-1中所示的线CC’的半导体结构的剖面图。
图8F、9D、10D和11D分别是根据本公开的各种实施例的在图1和/或2中所示方法的中间阶段的沿图8A、9A-1、10A和11A-1中所示的线DD’的半导体结构的剖面图。
图7B、8B、15B和16B分别是根据本公开的各种实施例的在图7A、8A、15A和16A中所示的半导体结构的一部分的三维透视图。
图13和14是根据本公开的各种实施例的示例半导体结构的剖面图。
附图标记说明：
100：方法
102,104,106,108,110,112,114,116,118,120：操作
200：结构
202：基底
203a,203b：沟槽
204：鳍片
205：非通道层
206：通道层
207：硬掩膜层
208：隔离部件
209：披覆层
211：介电结构
211a,211b：子层
214：介电头盔
220：栅极结构
220a,220a’：栅极堆叠
220b,260b：桥结构
220c,260c：突出部分
222a：顶栅极分隔物
230：蚀刻停止层
232：层间介电层
260：金属栅极结构
260a,260a’：金属栅极堆叠
262：栅极介电层
264：金属栅极电极
272：介电层
ML：多层结构
AA’、BB’、CC’：线
CD,S：宽度
P：间距
S1,S2：横向距离
W,W1,W2,W3,W5,W6：宽度
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施本公开的不同部件。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，在随后的公开内容中，一部件形成于另一部件上、连接至和/或耦合至另一部件上可包含这些部件以直接接触的方式形成的实施例，且还可包含在之间形成额外部件的实施例，使得特征可不直接接触。此外，其与空间相关用词。例如“在…的下方”、“之下”、“下”、“在…的上方”、“之上”、“上”及类似的用词，为了便于描述附图中一个元件或部件与另一个(些)元件或部件之间的关系。除了在附图中示出的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。
再者，当使用“约”、“大约”等描述数字或数字范围时，此术语旨在涵盖在包含所描述的数字在内的合理范围内的数字，例如在所述的数字的+/-10％内或本发明所属技术领域中技术人员理解的其他值。例如，术语“约5nm”涵盖从4.5nm到5.5nm的尺寸范围。再者，本公开可在各种范例中重复参考数字和/或字母。此重复是为了简单和清楚的目的，且其本身并不规定所讨论的各种实施例和/或配置之间的关系。
本公开基本上涉及半导体装置，且更特别地涉及在IC结构的存储器和/或标准逻辑单元中的FET，例如三维NS FET。通常，NS FET包含在FET的通道区中的多个垂直堆叠的片(例如，纳米片)、线(例如，纳米线)或棒(例如，纳米棒)。本公开包含多个实施例。不同实施例可具有不同优点，且任何实施例都不一定需要特定的优点。
现在共同参阅图1A和1B，根据本公开的各个面向示出的形成半导体结构(以下简称为结构)200的方法100的流程图。方法100仅是范例且不意图限制本公开的在权利要求书中明确记载的范围之外的部分。可在方法100之前、期间和之后提供额外操作，且可为了方法的额外实施例，取代、消除或移动所描述的一些操作。下面结合图2A和16D描述方法100，其中图2A、3A、4A、5A、6A、7A、8A、9A-1、9A-2、10A、11A-1、11A-2、12、15A和16A是根据一些实施例的结构200的平面俯视图；图2B、3B、4B、5B、6B、7C、8C、9B、10B、11B、15C和16C分别是根据一些实施例的沿图2A、3A、4A、5A、6A、7A、8A、9A-1、10A、11A-1、15A和16A中所示的线AA’的结构200的剖面图；图2C、3C、4C、5C、6C、7D、8D、15D和16D分别是根据一些实施例的沿图2A、3A、4A、5A、6A、7A、8A、9A-1、10A、11A-1、15A和16A中所示的线BB’的结构200的剖面图；图8E、9C、10C和11C分别是根据一些实施例的沿图8A、9A-1、10A和11A-1中所示的线CC’的结构200的剖面图；图8F、9D、10D和11D分别是根据一些实施例的沿图8A、9A-1、10A和11A-1中所示的线DD’的结构200的剖面图；图7B、8B、15B和16B分别是根据一些实施例的在图7A、8A、15A和16A中所示的结构200的一部分的三维透视图；且图13和14是根据本公开的一些实施例的结构200的剖面图。在这些实施例中，线AA’和DD’沿X轴穿过主动三维装置区(例如鳍片204)；BB’线沿Y轴穿过鳍片的通道区；线CC’沿X轴穿过披覆层(cladding layer)(例如披覆层209)。
结构200可为在IC的加工期间制造的中间装置或其一部分，中间装置可包含静态随机存取存储器(static random-access memory，SRAM)和/或逻辑电路、例如电阻、电容和电感器的无源元件及例如NS FET、FinFET、金属氧化物半导体场效晶体管(metal-oxidesemiconductor field effect transistor，MOSFET)、互补金属氧化物半导体(complementary metal-oxide semiconductor，CMOS)晶体管、双极晶体管(bipolartransistor)、高压晶体管(high voltage transistor)、高频晶体管(high frequencytransistor)和/或其他晶体管的主动元件。在这些实施例中，结构200包含一或多个NSFET。本公开不限于任何特定数量的装置或装置区，或任何特定装置配置。可对结构200添加额外部件，且可在结构200的另一些实施例中取代、修改或消除下面描述的一些部件。
在操作102，参阅图2A至2C，方法100形成包含从半导体基底202(以下称为基底202)突出的多个主动三维装置区204(以下称为鳍片204)的结构200，其中相邻鳍片204被具有沿Y轴定义的宽度S的沟槽203a分开。
基底202可包含元素(单一元素)半导体，例如硅(Si)、锗(Ge)和/或其他合适的材料；化合物半导体，例如碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)、锑化铟(indium antimonide)和/或其他合适的材料；合金半导体，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、和/或其他合适的材料。基底202可为具有均匀组成的单层材料。或者，基底202可包含适用于IC装置制造的具有相似或不同组成的多个材料层。
在这些实施例中，参阅图2B和2C，每个鳍片204都包含交替的非通道层(或牺牲层)205和通道层206垂直堆叠在基底202的突出部分上的多层结构(multi-layer structure，ML)、及在ML上的硬掩膜层207。在这些实施例中，非通道层205是配置为会在后续工艺步骤中被移除的牺牲层，从而在通道层206之间提供开口以在其中形成金属栅极堆叠。每个通道层206可包含半导体材料，例如Si、Ge、SiC、SiGe、GeSn、SiGeSn、SiGeCSn、其他合适的半导体材料或前述的组合，而每个非通道层205都具有不同于通道层206的组成。在一这样的范例中，通道层206可包含元素Si且非通道层205可包含SiGe。在另一范例中，通道层206可包含元素Si且非通道层205可包含元素Ge。在一些范例中，每个鳍片204可包含总共三到十对交替的非通道层205和通道层206。取决于具体的设计要求，也可应用其他配置。
在这些实施例中，硬掩膜层207是配置为促进栅极隔离部件的形成(下文详细讨论)且随后从结构200移除的牺牲层。因此，可基于栅极隔离部件的期望厚度，来调整硬掩膜层207的厚度。在一些实施例中，硬掩膜层207的厚度大于非通道层205和通道层206的厚度。硬掩膜层207可包含任何合适的材料，例如半导体材料，只要其组成不同于随后形成的栅极隔离部件和设置在其下方的通道层206的组成，以允许通过蚀刻工艺选择性移除。在一些实施例中，硬掩膜层207具有与非通道层205相似或相同的组成且包含例如SiGe。
在这些实施例中，形成ML包含在一系列外延工艺中交替成长非通道层205和通道层206。外延工艺可通过化学气相沉积(chemical vapor deposition，CVD)技术(例如，气相外延(vapor-phase epitaxy，VPE)、超高真空CVD(ultra-high vacuum CVD，UHV-CVD)、低压CVD(LP-CVD)和/或等离子体-辅助CVD(plasma-enhanced CVD，PE-CVD))、分子束外延、其他合适的选择性外延成长(selective epitaxial growth，SEG)工艺或前述的组合。外延工艺可使用含有合适材料的气体和/或液体前驱物(例如，用于非通道层205的Ge)，其与底下的基底(例如基底202)的组成交互作用。在一些范例中，非通道层205和通道层206可形成为纳米片(nanosheet)、纳米线(nanowire)或纳米棒(nanorod)。然后可以实施片(或线)释放工艺，以移除非通道层205以在通道层206之间形成开口，且随后在开口中形成金属栅极堆叠层，从而提供NS FET。对于硬掩膜层207具有与非通道层205相同的组成的实施例，硬掩膜层207也可通过与本文讨论的类似的外延工艺形成。
在这些实施例中，使用一系列光刻和蚀刻工艺从ML(及设置在其上的硬掩膜层207)制成鳍片204。例如，光刻工艺可包含形成覆盖ML的光刻胶层、将光刻胶层暴露于图案、执行曝光后烘烤工艺、及将曝光的光刻胶层显影，以形成图案化的掩膜元件(未示出)。然后图案化的掩膜元件作为蚀刻掩膜来蚀刻ML，从而使鳍片204突出基底202。蚀刻工艺可包含干式蚀刻、湿式蚀刻、反应性离子蚀刻(reactive ion etching，RIE)、其他合适的工艺或前述的组合。随后使用任何合适的工艺，例如灰化和/或光刻胶剥离，从ML移除图案化的掩膜元件。
形成鳍片204的方法的许多其他实施例可能是合适的。例如，可使用双图案化或多图案化工艺，来将鳍片204图案化。通常，双图案化或多图案化工艺结合了光刻和自对准工艺，从而允许创造具有例如比使用单一直接光刻工艺可获得的间距更小的间距的图案。例如，在一实施例中，牺牲层形成于基底202上且使用光刻工艺来图案化。使用自对准工艺，在图案化牺牲层旁边形成间隔物。然后移除牺牲层，然后可剩余的间隔物或心轴(mandrel)可用来将鳍片204图案化。
在操作104，参阅图3A至3C所示，方法100将鳍片204图案化以形成横跨鳍片204的沟槽203b。沟槽203b沿基本上垂直于鳍片204的纵向方向(例如X轴)的方向(例如Y轴)延伸穿过多个鳍片204，从而切割(或分离)鳍片204。方法100在操作104中可实施一系列类似于为形成鳍片204而实施的光刻和蚀刻工艺。例如，可先通过光刻图案化工艺，在鳍片204上形成图案化的光刻胶层(未示出)，且图案化的光刻胶层(和其下设置的随后被图案化的任何硬掩膜)作为蚀刻掩膜，对鳍片204施加蚀刻工艺，以形成沟槽203b。在形成沟槽203b之后，通过光刻胶剥离或等离子体灰化从结构200移除图案化的光刻胶层。在这些实施例中，沟槽203b由沿X轴测量的宽度W定义。在这些实施例中，宽度W与两个相邻虚设栅极堆叠(例如，栅极堆叠220a/220a’)之间的间距P有关，如下文详细讨论。因为要在沟槽203b中形成的介电部件(例如，介电结构211和介电头盔214)将两个相邻鳍片204的末端连接在一起且作为通过一系列的光刻和蚀刻工艺形成于其上的虚设栅极堆叠(及随后的金属栅极堆叠)的基底的一部分，沟槽203b的宽度配置为可维持虚设栅极堆叠的有序排列。在这方面，宽度W一般配置为间距P的倍数或W～nP，其中n为正整数，例如1、2、3等。在本公开中，符号“～”表示两个量基本上相同，即在彼此的+/-10％内。在一些实施例中，宽度W大于宽度S；尽管这些实施例不限于此。
随后，参阅图4A至4C，方法100在操作104形成隔离部件208，从而部分填充沟槽203a和203b，其中隔离部件208的顶面在最底部的非通道层205下。隔离部件208可包含氧化硅(SiO和/或SiO2)、原硅酸四乙酯(tetraethylorthosilicate，TEOS)、掺杂的氧化硅(例如，硼磷硅玻璃(borophosphosilicate glass，BPSG)、掺杂氟化物的硅酸盐玻璃(fluoride-doped silicate glass，FSG)、磷硅酸盐玻璃(phosphosilicate glass，PSG)、掺杂硼的硅酸盐玻璃(boron-doped silicate glass，BSG)等)、低k介电材料(其介电常数小于氧化硅的约为3.9的介电常数)、其他合适的材料或前述的组合。隔离部件208可包含浅沟槽隔离(shallow trench isolation，STI)部件。在一些实施例中，通过上述任何合适的方法，例如CVD、可流动CVD(flowable CVD，FCVD)、旋涂玻璃(spin-on-glass，SOG)、其他合适的方法或前述的组合，通过用上述介电材料填充将鳍片204分开的沟槽，来形成隔离部件208。随后可通过化学机械平坦化/抛光(chemical-mechanical planarization/polishing，CMP)工艺将介电材料平坦化且选择性回蚀刻，以形成隔离部件208。隔离部件208可包含单层结构或多层结构。
在操作106，参阅图5A至5C，方法100沿鳍片204的侧壁且在沟槽203a和203b中的隔离部件208上形成披覆层209。在这些实施例中，披覆层209和非通道层205是配置为在鳍片204的通道区中被金属栅极堆叠取代的牺牲层。在这些实施例中，披覆层209具有与非通道层205相同的组成且包含SiGe。在一些实施例中，通过上面讨论的关于形成ML的合适方法，来外延成长披覆层209。在一些实施例中，披覆层209顺应性沉积于结构200的表面上作为覆盖非晶层(blanket amorphous layer)，而不是外延成长。在一些范例中，披覆层209可形成为约5nm至约10nm的厚度。随后，方法100执行蚀刻工艺以选择性移除部分的披覆层209，从而露出部分的隔离部件208和硬掩膜层207的顶面。蚀刻工艺可包含干式蚀刻工艺、湿式蚀刻工艺、RIE工艺或前述的组合。
在操作108，参阅图6A至6C，方法100在隔离部件208上形成介电结构211，以完全填充沟槽203a和203b。介电结构211配置为隔离相邻的鳍片204且提供在形成伪栅极结构之前，可在其上形成介电头盔214的基底。介电结构211可包含任何合适的材料，例如SiO和/或SiO2、氮化硅(SiN)、碳化硅(SiC)、含氧的氮化硅(SiON)、含氧的碳化硅(SiOC)、含碳的氮化硅(SiCN)、FSG、低k介电材料、其他合适的材料或前述的组合。介电结构211可包含单层结构或如本文所示出的多层结构，其中介电结构211包含设置在子层211a上的子层211b。在一些实施例中，子层211a包含含氮介电材料，例如SiN和/或SiCN，且子层211b包含含氧介电材料，例如SiO和/或SiO2。在一些实施例中，介电结构211和隔离部件208的组成不同。可通过任何合适的方法，例如CVD、FCVD、SOG、其他合适的方法或前述的组合，来沉积介电结构211(或其每个子层)，且随后通过一或多个CMP工艺来平坦化，使得介电结构211的顶面与硬掩膜层207的顶面基本上共平面。
随后，在操作110，参阅图7A至7D，方法100在介电结构211上形成介电头盔214。介电头盔214可包含SiN、SiC、SiON、SiOC、SiCN、Al2O3、SiO和/或SiO2、高k介电材料(其具有大于氧化硅的约为3.9的k值的k值)、其他合适的材料或前述的组合。在这些实施例中，介电头盔214包含在后续处理步骤期间用来增强介电头盔214的抗蚀刻性的高k介电材料。介电头盔214可包含单层结构或多层结构。在一些实施例中，介电头盔214的介电常数大于介电结构211和隔离部件208的介电常数。在这些实施例中，介电头盔214的宽度W1由于披覆层209的存在而小于沟槽203b的宽度W。在这一方面上，宽度W约为宽度W1和每个披覆层209的厚度T的总和，或W～(W1+2T)。
方法100可通过先使介电结构211的顶部凹陷，以形成沟槽来形成介电头盔214，使得凹陷的介电结构211的顶面与最顶部的通道层206基本上共平面。换句话说，形成于凹陷的介电结构211上的所得的沟槽(未示出)每个都具有对应至硬掩膜层207的厚度的厚度。蚀刻工艺可包含任何合适的工艺，例如干式蚀刻工艺、湿式蚀刻工艺、RIE工艺、其他合适的工艺或前述的组合。然后，方法100继续在沟槽中沉积一或多种介电材料且执行CMP工艺以形成介电头盔214。可通过任何合适的方法，例如CVD、FCVD、ALD、其他合适的方法或前述的组合，来沉积一或多个介电材料。随后，方法100从结构200移除硬掩膜层207以露出ML的最顶部通道层206。因此，介电头盔214从鳍片204的顶面突出。在这些实施例中，方法100选择性移除硬掩膜层207而不移除或基本上移除介电头盔214和ML的最顶部通道层206。
在这些实施例中，介电头盔214配置为在鳍片204上随后形成的金属栅极堆叠之间提供隔离。换句话说，部分的介电头盔214可配置为将金属栅极堆叠截断成多个部分。在这一方面，可将介电头盔214图案化，以形成一或多个与底下的介电结构211和在鳍片204之间自对准的栅极隔离部件(或栅极切割部件)。
现在参阅图8A至8F，方法100在操作112在基底202上形成虚设栅极结构220。在这些实施例中，虚设栅极结构220包含栅极堆叠220a，每个栅极堆叠220a都设置于鳍片204的通道区上以形成NS FET，栅极堆叠220a’沿鳍片204的边缘设置且部分的披覆层209上，其中栅极堆叠220a和220a’基本上沿Y轴纵向定向，即基本上垂直于鳍片204的纵向方，及连接两个相邻栅极堆叠220a’的桥结构220b，其中桥结构220b基本上沿X轴纵向定向，即基本上平行于鳍片204的纵向方向。换句话说，桥结构220b横向(即沿X轴)跨越在沿X轴分开的两个鳍片204的末端之间设置的介电头盔214的顶面，从而物理地或直接地将一个栅极堆叠220a’连接至相邻的栅极堆叠220a’。在一方面，桥结构220b可被认为是栅极堆叠220a’的“凹凸结构(jog structure)”。在一些实施例中，参阅图8A和8F，除了通过桥结构220b连接的部分之外，相邻的栅极堆叠220a’通过介电头盔214彼此分离。
参阅图8A和8C，在这些实施例中，两个相邻的栅极堆叠220a之间及栅极堆叠220a与相邻的栅极堆叠220a’之间的间距(即分开距离)由P定义，每个栅极堆叠220a和220a’的宽度(或称为栅极长度)由CD(即临界尺寸)定义，且闸极堆叠220a’的两个外侧壁之间的距离由W2定义，其大于在其上形成桥结构220b的介电头盔214的宽度W1。换句话说，参阅图8C，桥结构220b形成为覆盖介电头盔214的顶面和侧壁面，且由沿X轴的宽度W1定义。在图8A至8F中描绘的实施例中，在操作104中定义的宽度W约为间距P的两倍，或W～2P，且宽度W2大于宽度W。在一些实施例中，宽度W2约为宽度W和宽度CD的总和，或W2～(W+CD)。再者，宽度W1、W2和CD可通过以下等式关联：W2～(W1+2CD)。在一些范例中，其在本公开中没有限制，宽度CD可为约6nm至约11nm且间距P可为约39nm至约81nm。
在一些实施例中，参阅图8A和8E，桥结构220b沿Y轴延伸以覆盖部分的披覆层209。在一些实施例中，桥结构220b不沿Y轴延伸至覆盖部分的披覆层209。在一些实施例中，参阅图8F中，桥结构220b没有沿每个栅极堆叠220a’的长度形成。换句话说，比较图8C和8F，桥结构220b没有形成在介电头盔214的顶面上，如沿线DD’所见，其从沿Y轴的线CC’偏移。
在一些实施例中，参阅图9A-1和9A-2，虚设栅极结构220不包含用于连接两个相邻栅极堆叠220a’的桥结构220b，而是包含从栅极堆叠220a’突出且朝彼此横向延伸至介电头盔214的顶面上的部分220c而没有合并以连接栅极堆叠220a’。类似于桥结构220b，每个突出部分220c被认为是栅极堆叠220a’的“凹凸结构”，因为其横向延伸栅极堆叠220a’以接触介电头盔214的顶面。在一些实施例中，参阅图9A-1，突出部分220c被配置为具有尖角和边缘，从而每个都形成为基本上矩形的形状。在一些实施例中，参阅图9A-2，突出部分220c形成为包含圆角，这可能是由用来定义虚设栅极结构220的蚀刻工艺所产生。在这些实施例中，相对的突出部分220c基本上对称地定位为约介电头盔214，即它们的宽度基本上相等。
使用图9A-1为范例且参阅图9B中，设置在介电头盔214的顶面上的突出部分220c由宽度W3定义，其小于先前定义的栅极堆叠220a’的宽度CD。在一些实施例中，宽度W3与宽度CD的比值为约0.1至约0.5。例如，如果宽度CD是约11nm，那么宽度W3可为约1nm至约5nm。宽度W3不如这些实施例中所限定，只要两个突出部分220c彼此分开且其分开距离允许在形成突出部分220c的图案化工艺期间移除虚设栅极结构材料即可，前述分开距离为介电头盔214的宽度W1与宽度W3的两倍的差(即，W1-2W3)。
在一些实施例中，参阅图9A-1(或9A-2)和9C，每个突出部分220c沿Y轴延伸，以覆盖部分的披覆层209。在一些实施例中，突出部分220c不沿Y轴延伸以覆盖部分的披覆层209。在一些实施例中，参阅图9D，桥结构220b没有沿每个栅极堆叠220a’的长度形成。换句话说，比较图9B和9D，突出部分220c没有形成于介电头盔214的顶面上，如沿线DD’所见，其从沿Y轴的线CC’偏移。
图8A至9D中描绘的虚设栅极结构220的实施例是参照沟槽203b的宽度W约为间距P的两倍，或W～2P来讨论的。如本文所提供的，宽度W可为间距P的任何倍数，或W～nP，其中n是正整数。在这一方面，共同参阅图10A至11D，提供了另外的示例实施例，其中宽度W约为一个间距P，或W～P。因此，在鳍片204的末端之间形成的介电头盔214具有减小的宽度，如下面详细讨论的。值得注意的是，这些实施例对宽度W的尺寸不做限定，其可根据具体的IC布局设计规则而变化。
参阅图10A至10D，虚设栅极结构220包含在介电头盔214上形成以连接栅极堆叠220a’的桥结构220，其中图10A对应至图8A，图10B对应至图8C，图10C对应至图8E，而图10D对应至图8F。
类似于图8C所描绘的实施例，图10B示出介电头盔214的宽度W5与介电头盔214沿X轴的宽度基本上相同，且宽度W6约为宽度W5和宽度CD的两倍的总和，或W6～(W5+2CD)，前述宽度W6为桥结构220的两个外侧壁之间的距离。再者，宽度W6约为宽度W和宽度CD的总和，或W6～(W+CD)。图10C示出了沿Y轴延伸以覆盖部分的披覆层209的桥结构220b，如图8E所示，而图10D描绘了桥结构220b不是沿着每个栅极堆叠220a’的长度形成，类似于图8F所示的实施例。
参阅图11A-1、11A-2和11B至11D，虚设栅极结构220包含在介电头盔214上形成而不连接相邻的栅极堆叠220a’的突出部分220c，其中图11A-1对应至图9A-1，图11A-2对应至图9A-2，图11B对应至图9B，图11C对应至图9C，而图11D对应至图9D。图11A-1和11A-2描绘了突出部分220c可形成为每个都具有尖锐边缘和角的基本上矩形形状(图11A-1)或具有圆角的构造(图11A-2)的实施例。
类似于图9B所示出的实施例，图11B描绘了在介电头盔214的顶面上设置的突出部分220c由宽度W3定义，其小于栅极堆叠220a’的宽度CD，且相对的突出部分220c被约(W5-2W3)的距离分开。由于宽度W5小于宽度W1，且假设宽度CD是固定的，所以图11B中所示的突出部分220c比图9B中的那些设置得更靠近彼此。如上所述，宽度W3与宽度CD的比值为约0.1至约0.5，但此比值并非限制性的，只要(W5-2W3)的分开距离可适应用于形成突出部分220c的图案化工艺即可。图11C示出了每个突出部分220c沿Y轴延伸以覆盖如图9C所示的部分的披覆层209，而图11D描绘了突出部分220c没有沿每个栅极堆叠220a’的长度形成，类似于图9D中所示的实施例。
在一些实施例中，参阅图12，虚设栅极结构220结合了桥结构220b和突出部分220c两者的实施例，统称为凹凸结构，如图8A至11D中所示。在一些实施例中，一或多个凹凸结构沿X轴的宽度独立地变化以适应不同的设计要求。为了说明的目的，桥结构220b形成于具有宽度W1(即W～2P)的介电头盔214上，且突出部分220c配置为具有圆角且形成于具有宽度W5(即W～P)的介电头盔214上。尽管未描绘，但其他尺寸的凹凸结构也适用于本公开。
当沿鳍片的边缘形成虚设栅极堆叠时，通常希望虚设栅极堆叠的中心线与鳍片的边缘对齐。然而，参阅图13为范例，光刻掩膜的覆盖偏移可能导致中心线在光刻期间远离鳍片的边缘，导致过多部分的栅极堆叠材料(例如多晶硅)留在虚设栅极堆和介电头盔之间。这种残留，在图13中用R表示，可跨远小于虚设栅极堆叠的宽度CD的横向距离S1，此距离太小而不能在光刻工艺之后形成虚设栅极堆叠的蚀刻工艺期间有效移除。在一些范例中，横向距离S1可小于宽度CD的约一半。当执行后续的制造工艺，例如形成S/D凹陷时，残留R可能会被暴露出来且提供外延材料可在其上成长的基底，从而导致外延蘑菇缺陷。这种无意的成长可能会对装置的性能产生负面影响。在一这样的范例中，外延蘑菇缺陷可能没有与随后形成的金属栅极堆叠(metal gate stack，MG)适当地绝缘，从而导致电性短路。另一方面，参阅图14，在相反方向上的覆盖偏移(例如，将中心线移往介电头盔)导致横向距离S2可大于宽度CD的约一半，且可能致凹坑(或空洞)在外延S/D部件内形成和/或减少邻近外延S/D部件的通道层的宽度，导致在随后形成的MG和S/D接触(MD)之间的电性短路。
这些实施例提供了通过形成从在鳍片的边缘设置的虚设栅极堆叠(例如栅极堆叠220a’)延伸的凹凸结构，来减少或消除外延蘑菇缺陷的成长、避免MG-MD短路和/或外延S/D部件中的点蚀(pitting)的方法。不论将凹凸结构配置为连接两个虚设栅极的桥结构(例如桥结构220b)还是分开的突出部分(例如突出部分220c)，这些实施例确保至少部分的介电头盔(例如介电头盔214)被凹凸结构覆盖，以消除残留R的形成，从而消除虚设栅极堆叠上的蘑菇缺陷，以及减少点蚀和/或MG-MD短路的发生。
共同参阅图8A至12，虚设栅极结构220的每个部分(即栅极堆叠220a、220a’、桥结构220b和突出部分220c)可包含在可选的虚设栅极介电层和/或界面层(未描绘)上设置的虚设栅极电极。在这些实施例中，虚设栅极结构220配置为用金属栅极结构取代。可通过一系列的沉积和图案化工艺，来形成虚设栅极结构220。例如，可通过在基底202上沉积多晶硅(poly-Si)层且随后经由一系列的光刻和蚀刻工艺(例如干式蚀刻工艺)将多晶硅层图案化，来形成伪栅极结构220。在这些实施例中，光刻工艺配置为在虚设栅极结构220中形成凹凸结构(即桥结构220b和/或突出部分220c)。这可通过设计具有一或多个具有如上所详细讨论的相对于栅极堆叠的尺寸的凹凸结构的光刻掩膜来实现。为了适应图案化工艺且在后续制造工艺期间保护虚设栅极结构220，可在虚设栅极结构220上形成一或多个硬掩膜层(未描绘)。
仍参阅图8A至12，方法100在操作112随后在虚设栅极结构220的每个部分的侧壁上形成顶栅极分隔物222a。顶栅极分隔物222a可包含单层结构或多层结构且可包含SiO和/或SiO2、SiN、SiC、SiON、SiOC、SiCN、空气、低k介电材料、高k介电材料(例如氧化铪(HfO2)、氧化镧(La2O3)等)、其他合适的材料或前述的组合。可通过先经由合适的沉积方法(例如CVD和/或ALD)在虚设栅极结构220上沉积介电层且随后在异向(例如定向)蚀刻工艺(例如干式蚀刻工艺)中移除部分的介电层，在每个虚设栅极结构220的侧壁上留下顶栅极分隔物222a。
方法100的后续操作参考图15A至16D讨论，其中，为了说明的目的，图15A至15D针对图8A至8E中描绘的实施例而图16A至16D针对图11A-1、11A-2和11B-11D中描绘的实施例。
参阅图15B、15C、16B和16C，方法100在操作114中于邻近栅极堆叠220a和220a’的鳍片204中形成外延S/D部件224。在这些实施例中，方法100通过先在鳍片204的S/D区中形成S/D凹陷(未描绘)，在非通道层205的在S/D凹陷中露出的侧壁上形成内栅极分隔物222b，且在S/D凹陷中形成外延S/D部件224。
在这些实施例中，方法100通过实施选择性移除S/D区中的部分的鳍片204的蚀刻工艺，来形成S/D凹陷。在一些实施例中，蚀刻工艺是采用能够移除ML的通道层206(例如Si)和非通道层205(例如SiGe)的合适蚀刻剂的干式蚀刻工艺。在一些范例中，干式蚀刻剂可为含氯的蚀刻剂，包含Cl2、SiCl4、BCl3、其他含氯气体或前述的组合。随后可执行清洁工艺以用氢氟酸(HF)溶液或其他合适的溶液来清洁S/D凹陷。
内栅极分隔物222b可为单层结构或多层结构，且可包含氧化硅、SiN、SiCN、SiOC、SiON、SiOCN、低k介电材料、空气、高k介电材料(例如HfO2、La2O3等)、其他合适的介电材料或前述的组合。在一些实施例中，内栅极分隔物222b具有与顶栅栅极分隔物222a不同的组成。形成内栅极分隔物222b可包含选择性移除在S/D凹陷中露出的部分的非通道层205，而不移除或基本上移除部分的通道层206以形成沟槽(未描绘)。可通过干式蚀刻工艺来蚀刻非通道层205。随后，在沟槽中形成一或多个介电层，随后进行一或多个蚀刻工艺以移除(即回蚀)沉积在通道层206表面上的多余介电层，从而形成内栅极分隔物222b。可通过任何合适的方法，例如ALD、CVD、物理气相沉积(physical vapor deposition，PVD)、其他合适的方法或前述的组合，来沉积一或多个介电层。
每个外延S/D部件224可适合于形成p-型FET装置(即包含p型外延材料)、或替代地，n型FET装置(即包含n型外延材料材料)。p型外延材料可包含一或多个硅锗外延(epiSiGe)层，每个都掺杂有p型掺杂剂例如硼、锗、铟、镓、其他p型掺杂剂或前述的组合。n型外延材料可包含一或多个硅(epi Si)或硅碳(epi SiC)外延层，每个都掺杂有n型掺杂剂例如砷、磷、其他n型掺杂剂或前述的组合。在一些实施例中，执行一或多个外延成长工艺以在每个S/D凹陷中和在内栅极分隔物222b上成长外延材料。例如，方法100可实施类似于上面所讨论的关于形成ML的外延成长工艺。在一些实施例中，通过在外延成长工艺期间对源极材料添加掺杂剂，来原位掺杂外延材料。在一些实施例中，在执行沉积工艺之后，通过离子植入工艺掺杂外延材料。在一些实施例中，随后执行退火工艺以活化外延S/D部件224中的掺杂剂。
其后，方法100在操作114形成蚀刻停止层(etch-stop layer，ESL)230于结构200上，以在随后的制造工艺期间保护下面的元件，例如外延S/D部件224。ESL230可包含任何合适的介电材料例如SiN、SiCN、Al2O3、其他合适的材料或前述的组合，且可通过CVD、ALD、PVD、其他合适的方法或前述的组合来形成。在这些实施例中，ESL230相对于其周围的介电元件提供蚀刻选择性，以确保保护对这些元件的意外损坏。然后方法100在ESL230上形成层间介电(interlayer dielectric，ILD)层232，以填充虚设栅极结构220的部分之间的空间。ILD层232可包含SiO和/或SiO2、低k介电材料、TEOS、掺杂的氧化硅(例如BPSG、FSG、PSG、BSG等)、其他合适的介电材料或前述的组合，且可通过任何合适的方法，例如CVD、FCVD、SOG、其他合适的方法或前述的组合来形成。方法100随后执行一或多个CMP工艺，以露出虚设栅极结构220的顶面。
在一些实施例中，方法100在操作116将介电头盔214图案化，使得介电头盔214的一些部分保留为用于分开随后形成的金属栅极结构的栅极隔离部件，且介电头盔214的其他部分从结构200移除。例如，图15A至15D示出了在操作116的图案化工艺期间移除介电头盔214的在桥结构220b下的部分的实施例，而图16A至16D示出了在突出部分220c下形成的介电头盔214的部分没有被移除且保留为随后形成的金属栅极结构的栅极隔离部件的实施例。
在一些实施例中，方法100通过形成图案化的掩膜元件(未描绘)来将介电头盔214图案化，以露出虚设栅极结构220的与介电头盔214要移除的部分接合的部分。图案化的掩膜元件至少包含能够通过上面所详细讨论的关于将鳍片204图案化的一系列光刻和蚀刻工艺，来图案化的光刻胶层。此后，方法100在蚀刻工艺(例如，干式蚀刻工艺)中移除虚设栅极结构220的被图案化的掩膜元件露出的部分，以露出部分的介电头盔214。在一些实施例中，蚀刻工艺不需要完全移除虚设栅极堆叠220的露出部分，且通过调整蚀刻工艺的持续时间来控制此移除的程度。在实施蚀刻工艺之后，通过任何合适的方法，例如光刻胶剥离和/或等离子体灰化，从结构200移除图案化的掩膜元件。然后在合适的蚀刻工艺(例如干式蚀刻工艺)中相对于虚设栅极堆叠220，选择性移除介电头盔214的露出部分，以形成图案化的介电头盔214。在一些实施例中，操作116是可选的且介电头盔214在随后的操作中被图案化。
共同参阅图15A至16D，方法100在操作118用金属栅极结构260取代虚设栅极结构220、非通道层205和披覆层209，其中金属栅极结构260包含金属栅极堆叠260a、金属栅极堆叠260a’、桥结构260b和突出部分260c，分别对应至栅极堆叠220a、栅极堆叠220a’、桥结构220b和突出部分220c。在这些实施例中，金属栅极堆叠260a’的一部分沿鳍片204的侧壁和沿介电结构211的侧壁延伸。为了在平面俯视图中清楚地示出金属栅极结构260，在图15A和16A中省略了在金属栅极结构260上形成的额外部件。
在这些实施例中，方法100先执行蚀刻工艺，以移除虚设栅极结构220(或在将介电头盔214图案化之后的剩余部分)，从而在顶栅极分隔物222a之间形成栅极沟槽(未描绘)。蚀刻工艺可为干式蚀刻工艺、湿式蚀刻工艺、RIE工艺、其他合适的工艺或前述的组合。在一些实施例中，移除虚设栅极结构220移除了介电头盔214的设置在虚设栅极结构220下的部分，例如在桥结构220b和/或突出部分220c下。
随后，方法100移除披覆层209和非通道层205，以形成与通道层206的侧壁交错且沿通道层206的侧壁的开口。在一些实施例中，方法100实施单独的蚀刻工艺，以移除披覆层209和非通道层205。例如，方法100可执行第一蚀刻工艺，以移除披覆层209，产生沿每个鳍片204的侧壁的垂直开口，然后执行第二蚀刻工艺，以移除非通道层205，产生与通道层206交错的水平开口。对于非通道层205和披覆层209具有相同组成(例如SiGe)的实施例，可使用相同的蚀刻剂来实施第一和第二蚀刻工艺，例如包含氢氟酸的含氟蚀刻剂(HF)、F-2、其他含氟蚀刻剂(例如CF4、CHF3、CH3F等)或前述的组合。
仍参阅图15A至16D，然后方法100在栅极沟槽、垂直开口和水平开口中形成金属栅极结构260。因此，部分的金属栅极结构260环绕(或交错)每个通道层206且沿鳍片204的侧壁延伸。对于例如通过在操作116中将介电头盔214图案化和/或在操作118中使虚设栅极极结构220凹陷，来移除部分的介电头盔214的实施例，金属栅极结构260形成为直接接触介电结构211的顶面(参阅图15C的桥结构260b和图16C的突出部分260c)。
在一些实施例中，参阅图15D和16D，金属栅极结构260包含栅极介电层262和在栅极介电层上的金属栅极电极264。栅极介电层262可包含高k介电材料，例如HfO2、La2O3、其他合适的材料或前述的组合。金属栅极电极264包含至少一功函数(work function)金属层和设置在其上的主体导电层(bulk conductive layer)。功函数金属层可为p型或n型功函数金属层。示例功函数金属包含TiN、TaN、WN、ZrSi2、MoSi2、TaSi2、NiSi2、Ti、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、其他合适的功函数金属或前述的组合。主体导电层可包含Co、W、Ru、Cu、Al、Ti、Ni、Au、Pt、Pd、其他合适的材料或前述的组合。金属栅极结构260可还包含其他材料层(未描绘)，例如设置在通道层206的表面上的界面层、覆盖层、阻挡层、其他合适的层或前述的组合。可通过各种方法包含例如ALD、CVD、PVD、电镀、其他合适的方法或前述的组合，形成金属栅极结构260的各个层。在形成主体导电层之后，执行一或多个CMP工艺，以移除在ILD层232的顶面上形成的过多材料，从而将结构200平坦化。
在一些实施例中，仍参阅图15A至16D，方法100随后使金属栅极结构260凹陷，以形成沟槽(未描绘)，使得介电头盔214的任何剩余部分从凹陷的金属栅极结构260突出且将凹陷金属栅极结构260分开(或切割)为多个部分。此后，方法100在结构200上沉积介电层272，以填充沟槽。在一些实施例中，介电层272配置为在随后的制造工艺期间包含例如将ILD层232图案化以在外延S/D部件上形成S/D接触开口(未描绘)，提供自对准能力和蚀刻选择性。因此，在这些实施例中，介电层272具有与ILD层232不同的组成。在一些实施例中，介电层272包含SiN、SiCN、SiOC、SiON、SiOCN、SiO和/或SiO2、其他合适的材料或前述的组合。随后，方法100在一或多个CMP工艺中移除介电层272的形成于ILD层232上的部分，从而将结构200的顶面平坦化。
此后，方法100在操作120对结构200执行额外的制造工艺，例如在其上形成多层互连(multi-layer interconnect，MLI)结构(未描绘)。MLI可包含设置在例如ESL和ILD层的介电层中的各种互连部件，例如通孔和导线。在一些实施例中，通孔是配置为将装置级接触，例如S/D接触(未描绘)或栅极接触(未描绘)与导线互连的垂直互连部件，或者通孔互连不同的导线，其为水平互连部件。MLI的ESL和ILD层可分别具有与上面所讨论的关于ESL230和ILD层232的组成的基本上相同的组成。通孔和导电线可各自包含任何合适的导电材料，例如Co、W、Ru、Cu、Al、Ti、Ni、Au、Pt、Pd、金属硅化物、其他合适的导电材料或前述的组合，且通过一系列图案化和沉积工艺形成。此外，每个通孔和导线可额外包括包含TiN和/或TaN的阻挡层。
尽管不意图进行限制，但本公开的一或多个实施例为半导体装置及其形成提供了许多益处。例如，本公开提供了通过形成从设置在半导体鳍片的边缘上的虚设栅极堆叠延伸的凹凸结构来，减少或消除外延蘑菇缺陷的成长、避免MG-MD短路和/或外延S/D部件中的点蚀的方法。在一些实施例中，凹凸结构在介电头盔上桥接两个相邻的虚设栅极堆叠，介电头盔沿半导体鳍片的边缘设置。在一些实施例中，凹凸结构包含两个突出部分，每个都从两个相邻的虚设栅极堆叠沿相反方向延伸，而没有聚结在一起完全覆盖介电头盔。在这些实施例中，在执行栅极取代工艺后，凹凸结构至少部分地留在半导体鳍片上作为部分的金属栅极结构。本公开的实施例确保至少部分的介电头盔被凹凸结构覆盖以抵消在图案化形成虚设栅极堆叠时由无意的覆盖偏移引起的不利影响。
在一面向中，本公开提供了一种半导体结构的形成方法，半导体结构的形成方法包含形成从半导体基底突出的鳍片，其中鳍片沿第一方向纵向定向且包含交替的第一半导体层和第二半导体层的堆叠；形成沟槽以分开鳍片，其中沟槽沿垂直于第一方向的第二方向纵向定向；形成隔离结构于沟槽中；形成介电头盔于隔离结构上；形成虚设栅极结构于介电头盔上；形成源极/漏极部件于鳍片中；以及形成金属栅极结构取代虚设栅极结构及第二半导体层。在这些实施例中，虚设栅极结构包含第一部分、第二部分及第三部分，第一部分设置于鳍片上且沿第二方向纵向定向，第二部分平行于第一部分且邻近隔离结构的侧壁设置，而第三部分从第二部分延伸且至介电头盔的顶面上。
在一些实施例中，虚设栅极结构的第一部分和第二部分被间距P分开，且沟槽形成为具有约nP的宽度W，其中n为正整数。
在一些实施例中，虚设栅极结构的第三部分延伸至完全覆盖介电头盔的顶面。
在一些实施例中，虚设栅极结构的第三部分延伸至部分覆盖介电头盔的顶面。
在一些实施例中，虚设栅极结构的第一部分和第二部分中的每一者都形成为具有宽度CD，且第三部分形成为具有小于宽度CD的宽度W1。
在一些实施例中，隔离结构为第一隔离结构，半导体结构的形成方法在形成第一隔离结构之前还包含形成第二隔离结构以部分地填充沟槽，以及沿在沟槽中露出鳍片的侧壁且在第二隔离结构上形成披覆层，使得第一隔离结构形成于披覆层上。
在一些实施例中，鳍片为第一鳍片且沟槽为第一沟槽，其中形成第一鳍片亦形成第二鳍片，第二鳍片沿第一方向纵向定向且通过沿第一方向定向的第二沟槽与第一鳍片分开，而隔离结构形成于第一沟槽和第二沟槽两者中。
在另一面向中，本公开提供了一种半导体结构的形成方法，半导体结构的形成方法包含形成从基底突出且被第一沟槽分开的鳍片，其中每个鳍片都包含交替的通道层和非通道层的堆叠；将鳍片图案化以形成垂直于鳍片纵向定向的第二沟槽；沿在第一沟槽和第二沟槽中露出的每个鳍片的侧壁形成披覆层；形成隔离结构于披覆层上以填充第一沟槽和第二沟槽；形成介电部件于隔离结构上，其中介电部件从鳍片突出；形成虚设栅极结构；邻近虚设栅极结构的第一部分形成源极/漏极部件；以及用金属栅极结构取代虚设栅极结构、非通道层和披覆层。在这些实施例中，形成虚设栅极结构包含形成在披覆层上且邻近介电部件的第一侧壁设置的第一部分及形成连接至第一部分且在介电部件的顶面上设置的第二部分。
在一些实施例中，隔离结构为第一隔离结构，半导体结构的形成方法还包含在形成披覆层之前形成第二隔离结构，以部分填充第一隔离结构和第二隔离结构。
在一些实施例中，介电部件具有第一宽度且虚设栅极结构的第二部分具有第二宽度，且第二宽度与第一宽度相同。
在一些实施例中，虚设栅极结构包含第三部分，第三部分邻近介电部件的与第一侧壁相对的第二侧壁，且第二部分延伸至介电部件上，以连接虚设栅极结构的第三部分。
在一些实施例中，介电部件具有第一宽度且虚设栅极结构的第二部分具有第二宽度，第一宽度大于第二宽度。
在一些实施例中，虚设栅极结构的第一部分具有第三宽度，第二宽度小于第三宽度。
在一些实施例中，第二部分形成为在平面俯视图中具有多个圆角。
在又一面向中，本公开提供一种半导体结构，半导体结构包含鳍片、隔离部件以及金属栅极结构，鳍片从基底延伸且沿第一方向纵向定向，其中鳍片包含半导体层堆叠，隔离部件设置于基底上且沿与第一方向垂直的第二方向纵向定向，其中隔离部件邻近鳍片设置，金属栅极结构具有设置于半导体层堆叠上的顶部及与半导体层堆叠交错的底部。在这些实施例中，金属栅极结构的底部的侧壁由隔离部件的第一侧壁定义，且金属栅极结构的顶部横向延伸至隔离部件的顶面。
在一些实施例中，半导体结构还包含介电头盔，介电头盔设置于隔离部件上。介电头盔定义金属栅极结构的顶部的侧壁
在一些实施例中，隔离部件的介电常数小于介电头盔的介电常数。
在一些实施例中，金属栅极结构为第一金属栅极结构，半导体结构还包含第二金属栅极结构，第二金属栅极结构具有由隔离部件的与第一侧壁相对的第二侧壁定义的侧壁。第一金属栅极结构的顶部完全延伸至隔离结构的顶面，以连接第二金属栅极结构的顶部。
在一些实施例中，隔离部件包含底部及顶部，底部埋在基底中，顶部设置于底部上。顶面与底部的组成不同。
在一些实施例中，隔离部件的顶部包含具有不同组成的两子层。
前述内文概述了许多实施例的部件，使本技术领域中技术人员可以从各个方面更佳地了解本公开。本技术领域中技术人员应可理解，且可轻易地以本公开为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本公开的发明构思与范围。在不背离本公开的发明构思与范围的前提下，可对本公开进行各种改变、置换或修改。

Claims (10)

1.一种半导体结构的形成方法：
形成从半导体基底突出的鳍片，其中所述鳍片沿第一方向纵向定向，且其中所述鳍片包含交替的第一半导体层和第二半导体层的堆叠；
形成沟槽以分开所述鳍片，其中所述沟槽沿垂直于所述第一方向的第二方向纵向定向；
形成隔离结构于所述沟槽中；
形成介电头盔于所述隔离结构上；
形成虚设栅极结构于所述介电头盔上，其中所述虚设栅极结构的第一部分设置于所述鳍片上且沿所述第二方向纵向定向，其中所述虚设栅极结构的第二部分平行于所述第一部分且邻近所述隔离结构的侧壁设置，且其中所述虚设栅极结构的第三部分从所述第二部分延伸且至所述介电头盔的顶面上；
形成多个源极/漏极部件于所述鳍片中；以及
形成金属栅极结构取代所述虚设栅极结构及所述多个第二半导体层。
2.如权利要求1所述的半导体结构的形成方法，其中所述虚设栅极结构的所述第三部分延伸至完全覆盖所述介电头盔的所述顶面。
3.如权利要求1所述的半导体结构的形成方法，其中所述隔离结构为第一隔离结构，所述半导体结构的形成方法在形成所述第一隔离结构之前还包括：
形成第二隔离结构，以部分地填充所述沟槽；以及
沿在所述沟槽中露出所述鳍片的侧壁且在所述第二隔离结构上形成披覆层，使得所述第一隔离结构形成于所述披覆层上。
4.一种半导体结构的形成方法，包括：
形成从基底突出且被第一沟槽分开的多个鳍片，其中每个鳍片都包含交替的多个通道层和多个非通道层的堆叠；
将所述多个鳍片图案化，以形成垂直于所述多个鳍片纵向定向的第二沟槽；
沿在所述第一沟槽和所述第二沟槽中露出的每个鳍片的侧壁形成披覆层；
形成隔离结构于所述披覆层上，以填充所述第一沟槽和所述第二沟槽；
形成介电部件于所述隔离结构上，其中所述介电部件从所述多个鳍片突出；
形成虚设栅极结构，包含：
形成在所述披覆层上且邻近所述介电部件的第一侧壁设置的第一部分；以及
形成连接至所述第一部分且在所述介电部件的顶面上设置的第二部分；
邻近所述虚设栅极结构的所述第一部分形成源极/漏极部件；以及
用金属栅极结构取代所述虚设栅极结构、所述多个非通道层和所述披覆层。
5.如权利要求4所述的半导体结构的形成方法，其中所述介电部件具有第一宽度且所述虚设栅极结构的所述第二部分具有第二宽度，且其中所述第二宽度与所述第一宽度相同。
6.如权利要求4所述的半导体结构的形成方法，其中所述介电部件具有第一宽度且所述虚设栅极结构的所述第二部分具有第二宽度，且其中所述第一宽度大于所述第二宽度。
7.一种半导体结构，包括：
鳍片，从基底延伸且沿第一方向纵向定向，其中所述鳍片包含半导体层堆叠；
隔离部件，设置于所述基底上且沿与所述第一方向垂直的第二方向纵向定向，其中所述隔离部件邻近所述鳍片来设置；以及
金属栅极结构，具有顶部设置于所述半导体层堆叠上及底部与所述半导体层堆叠交错，其中所述金属栅极结构的所述底部的侧壁由所述隔离部件的第一侧壁定义，且其中所述金属栅极结构的所述顶部横向延伸至所述隔离部件的顶面。
8.如权利要求7所述的半导体结构，还包括：
介电头盔，设置于所述隔离部件上，其中所述介电头盔定义所述金属栅极结构的所述顶部的侧壁。
9.如权利要求7所述的半导体结构，其中所述金属栅极结构为第一金属栅极结构，所述半导体结构还包括第二金属栅极结构，所述第二金属栅极结构具有由所述隔离部件的与所述第一侧壁相对的第二侧壁定义的侧壁，且其中所述第一金属栅极结构的所述顶部完全延伸至所述隔离结构的所述顶面，以连接所述第二金属栅极结构的顶部。
10.如权利要求7所述的半导体结构，其中所述隔离部件包含底部及顶部，所述底部埋在所述基底中，所述顶部设置于所述底部上，且其中所述顶面与所述底部的组成不同。
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