CN112307524A - 用于保护在存储器中存储的数据的方法与对应的集成电路 - Google Patents

Abstract

本公开的实施例涉及用于保护在存储器中存储的数据的方法与对应的集成电路。一种集成电路存储器，包括：状态晶体管，具有浮置栅极，该状态晶体管存储相应数据值。一种器件，用于保护在存储器中存储的数据，包括电容性结构，该电容性结构具有耦合到状态晶体管的浮置栅极的第一导电体、介电体、以及耦合到接地端子的第二导电体。介电体被配置为，如果水溶液与介电体接触，则电耦合浮置栅极和接地端子，以便修改在浮置栅极上的电荷，并且丢失对应数据，否则电隔离浮置栅极和接地端子。

Description

用于保护在存储器中存储的数据的方法与对应的集成电路

优先权声明

本申请要求于2019年7月24日提交的法国专利申请第1908376号的优先权权益，该申请的全部内容在通过法律可允许的最大范围内，通过引用的方式并入本文。

技术领域

各个实施例及其实现方式涉及保护在集成电路存储器中存储的数据，尤其是涉及防止逆向工程。

背景技术

逆向工程技术可以使得能够重构集成电路的整个物理结构，并且还能够恢复在集成电路的非易失性存储器内包含的数据，特别是秘密数据。

例如，如果数据构成用于分析集成电路的操作的关键元素，或者如果数据包含加密密钥/解密密钥、标识信息或认证信息，或者出于任何其他原因，则数据必须被保密。

从非易失性存储器中恢复数据通常包括纳米探测技术、无源电压对比(PVC)技术、或电子束感应电流(EBIC)技术。

这些技术需要经由前面来访问集成电路的逆向分析部分，以便使探针通常与集成电路的逆向分析部分接触，或者经由后面访问集成电路的逆向分析部分，以便访问存储器单元的浮置栅极。

常规地，前面是集成电路的半导体衬底的面，在该面上形成了晶体管，并且通常在其顶部上找到互连部分(通常由“线路后段(Back End of Line)”的首字母缩写BEOL指示)。

后面是与衬底的前面相对的面。

为了获得对集成电路的逆向分析部分的访问，集成电路通常以机械方式、通过使用聚焦离子束(FIB)、或通过等离子体烧蚀进行加工。

前面的机械加工或化学机械加工尤其允许逐级延迟互连部分，以便重构互连。机械加工通常包括用水、或潜在地用在水溶液中的化合物润滑的机械抛光。在后面上，这种技术允许减薄电路。

通过聚焦离子束FIB进行加工，允许实现纳米蚀刻，例如以便经由后面到达浮置栅极附近，以便例如通过PVC或EBIC观察浮置栅极的电行为，并且由此推断出所存储的信息。经由前面，FIB技术还允许访问互连层级。

如果集成电路没有加电、或如果集成电路的功能被破坏，则用于检测逆向工程的传统器件针对检测上述方法无效。

因此，期望的是，改善用于保护在集成电路存储器内存储的数据、并且防止所有类型的攻击的技术。

发明内容

根据一方面，提供了用于保护在集成电路的存储器中存储的数据的方法，包括：制造存储器，包括：制造至少一个状态晶体管，至少一个晶体管包括浮置栅极；以及将相应数据值写入到每个状态晶体管中，包括：将表示数据的电荷存储在状态晶体管的浮置栅极中；制造保护器件，包括：针对至少一个状态晶体管，形成至少一个电容性结构，至少一个电容性结构包括耦合到状态晶体管的浮置栅极的第一导电体、介电体、以及耦合到接地端子的第二导电体，其中介电体被配置为，如果水溶液与介电体接触，则电耦合浮置栅极和接地端子，以便修改在浮置栅极上的电荷、并且丢失对应数据，否则用于电隔离浮置栅极和接地端子。

换句话说，存储数据的状态晶体管连接到电容性结构，该电容性结构起着天线的作用，其目的是在逆向工程的情况下丢失存储的信息。

实际上，在与水溶液接触的情况下，电容性结构的两个导电体将被电耦合。如此，与集成电路的接地端子耦合的浮置栅极将理所当然地丢失其电荷，并且因此将会丢失该电荷所表示的信息。

另外，在施加例如聚焦离子束(FIB)类型的带电粒子束的情况下，第一导电体将收集束的电荷，从而修改在浮置栅极上的电荷，因此将会丢失该电荷所表示的信息。

因此，丢失存储的数据本质地发生，而不必功能地激活集成电路或为集成电路供电。

当然，被称为电容性结构的结构并非旨在提供电容性效果，而是可以为此目的而被有利地配置，但是因为其结构具有由介电体绝缘的、类似于电容器结构的、两个导电体，所以被指示为电容性结构。

根据一个实施例，制造保护器件的每个电容性结构包括：在集成电路的互连部分的相同金属层级内，形成第一导电体和第二导电体，第二导电体被配置为，具有与第一导电体的形状的轮廓的至少一部分匹配的形状。

因此，实现常规互连层级的机械抛光，将会在电容性结构的导电体之间生成耦合，并且将会丢在失存储器中包含的信息。

根据一个实施例，方法包括：制造数个状态晶体管和分别用于数个状态晶体管的数个电容性结构，相应电容性结构在从一个电容性结构到另一电容性结构的不同金属层级内进行制造。

鉴于将是必须的是，在包括相应电容性结构的每个金属层级内分隔地重现尝试，这将使避开用于保护在存储器中存储的数据的器件的尝试变得复杂。

根据一个实施例，形成介电材料被包括在金属层级的金属间介电层的形成中，在该形成金属层级的金属间介电层中，形成相应导电体。

这种介电材料可以被配置为，例如，如果介电材料的结构在第一导电体与第二导电体之间足够窄，如果水溶液与介电体接触，则电耦合第一导电体和第二导电体，否则电隔离第一导电体和第二导电体。

根据一个实施例，在每个电容性结构的制造中，形成第一导电体包括：形成在相应金属层级的平面的方向上延伸的第一金属轨道，并且形成第二电导体包括：与第一金属轨道并排形成第二金属轨道。

该实施例具有以下优点：简单有效、便于将数据保护器件集成到现有集成电路中。

根据一个实施例，方法还包括：制造至少第一补偿电容性结构，该第一补偿电容性结构包括第三导电体，第三导电体耦合到状态晶体管的控制栅极，控制栅极位于浮置栅极的顶部上，第三导电体被配置为，与器件的至少一个电容性结构的第一导电体电容性耦合。

根据一个实施例，制造数据保护器件还包括：形成至少一个沟槽，沟槽填充有导电材料，该导电材料垂直地在深度上延伸到集成电路的半导体衬底中，填充每个沟槽的导电材料被电耦合到相应状态晶体管的浮置栅极。

该实施例有利地允许在带电粒子束经由衬底的后面接近的情况下，丢失存储的数据。实际上，填充沟槽的导电材料将在衬底中、在深度上收集束的电荷，从而修改在浮置栅极上的电荷，因此将会丢失该电荷所表示的信息。

根据一个实施例，方法还包括：制造至少第二补偿电容性结构，第二补偿电容性结构包括第二沟槽，第二沟槽填充有导电材料，导电材料电耦合到状态晶体管的控制栅极，控制栅极位于浮置栅极的顶部上，填充至少一个第二沟槽的导电材料被配置，以便与填充数据保护器件的至少一个沟槽的导电材料电容性耦合。

根据一些实施例，形成填充有导电材料的至少一个沟槽和/或形成至少一个第二沟槽，与形成耦合到每个状态晶体管的掩埋晶体管的垂直栅极区域同时执行。

另外，有利地，旨在读取被写入到每个状态晶体管中的数据，以便实现集成电路的功能，诸如对用于启动集成电路的指令进行编码、或诸如加密密钥/解密密钥。

因此，根据一个实施例，在实现逆向工程的情况下，本身就是该逆向工程的目标的数据固有地丢失，该逆向工程包括经由前面或后面进行的至少一个机械抛光、或者聚焦离子束加工。

根据另一方面，提供了一种集成电路，包括：存储器，包括至少一个状态晶体管，至少一个状态晶体管包括浮置栅极，每个状态晶体管在其浮置栅极中存储表示相应数据值的电荷；器件，用于保护在存储器中存储的数据，对于至少一个状态晶体管，该器件包括至少一个电容性结构，该电容性结构包括：耦合到状态晶体管的浮置栅极的第一导电体、介电体以及耦合到接地端子的第二导电体，其中介电体被配置为，如果水溶液与介电体接触，则电耦合浮置栅极和接地端子，以便修改在浮置栅极上的电荷、并且丢失对应数据，否则用于电隔离浮置栅极和接地端子。

根据一个实施例，保护器件的每个电容性结构的第一导电体和第二导电体位于集成电路的互连部分的相同金属层级内，第二导电体具有与第一导电体的形状的轮廓的至少一部分匹配的形状。

根据一个实施例，在每个电容性结构中，第一导电体包括第一金属轨道，该第一金属轨道在相应金属层级的平面的方向上延伸，并且第二导电体包括第二金属轨道，与第一金属轨道并排形成。

根据一个实施例，集成电路包括数个状态晶体管和数个相应电容性结构，电容性结构位于从一个电容性结构到另一电容性结构的不同金属层级内。

根据一个实施例，介电材料被包括在金属层级的金属间介电层内，相应导电体位于该金属层级内。

根据一个实施例，集成电路还包括至少第一补偿电容性结构，第一补偿电容性结构包括第三导电体，第三导电体耦合到至少一个状态晶体管的控制栅极，控制栅极位于浮置栅极的顶部上，第三导电体被配置，以便与至少一个电容性结构的第一导电体电容性耦合。

根据一个实施例，数据保护器件还包括至少一个沟槽，沟槽填充有导电材料，导电材料垂直地在深度上延伸到集成电路的半导体衬底中，填充每个沟槽的导电材料被电耦合到相应状态晶体管的浮置栅极。

根据一个实施例，集成电路还包括至少第二补偿电容性结构，包括第二沟槽，第二沟槽填充有导电材料，填充该第二沟槽的导电材料被配置，以便与填充数据保护器件的至少一个沟槽的导电材料电容性耦合。

根据一个实施例，填充有导电材料的至少一个沟槽和/或填充有导电材料的至少第二沟槽，具有与耦合到每个状态晶体管的掩埋晶体管的垂直栅极相同的结构，并且包括与垂直栅极相同的材料。

根据一个实施例，旨在读取在每个状态晶体管中存储的数据，以便实现集成电路的功能，诸如对用于启动集成电路的指令进行编码、或诸如加密密钥/解密密钥。

附图说明

通过审阅非限制性的实施例及其实现方式的具体实施方式，并且从附图，本发明的其他优点和特征将变得显而易见，其中：

图1A示出了集成电路存储器的存储器单元的电路图；

图1B示出了图1A的存储器单元的横截面视图。

图2示出了集成电路存储器的俯视图。

图3示出了用于保护在集成电路存储器中存储的数据的器件DIS的一个实施例。

图4示出了从在图3中示出的集成电路CI的存储器MEM的顶部看的视图。

图5示出了允许补偿减小存储器单元的耦合因子的效果的、用于保存耦合因子的器件。

具体实施方式

图1A示出了集成电路CI的存储器MEM的存储器单元CEL的电路图。

图1B示出了在集成电路CI的半导体衬底PSUB内和在其上制造的相同存储器单元CEL的横截面视图。

根据掩埋垂直栅极晶体管的配置的一个示例，存储器单元CEL包括存取晶体管TA，其允许从非易失性存储器MEM中的其他存储器单元CEL中间选择存储器单元CELL。

存取晶体管TA的栅极由导电材料(例如多晶硅)形成，该导电材料填充在衬底PSUB中开口的沟槽，该衬底的壁已经覆盖有栅极氧化物。在沟槽的底部上的掩埋半导体区域NISO形成存取晶体管TA的源极区域S。

存储器单元CEL还包括状态晶体管TE，允许存储数据值。状态晶体管TE包括浮置栅极FG和控制栅极CG。

在状态晶体管TE中存储的数据被写入，以便为了支持集成电路CI的功能的实现方式而被读取。状态晶体管TE可以存储任何类型的数据，特别是必须被保密的数据，例如，对用于启动集成电路的指令进行编码的数据、或包含加密密钥/解密密钥的数据。

为了将数据值写入到状态晶体管TE中，通过福勒-诺德海姆(Fowler-Nordheim)效应，电荷通过在浮置栅极FG与漏极区域D之间的介电隧道TN注入。

通过氧化硅-氮化物-氧化物ONO类型的介电区域，控制栅极CG从浮置栅极FG电隔离。控制栅极CG允许针对福勒-诺德海姆(Fowler-Nordheim)效应生成电场，并且用于读取存储的数据。该读取基于在状态晶体管TE的控制栅极CG上阈值电压的测量，该测量取决于在浮置栅极FG上的电荷。

因此，在每个状态晶体管TE中的浮置栅极FG上的电荷是相应数据值的表示。

集成电路CI还包括器件DIS，器件DIS用于保护在存储器MEM中存储的数据，允许在对集成电路CI实现逆向工程的情况下，丢失在存储器MEM的数据中包含的信息。

器件DIS包括电容性结构SC，电容性结构SC包括耦合到状态晶体管TE的浮置栅极FG的第一导电体CC1、介电体IMD，以及耦合到接地端子GND的第二导电体CC2(参见图1A，其中第二导电体CC2在图1B中的横截面平面中不可见)。

然而，电容性结构SC并非旨在在状态晶体管TE上产生电容性效果，并且电容性结构SC的电容性值可以以这样的方式被配置，以便相对于单元的耦合因子，电容性结构SC的电容性值产生的效果可忽略不计。

单元的耦合因子是在控制栅极CG与浮置栅极FG之间的电容，与在浮置栅极FG与衬底PSUB之间的电容的比例。该因子是用于编程和擦除单元的关键。

介电体IMD被配置为具有低介电常数，通常具有多孔结构，并且例如由氧化硅制成。这样的效果是，如果介电体IMD与水接触，例如，与润滑机械抛光操作(诸如，可以在逆向工程期间执行的操作)的水溶液接触，则介电体IMD的相对介电常数会增加。

当介电体IMD的介电常数增加时，电流泄漏量增加，这在电容性结构SC的第一导电体CC1与第二导电体CC2之间产生电耦合。因此，在状态晶体管TE的浮置栅极FG中的浮置节点(存储电荷)朝向接地GND放电，而与其符号(极性)无关。

介电体还被配置为，在其正常状态下(换句话说，尚未与水溶液接触的情况下)，电隔离第一导电体CC1和第二导电体CC2。

因此，介电体被配置为，如果水溶液与介电体IMD接触，则电耦合浮置栅极FG和接地端子GND，以便修改在浮置栅极FG上的电荷、并且丢失对应数据；否则，介电体IMD被并行配置为，电隔离浮置栅极FG和接地端子GND。

如在图1B中可以看出的，电容性结构SC被形成在集成电路的线路后段(BEOL)互连部分的金属层级M2内。

借助于接触CNT，状态晶体管TE的浮置栅极FG被耦合到第一导电体CC1，该接触CNT将衬底PSUB的前面的元件与第一金属层级M1连接，并且借助于通孔V12，两个连续金属层级被连接。

因此，在实现包括对集成电路CI的互连部分BEOL进行机械抛光、或化学机械抛光的逆向工程的情况下，抛光的液体润滑剂将在浮置栅极与接地端子GND之间生成耦合，并且所存储的数据将会丢失。

这种数据的丢失被固有地获得，而无需为集成电路CI供电。

尽管为了简洁起见，而在第二金属层级M2中示出，但是器件DIS的电容性结构SC可以有利地被形成在更高的金属层级中，而不具有限制(例如，第五金属层级、第六金属层级或第七金属层级)。

实际上，在互连部分BEOL的机械加工过程中尽快丢失数据是有利的。

因而，用于保护在存储器MEM中存储的数据的器件DIS可以包括：针对相同状态晶体管TE，在数个金属层级内的数个电容性结构SC，以便增强数据的丢失。

图2示出了从集成电路CI的存储器MEM的顶部的视图。

常规地，存储器MEM包括诸如关于图1A和图1B所描述的数个存储器单元CEL1、CEL2、CEL3、CEL4(例如，由存储器字WD组成)。

因此，存储器单元CEL1-CEL4各自包括状态晶体管TE1-TE4，并且在存储器字WD内共享存取晶体管TA的结构。

保护器件DIS包括(至少)每个状态晶体管TE1-TE4一个电容性结构SC1-SC4，电容性结构各自位于相应金属层级内。因此，电容性结构SC1-SC4可以位于各种金属层级中，从一个电容性结构到另一电容性结构，金属层级发生变化。

由于这个原因，更难以检测、并且潜在地避开用于保护在存储器MEM中存储的数据的器件DIS。

在每个电容性结构SC1-SC4中，第一导电体CC11-CC14和第二导电体CC21-CC24位于集成电路CI的互连部分BEOL的同一金属层级内。

第二导电体CC21-CC24具有与第一导电体CC11-CC14的形状的轮廓的至少一部分匹配的形状。

在所示出的示例中，每个第一导电体CC11-CC14由在金属层级的平面的方向上延伸的第一金属轨道形成。第二导电体CC21-CC24分别由与每个第一金属轨道并排(例如，沿纵向平行延伸)的第二金属轨道形成。

另外，例如通过垂直于其他金属轨道的金属轨道，第二导电体CC21-CC24全部被连接，以便将它们耦合到接地端子GND。

换句话说，电容性结构可以包括在第一导电体CC11-CC14与第二导电体CC21-CC24之间的在交错梳子形式中的结构。在导电体之间的间隙由介电体IMD填充。这些结构属于相应金属层级的平面。

介电材料IMD被配置，以便在其与水溶液接触的情况下使其介电常数增加，诸如上文所描述的，如果提供的金属介电层展现了电容性结构SC的介电体的特征，则可以例如通过被提供在互连部分BEOL的金属层级之间的金属间介电层直接形成该被增加的介电常数。

另外，第一导电体CC1可以捕获撞击第一导电体CC1的带电粒子，特别是在利用诸如聚焦离子束(FIB)的带电粒子束，对互连部分BEOL进行加工的逆向工程的情况下。

另外，在应用例如FIB类型的带电粒子束的情况下，第一导电体将从该束收集电荷，从而修改在浮置栅极上的电荷，并且因此将会丢失该电荷所表示的信息。

此处，参考通过引用的方式并入本文的第2020/0035624号美国专利申请公开，该专利申请描述了在使用带电粒子束进行攻击的、在检测器中的金属板的用途，其执行了测量，以便检测是否已经发生了攻击。本公开的优点在于，即使在攻击时电路尚未通电，也能够在集成电路中的任何地方检测到已经发生的攻击。

然而，在用于保护存储器MEM中存储的数据的本器件DIS中，当第一导电体从离子束收集电荷时，在存储器的浮置栅极上的电荷被修改，并且因此，即使集成电路从未通电，该电荷所表示的数据也会丢失。

实际上，由存储器MEM的存储器字WD的每个状态晶体管TE所存储的数据，旨在用于与攻击检测不同的用途，并且特别地包括秘密数据。回顾一下，数据(例如，对用于启动集成电路的指令进行编码的数据、或加密密钥/解密密钥的数据)旨在被读取，以便实现集成电路CI的功能。

总而言之，诸如上文所呈现的电容性结构的电容性结构SC，提供了双重用途，而没有折衷，从而允许利用一个单个结构来检测两种类型的逆向工程方法。

电容性结构SC被有利地形成在相应状态晶体管TE附近，以便最优化从通过目的是到达状态晶体管TE的FIB进行的机械加工，以及从目的是到达、并且分析存储器MEM的机械抛光，捕获带电粒子的机会。

在该背景中，短语“在状态晶体管TE附近”被理解为，意指电容性结构当然被定位在与前面平行的平面中的区域中，在该前面上形成有状态晶体管TE，并且电容性结构被定位在与状态晶体管TE的位置相距一定距离、投影到该平面中的位置处，有利地不超过通过聚焦离子束进行的蚀刻的通常尺寸。

图3示出了用于保护在集成电路CI的存储器MEM中存储的数据的器件DIS的一个实施例，该器件能够检测通过FIB类型的聚焦离子束进行的加工。

存储器单元CEL与前文结合图1A、图1B和图2所描述的存储器单元相同。存储器单元CEL的元件支持相同的附图标记，并且在本文中不再赘述。

器件DIS就其本身而言，还包括填充有导电材料的至少一个沟槽TR。

沟槽TR垂直地在深度上延伸到集成电路CI的半导体衬底PSUB中。导电材料可以是多晶硅。填充有导电材料的沟槽例如具有与结合前文关于图1A和图1B所描述的存取晶体管TA相同的设计。

例如，在集成电路CI的制造方法中，形成填充有导电材料的沟槽TR与形成存取晶体管TA被同时实现。然而，针对填充有用于数据保护器件DIS的导电材料的沟槽TR的功能而言，形成存取晶体管TA的源极区域的掩埋半导体区域NISO不必要，但也并非没有好处。

填充沟槽TR的导电材料被电耦合到状态晶体管TE的浮置栅极FG。

例如，在填充沟槽TR的导电材料与浮置栅极FG之间的耦合可以包括：接触CNT，将沟槽TR与第一金属层级M1的轨道连接，经由另一接触CNT，该轨道被连接到浮置栅极FG。

因此，当FIB类型的加工(从衬底PSUB的后面实现)到达沟槽TR的底部时，填充沟槽的导电材料将从FIB类型的束收集电荷。因此，在浮置栅极上的电荷将被修改，并且因此将会丢失该电荷所表示的信息。

有利地，在相应状态晶体管TE附近形成填充有导电材料的沟槽，以便最优化从通过经由衬底PSUB的后面、目的是到达状态晶体管TE的FIB进行的机械加工捕获带电粒子的机会。

填充有导电材料的沟槽TR可以以覆盖衬底的最大表面积(从上方看，进入衬底的深度通过制造方法固定)的这种方式进行设计，这取决于在相同衬底中和相同衬底上形成的、集成电路的其他元件所允许的可能性。

另外，还可以设想填充有导电材料的沟槽TR例如位于与状态晶体管TE相距的一定距离处，并且可以设想如果这种位置在集成电路CI的体系架构中是有利的，则经由在互连层级BEOL内的路径，填充有导电材料的沟槽TR被耦合到其浮置栅极FG。

图4示出了从如在图3中示出的集成电路CI的存储器MEM的顶部看的视图。所图示的结构与结合图2所图示和描述的结构基本上相同。图4的俯视图还示出了平行于第一导电体CC11-CC14和第二导电体CC21-CC24纵向延伸的、导电材料的沟槽TR的示例性定位。

图5示出了一个实施例，其中用于保存耦合因子CFC的器件允许补偿减小存储器单元的耦合因子的效果。

在该示例中，结合先前关于图3和图4所描述的存储器单元CEL的实施例，对用于保存耦合因子CFC的器件进行了描述。

通用的元件支持与关于图3所给出的相同的附图标记，并且本文中不再赘述。

尽管已经描述了可以以对于单元CEL的耦合因子产生的影响可忽略不计的方式来配置电容性结构SC的电容值，但是应当设想的是，潜在地减小耦合因子，以利用保护器件CFC进行补偿。

实际上，电容性结构SC和沟槽TR固有地增加了在浮置栅极FG与接地GND之间的杂散电容，从而减小了单元CEL的耦合因子。

补偿这种减小是以对于单元CEL的耦合因子产生的影响可忽略不计、从而保存存储器单元CEL的最佳耦合因子的方式，来配置电容性结构SC的一种解决方案。

用于保存耦合因子CFC的器件包括第一补偿电容性结构SCFC1，包括第三导电体CCFC，该第三导电体CCFC耦合到状态晶体管TE的控制栅极CG，并且被配置为与电容性结构SC1的第一导电体CC1电容性耦合。

第一补偿电容性结构SCFC1被设计和配置为，借助于在第三导电体CCFC与第一导电体CC1之间的电容性耦合，在状态晶体管TE的控制栅极CG与浮置栅极FG之间引入电容性效应。

例如，在该示例中，第一导电体CC1包括在相应金属层级的平面的方向上延伸的第一金属轨道，并且第三导电体CCFC包括与第一金属轨道并排的、在相同金属层级内的第三金属轨道。

通过该金属层级的金属间介电IMD，第三金属轨道和第一金属轨道可以电隔离，并且足够接近，以在两个导电体CCFC、CC1之间引入期望电容性耦合。

借助于互连部分BEOL的通孔V12、金属层级和接触CNT，状态晶体管TE的控制栅极CG被耦合到第三导电体CCFC。

不言而喻，第一补偿电容性结构SCFC1的第三导电体CCFC的存在，不会影响用于保护在电容性结构SC1的存储器中存储的数据的功能。

另外，第一补偿电容性结构SCFC1可以很好地被应用于实施例，诸如先前关于图1A、图1B和图2所描述的，在实施例中保护器件DIS不包括填充有导电体TR的沟槽。

另外，用于保存耦合因子CFC的器件包括第二补偿电容性结构SCFC2，第二补偿电容性结构SCFC2包括第二沟槽，第二沟槽TRC填充有导电材料，该第二沟槽被配置，以便与填充有数据保护器件DIS的导电材料的沟槽TR电容性耦合。

填充用于保存耦合因子CFC的器件的第二沟槽TRC的导电材料电耦合到状态晶体管TE的控制栅极CG。

因此，第二补偿电容性结构SCFC2被设计和配置为，借助于在两个沟槽TR、TRC的导电材料之间的电容性耦合，在状态晶体管TE的控制栅极CG与浮置栅极FG之间引入电容性效应。

例如，在填充第二沟槽TRC的导电材料与控制栅极CG之间的耦合可以包括在互连层级BEOL内的路径，该路径经过接触CNT、金属轨道和通孔V12。

不言而喻，填充有第二补偿电容性结构SCFC2的导电材料的第二沟槽TRC的存在，不会影响用于保护在填充有导电材料的第一沟槽TR的存储器中存储的数据的功能。

Claims (29)

1.一种集成电路，包括：

存储器，包括状态晶体管，所述状态晶体管包括浮置栅极，其中所述状态晶体管被配置为将代表相应数据值的电荷存储在所述状态晶体管的浮置栅极中；

用于保护在所述存储器中存储的所述数据的器件，所述器件包括电容性结构，所述电容性结构包括：

第一导电体，耦合到所述状态晶体管的所述浮置栅极；

介电体；以及

第二导电体，耦合到接地端子；

其中所述介电体被配置为：

如果水溶液与所述介电体接触，则电耦合所述浮置栅极和所述接地端子，以便修改在所述浮置栅极上的所述电荷，并且丢失所对应的数据；以及

否则，电隔离所述浮置栅极和所述接地端子。

2.根据权利要求1所述的集成电路，其中所述第一导电体和所述第二导电体位于所述集成电路的互连部分的相同金属层级内。

3.根据权利要求2所述的集成电路，其中所述第二导电体具有与所述第一导电体的形状的轮廓的至少一部分匹配的形状。

4.根据权利要求2所述的集成电路，其中所述第一导电体包括第一金属轨道，所述第一金属轨道在相应金属层级的平面的方向上延伸，并且所述第二导电体包括与所述第一金属轨道并排延伸的第二金属轨道。

5.根据权利要求1所述的集成电路，其中所述存储器还包括另一状态晶体管，所述另一状态晶体管包括另一浮置栅极，其中用于保护所述数据的所述器件还包括另一电容性结构，并且其中所述电容性结构和所述另一电容性结构位于所述集成电路的互连部分的不同金属层级内。

6.根据权利要求1所述的集成电路，其中所述介电体包括材料，所述材料被包括在所述集成电路的互连部分的金属层级的金属间介电层内，相应导电体位于所述金属层级内。

7.根据权利要求1所述的集成电路，还包括第一补偿电容性结构，所述第一补偿电容性结构包括第三导电体，所述第三导电体耦合到所述状态晶体管的控制栅极，所述控制栅极位于所述浮置栅极上方，其中所述第三导电体被配置为与所述电容性结构的所述第一导电体电容性耦合。

8.根据权利要求1所述的集成电路，其中所述数据保护器件还包括第一沟槽，所述第一沟槽填充有导电材料，所述导电材料在深度上垂直地延伸到所述集成电路的半导体衬底中，填充所述沟槽的所述导电材料被电耦合到所述状态晶体管的所述浮置栅极。

9.根据权利要求8所述的集成电路，其中所述第一沟槽/所述第二沟槽填充有导电材料，所述导电材料具有与耦合到所述状态晶体管的掩埋存取晶体管的垂直栅极相同的结构，并且所述导电材料包括与所述垂直栅极相同的材料。

10.根据权利要求8所述的集成电路，还包括第二补偿电容性结构，所述第二补偿电容性结构包括第二沟槽，所述第二沟槽填充有导电材料，其中填充所述第二沟槽的所述导电材料被配置为与填充所述数据保护器件的所述第一沟槽的所述导电材料电容性耦合。

11.根据权利要求10所述的集成电路，其中所述第一沟槽/所述第二沟槽填充有导电材料，所述导电材料具有与耦合到所述状态晶体管的掩埋存取晶体管的垂直栅极相同的结构，并且包括与所述垂直栅极相同的材料。

12.根据权利要求1所述的集成电路，其中在所述状态晶体管中存储的所述数据为旨在被读取以便实现所述集成电路的功能的数据。

13.根据权利要求12所述的集成电路，其中所述数据是对用于启动所述集成电路的指令进行编码的数据。

14.根据权利要求12所述的集成电路，其中所述数据是加密密钥/解密密钥的数据。

15.一种用于保护在集成电路的存储器中存储的数据的电路，其中所述存储器包括具有浮置栅极的状态晶体管，并且其中相应数据值通过将表示所述数据的电荷存储在所述状态晶体管的所述浮置栅极中来被写入所述状态晶体管，所述电路包括：

用于所述状态晶体管的保护器件，所述保护器件包括电容性结构，所述电容性结构具有耦合到所述状态晶体管的所述浮置栅极的第一导电体、介电体、以及耦合到接地端子的第二导电体；

其中所述介电体被配置为：

如果水溶液与所述介电体接触，则电耦合所述浮置栅极和所述接地端子，以便更改在所述浮置栅极上的所述电荷，并且丢失所述对应数据；以及

否则，电隔离所述浮置栅极和所述接地端子。

16.根据权利要求15所述的电路，其中所述保护器件的所述电容性结构包括：位于所述集成电路的互连部分的相同金属层级内的第一导电体和第二导电体。

17.根据权利要求16所述的电路，其中所述第二导电体具有与所述第一导电体的形状的轮廓的至少一部分匹配的形状。

18.根据权利要求16所述的电路，其中所述介电体包括材料，所述材料被包括在所述金属层级的金属间介电层的形成中，所述第一导电体和所述第二导电体被形成在所述金属间介电层内。

19.根据权利要求16所述的电路，其中所述第一导电体包括在所述金属层级的平面的方向上延伸的第一金属轨道，并且所述第二导电体包括与所述第一金属轨道并排延伸的第二金属轨道。

20.根据权利要求16所述的电路，还包括第一补偿电容性结构，所述第一补偿电容性结构包括第三导电体，所述第三导电体耦合到所述状态晶体管的控制栅极，其中所述控制栅极位于所述浮置栅极上方，所述第三导电体被配置为与所述第一导电体电容性耦合。

21.根据权利要求15所述的电路，还包括第一沟槽，所述第一沟槽填充有导电材料，所述导电材料在深度上垂直地延伸到所述集成电路的半导体衬底中，填充所述第一沟槽的所述导电材料被电耦合到所述状态晶体管的所述浮置栅极。

22.根据权利要求21所述的电路，其中所述第一沟槽具有与用于耦合到所述状态晶体管的掩埋存取晶体管的垂直栅极区域的沟槽相同的深度。

23.根据权利要求22所述的电路，其中所述第一沟槽和用于所述垂直栅极区域的所述沟槽在所述电路的制造期间被同时制造。

24.根据权利要求21所述的电路，还包括第二补偿电容性结构，所述第二补偿电容性结构包括第二沟槽，所述第二沟槽填充有导电材料，所述导电材料电耦合到所述状态晶体管的控制栅极，其中所述控制栅极位于所述浮置栅极上方，填充所述第二沟槽的所述导电材料被配置为与填充所述第一沟槽的所述导电材料电容性耦合。

25.根据权利要求24所述的电路，其中第二沟槽具有与用于耦合到所述状态晶体管的掩埋存取晶体管的垂直栅极区域的沟槽相同的深度。

26.根据权利要求25所述的电路，其中所述第一沟槽和用于所述垂直栅极区域的所述沟槽在所述电路的制造期间被同时制造。

27.根据权利要求15所述的电路，其中在所述状态晶体管中存储的所述数据为旨在被读取以便实现所述集成电路的功能的数据。

28.根据权利要求27所述的电路，其中所述数据是对用于启动所述集成电路的指令进行编码的数据。

29.根据权利要求27所述的电路，其中所述数据是加密密钥/解密密钥的数据。

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