CN112286744A - 一种中央处理器物理信号电气特性测试装置、系统及方法 - Google Patents

Abstract

本发明的实施例公开一种中央处理器物理信号电气特性测试装置、系统及方法，涉及物理信号测量技术领域，能够得到中央处理器高速输入输出接口管脚端的输出能力。所述测试装置包括测试板，所述测试板上设置有扇出链路，所述扇出链路的第一端用于与中央处理器的高速输入输出接口相连，第二端用于与第一测试设备相连；所述测试板上还设置有与所述扇出链路相对应的去嵌链路，所述去嵌链路与所述扇出链路的结构相同，所述去嵌链路的两端分别用于与第二测试设备的两端相连。本发明适用于对中央处理器物理信号电气特性进行测试。

Description

一种中央处理器物理信号电气特性测试装置、系统及方法

技术领域

本发明涉及物理信号测量技术领域，尤其涉及一种中央处理器物理信号电气特性测试装置、系统及方法。

背景技术

当前中央处理器(CPU)高速输入输出接口主要包括PCIE/SATA/USB。PCIE(peripheral component interconnect express)是一种高速串行计算机扩展总线标准，SATA(Serial Advanced Technology Attachment)是一种基于行业标准的串行硬件驱动器接口，USB(Universal Serial Bus)是一个外部总线标准，用于规范电脑与外部设备的连接和通讯。

如图1所示，传统的CPU高速输入输出接口的电气特性验证都是基于实际产品板(为市场应用开发的实际产品)进行，信号测试设备104的测试点都是测试在整个链路的末端(102)，测试不到CPU芯片的管脚端101的输出能力，测试结果包含了整个主板链路103的损耗。

发明内容

有鉴于此，本发明实施例提供一种中央处理器物理信号电气特性测试装置、系统及方法，能够得到中央处理器高速输入输出接口管脚端的输出能力。

第一方面，本发明实施例提供一种中央处理器物理信号电气特性测试装置，包括包括测试板，所述测试板上设置有扇出链路，所述扇出链路的第一端用于与中央处理器的高速输入输出接口相连，第二端用于与第一测试设备相连；所述测试板上还设置有与所述扇出链路相对应的去嵌链路，所述去嵌链路与所述扇出链路的结构相同，所述去嵌链路的两端分别用于与第二测试设备的两端相连。

可选的，所述扇出链路的数量至少为两个，每个所述扇出链路分别对应有一个去嵌链路，所述去嵌链路与其对应的扇出链路的结构相同；各所述扇出链路的第一端分别用于与所述中央处理器的不同高速输入输出接口相连。

可选的，所述扇出链路的数量为两个，其中一个所述扇出链路的第一端用于与所述中央处理器的SATA接口或PCIE接口相连，另一个扇出链路的第一端用于与所述中央处理器的USB接口相连。

可选的，所述扇出链路的第二端连接有SMP或SMA连接头，所述扇出链路通过所述SMP或SMA连接头与所述第一测试设备相连；所述去嵌链路的两端分别连接有SMP或SMA连接头，所述去嵌链路的两端分别通过所述SMP或SMA连接头与所述第二测试设备相连。

可选的，所述测试板上还设置有所述中央处理器的至少一个高速输入输出接口的待测拓扑极限链路，所述待测拓扑极限链路的链路长度根据该高速输入输出接口协议标准的链路损耗值确定、或根据该高速输入输出接口协议标准的链路损耗值以及该高速输入输出接口的输出能力共同确定。

可选的，所述测试板上对应于每个所述高速输入输出接口分别设置有至少一个待测拓扑极限链路。

可选的，所述测试板上至少设置有以下其中一种高速输入输出接口的待测拓扑极限链路：SATA接口、PCIE接口、USB接口；

当所述测试板上设置有SATA接口的待测拓扑极限链路时，所述SATA接口的待测拓扑极限链路至少包括以下其中一种：SATA连接器+线缆待测极限链路、SATA Slimline连接器+线缆+背板待测极限链路、SATA MiniSAS连接器+线缆+背板待测极限链路、SATA M.2连接器待测极限链路；

当所述测试板上设置有PCIE接口的待测拓扑极限链路时，所述PCIE接口的待测拓扑极限链路至少包括以下其中一种：PCIE板载芯片待测极限链路、PCIE标准连接器待测极限链路、PCIE板载标准连接器+转接卡+标卡待测极限链路、PCIE M.2连接器待测极限链路、PCIE Slimline连接器+线缆+背板+固态硬盘待测极限链路；

当所述测试板上设置有USB接口的待测拓扑极限链路时，所述USB接口的待测拓扑极限链路至少包括以下其中一种：USB标准Type-A连接器待测极限链路、USB线缆+type-A连接器待测极限链路、USB线缆+背板+Type-A连接器待测极限链路。

第二方面，本发明实施例提供一种中央处理器物理信号电气特性测试系统，包括上述任一实施例所述的装置，所述系统还包括：第一测试设备，与所述扇出链路的第二端相连，用于获取所述中央处理器的高速输入输出接口通过所述扇出链路输出的物理信号；第二测试设备，与所述去嵌链路的两端相连，用于提取所述去嵌链路的电气特性参数。

可选的，所述第二测试设备还用于将所述电气特性参数发送给所述第一测试设备；所述第一测试设备还用于：基于所述电气特性参数对所述物理信号进行去嵌操作，得到中央处理器的高速输入输出接口输出的物理信号的电气特性。

可选的，在所述测试板上还设置有所述中央处理器的至少一个高速输入输出接口的待测拓扑极限链路时，所述测试系统还包括：第三测试设备，与所述待测拓扑极限链路的终端相连，用于在所述待测拓扑极限链路终端进行物理信号测量。

第三方面，一种中央处理器物理信号电气特性测试方法，其特征在于，基于上述任一实施例所述的装置，所述方法包括：利用第二测试设备提取去嵌链路的电气特性参数；利用第一测试设备获取中央处理器通过所述扇出链路输出的物理信号；基于所述电气特性参数对所述物理信号进行去嵌操作，得到中央处理器的高速输入输出接口输出的物理信号的电气特性。

可选的，当所述测试板上还设置有所述中央处理器的至少一个高速输入输出接口的待测拓扑极限链路时，所述方法还包括：利用第三测试设备在所述待测拓扑极限链路终端进行物理信号测量；根据所述物理信号验证所述待测拓扑极限链路对应的高速输入输出接口的链路输出极限能力。

可选的，所述根据所述物理信号验证所述待测拓扑极限链路对应的高速输入输出接口的链路输出极限能力，包括：判断所述物理信号是否符合输出要求；若是，则将所述待测拓扑极限链路的链路长度作为所述高速输入输出接口的链路极限长度。

本发明实施例提供的一种中央处理器物理信号电气特性测试装置，包括测试板，所述测试板上设置有扇出链路，所述扇出链路的第一端用于与中央处理器的高速输入输出接口相连，第二端用于与第一测试设备相连；所述测试板上还设置有与所述扇出链路相对应的去嵌链路，所述去嵌链路与所述扇出链路的结构相同，所述去嵌链路的两端分别用于与第二测试设备的两端相连。这样，通过设计所述扇出链路，利用第一测试设备对所述中央处理器的高速输入输出接口经所述扇出链路输出的物理信号进行测量，同时在测试板上设计与所述扇出链路结构相同的去嵌链路，通过所述第二测试设备提取所述去嵌链路的电气特性参数，基于所述电气特性参数对第一测试设备测得的物理信号进行去嵌操作，即可得到中央处理器高速输入输出接口输出的物理信号的电气特性，即所述中央处理器高速输入输出接口管脚端的输出能力。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为传统的CPU高速输入输出接口的电气特性验证装置的结构示意图；

图2为本发明的实施例提供的一种中央处理器物理信号电气特性测试装置与中央处理器(CPU)之间的连接关系示意图；

图3为本发明的实施例提供的一种中央处理器物理信号电气特性测试装置与中央处理器、第一测试设备以及第二测试设备之间的连接关系示意图；

图4为本发明的实施例提供的另一种中央处理器物理信号电气特性测试装置与中央处理器之间的连接关系示意图；

图5为本发明的实施例提供的PCIE接口的第一种待测拓扑极限链路的结构示意图；

图6为本发明的实施例提供的PCIE接口的第二种待测拓扑极限链路的结构示意图；

图7为本发明的实施例提供的PCIE接口的第三种待测拓扑极限链路的结构示意图；

图8为本发明的实施例提供的PCIE接口的第四种待测拓扑极限链路的结构示意图；

图9为本发明的实施例提供的PCIE接口的第五种待测拓扑极限链路的结构示意图；

图10为本发明的实施例提供的SATA接口的第一种待测拓扑极限链路的结构示意图；

图11为本发明的实施例提供的SATA接口的第二种待测拓扑极限链路的结构示意图；

图12为本发明的实施例提供的SATA接口的第三种待测拓扑极限链路的结构示意图；

图13为本发明的实施例提供的SATA接口的第四种待测拓扑极限链路的结构示意图；

图14为本发明的实施例提供的USB接口的第一种待测拓扑极限链路的结构示意图；

图15为本发明的实施例提供的USB接口的第二种待测拓扑极限链路的结构示意图；

图16为本发明的实施例提供的USB接口的第三种待测拓扑极限链路的结构示意图；

图17为本发明实施例提供的一种具体的仿真方法中将所有的仿真模型导入到仿真软件的仿真框架流程中的示意图；

图18为本发明的实施例提供的又一种中央处理器物理信号电气特性测试装置与4个DIE的中央处理器之间的部分连接关系示意图；

图19为本发明的实施例提供的一种中央处理器物理信号电气特性测试方法的流程示意图；

图20为本发明的实施例提供的另一种中央处理器物理信号电气特性测试方法的流程示意图；

图21为本发明的实施例提供的又一种中央处理器物理信号电气特性测试方法的流程示意图。

具体实施方式

下面结合附图对本发明实施例进行详细描述。

应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

第一方面，本发明实施例提供一种中央处理器物理信号电气特性测试装置，能够得到中央处理器高速输入输出接口管脚端的输出能力。

如图2和图3所示，本实施例提供的一种中央处理器物理信号电气特性测试装置，包括测试板201，所述测试板201上设置有扇出链路202，所述扇出链路202的第一端用于与中央处理器301的高速输入输出接口相连，第二端用于与第一测试设备401相连；所述测试板201上还设置有与所述扇出链路202相对应的去嵌链路203，所述去嵌链路203与所述扇出链路202的结构相同，所述去嵌链路203的两端分别用于与第二测试设备501的两端相连。

本实施例，所述测试板可以为印制电路板(PCB)，所述扇出链路可以为布置在所述印制电路板上的一对差分线，所述去嵌链路可以为布置在所述印制电路板上的与所述扇出链路的长度、走线方式等相同的另一对差分线。

所述第一测试设备可以为示波器，用于测试所述中央处理器的高速输入输出接口通过所述扇出链路输出的物理信号；所述第二测试设备可以为网络分析仪，用于提取所述去嵌链路的电气特性参数，该电气特性参数用于描述去嵌链路的电气特性，具体的，所述电气特性参数可以为S参数(S parameter)；由于所述去嵌链路与所述扇出链路的物理结构相同，故所述扇出链路的电气特性参数与所述去嵌链路的电气特性参数相同，这样，基于所述第二测试设备提取的电气特性参数，对所述扇出链路输出的物理信号进行去嵌操作，即可得到所述中央处理器的高速输入输出接口管脚端输出的物理信号的电气特性，即所述中央处理器高速输入输出接口管脚端的输出能力。

如图3所示，可选的，在上述实施例中，所述第二测试设备501在提取所述去嵌链路的电气特性参数之后，可以将所述电气特性参数发送给所述第一测试设备401，由所述第一测试设备401基于所述电气特性参数，对所述扇出链路输出的物理信号进行去嵌操作。

可选的，在上述实施例中，所述扇出链路的数量至少为两个，每个所述扇出链路分别对应有一个去嵌链路，所述去嵌链路与其对应的扇出链路的结构相同；各所述扇出链路的第一端分别用于与所述中央处理器的不同高速输入输出接口相连。

本实施例，为所述中央处理器的不同高速输入输出接口分别设计对应的扇出链路，这样，只需将所述中央处理器与所述测试板进行一次连接，就可以对所述中央处理器的多个高速输入输出接口输出的物理信号的电气特性进行测试，提高了测试效率。

当各所述扇出链路的物理结构均相同时，所述去嵌链路的数量可以为1个，各所述扇出链路均与该去嵌链路相对应。

如图4所示，可选的，所述扇出链路的数量可以为两个，其中一个所述扇出链路2021的第一端用于与所述中央处理器的SATA接口或PCIE接口相连，另一个扇出链路2022的第一端用于与所述中央处理器的USB接口相连。

本实施例，由于SATA和PCIE的接口协议相近，故可将所述中央处理器上与所述其中一个扇出链路相连的接口配置为SATA接口或PCIE接口，这样，所述测试板上的一个扇出链路即可实现对中央处理器上的两种高速输入输出接口进行测试。

通过上述两个扇出链路，即可实现对当前中央处理器上常见的三种高速输入输出接口管脚端的输出能力测试。解决了PCIE接口CPU管脚端物理信号无法测量的难题，能够有效评估CPU PICE PHY设计的优劣；解决了SATA接口CPU管脚端物理信号无法测量的难题，能够有效评估SATA PICE PHY设计的优劣；解决了USB接口CPU管脚端物理信号无法测量的难题，能够有效评估USB PICE PHY设计的优劣。

如图2和图3所示，可选的，所述扇出链路11的第二端连接有SMP或SMA连接头，所述扇出链路202通过所述SMP或SMA连接头与所述第一测试设备相连；所述去嵌链路203的两端分别连接有SMP或SMA连接头，所述去嵌链路203的两端分别通过所述SMP或SMA连接头与所述第二测试设备相连。

本实施例，SMP连接头和SMA连接头为高速连接头，可与第一测试设备和第二测试设备直连，减少链路其他损耗，使测试结果更加精准。

如图4所示，可选的，所述测试板上还设置有所述中央处理器的至少一个高速输入输出接口的待测拓扑极限链路(参见图4中PCIE接口的5个待测拓扑极限链路205、SATA接口的4个待测拓扑极限链路204、USB接口的3个常见拓扑极限链路206)，所述待测拓扑极限链路的链路长度根据该高速输入输出接口协议标准的链路损耗值确定、或根据该高速输入输出接口协议标准的链路损耗值以及该高速输入输出接口的输出能力共同确定。

本实施例，中央处理器的每个高速输入输出接口可能分别对应有一些常见的拓扑极限链路，例如，PCIE接口的5种常见拓扑极限链路：PCIE板载芯片极限链路(参见图5)、PCIE板载标准连接器极限链路(参见图6)、PCIE板载标准连接器+转接卡+标卡极限链路(参见图7)、PCIE M.2连接器极限链路(参见图8)、PCIE Slimline连接器+线缆+背板+固态硬盘极限链路(参见图9)；SATA接口的4种常见拓扑极限链路：SATA连接器+线缆极限链路(参见图10)、SATA Slimline连接器+线缆+背板极限链路(参见图11)、SATA MiniSAS连接器+线缆+背板极限链路(参见图12)、SATAM.2连接器极限链路(参见图13)；USB接口的3种常见拓扑极限链路：USB标准Type-A连接器极限链路(参见图14)、USB线缆+Type-A连接器极限链路(参见图15)、USB线缆+背板+Type-A连接器极限链路(参见图16)。

所述高速输入输出接口的其中一种待测拓扑极限链路的拓扑结构，可以与该高速输入输出接口的其中一种常见拓扑极限链路的拓扑结构相同，所述待测拓扑极限链路中链路的极限长度是指测试板上实际链路的长度，可以根据仿真得到，具体的，可以按照所述高速输入输出接口协议标准的链路损耗值进行仿真，得到待测拓扑极限链路中链路的极限长度。

举例而言，对于PCIE板载芯片极限链路，按照如下表所示的PCIE协议标准的链路损耗值进行仿真，得到中央处理器到板载芯片实际链路的极限长度，完成PCIE接口的其中一种待测拓扑极限链路设计(如图5所示，2051表示该测试板上实际链路的长度)。

具体的仿真过程如下：

第一步：评估整个链路的相关部件有哪些？如图5所示，对于PCIE板载芯片拓扑极限链路而言，有CPU，PCB主板，板载芯片。

第二步，使用CPU仿真模型，包含CPU发送机模型，CPU基板模型，CPU底座模型；使用PCB主板模型，包含PCBbreakout走线，main走线，过孔，电容等；使用板载芯片模型，包含接收机模型，基板模型。

第三步，把所有模型导入到仿真软件的仿真框架流程中(参见图17)。

第四步，按照PCIE协议标准的链路损耗值来进行实际链路的极限长度，把主板PCB模型604中的main走线609设置成变量，长度可以调整。再把CPU基板模型602、CPU底座模型603、主板PCB模型604、板载芯片基板模型605一起进行损耗仿真，使得总损耗小于PCIE协议标准的最大链路损耗值25db@8Ghz，得出一个main走线609的最大值。综合main走线609、breakout走线608、电容fan out612的总值，就是PCB主板(即测试板)实际链路的极限长度。

对于PCIE板载标准连接器极限链路，按照如上表所示的PCIE协议标准的链路损耗值进行仿真，得出中央处理器到板载标准连接器实际链路的极限长度，完成PCIE接口的另一种待测拓扑极限链路设计(如图6所示，2052表示该测试板上实际链路的长度)。

对于PCIE板载标准连接器+转接卡+标卡极限链路，按照如上表所示的PCIE协议标准的链路损耗值进行仿真，得出中央处理器到板载标准连接器实际链路的极限长度，完成PCIE接口的又一种待测拓扑极限链路设计(如图7所示，2053表示该测试板上实际链路的长度)。

其他高速输入输出接口对应的拓扑极限链路的仿真方法，与上述PCIE接口的拓扑极限链路的仿真方法类似，在此不再赘述。

或者，所述待测拓扑极限链路中链路的极限长度除根据所述中央处理器高速输入输出接口协议标准的链路损耗值相关之外，还与该高速输入输出接口的输出能力相关，具体的，还可以按照所述高速输入输出接口的输出能力进行仿真，得到待测拓扑极限链路中链路的极限长度；将根据所述高速输入输出接口协议标准的链路损耗值进行仿真得到的极限长度、与根据所述高速输入输出接口的输出能力进行仿真得到的极限长度进行比对，将较小的极限长度值作为所述待测拓扑极限链路中链路的极限长度。

举例而言，在根据上述第一～四步得到PCB主板(即测试板)实际链路的极限长度之后，再进行以下操作：

第五步，根据CPU高速IO口的输出能力(根据上述实施例中设计的扇出链路和去嵌链路测试得到)得到极限链路长度。优先测量出CPU在芯片PIN脚处的物理信号质量参数，包含差分电压大小，均衡值大小等。如图17所示，将这些参数导入到CPU发送机模型601，这时候仿真软件中的发送机发射的信号强度就是实际芯片的强度，再将main走线609设置为变量，设置完成后，将CPU发送机模型601发射的信号通过CPU基板模型602、CPU底座603、主板PCB模型604、板载芯片基板模型605后，在板载芯片接收机模型606处，仿真软件会得出实际信号质量眼图。根据在链路终端的信号质量规范，以PCIE为例是眼高需要大于15mv，眼宽为大于0.3UI，按照这个标准值得出一个main走线609的最大值。综合main走线609、breakout走线608、电容fan out612的总值，就是主板实际链路的极限长度。

第六步，综合第四步和第五步结果，以较小值为最终主板实际链路的极限长度。

本实施例，在所述测试板上设置所述待测拓扑极限链路，能够验证仿真得到的极限链路长度是否准确，这样，通过测试所述中央处理器的高速输入输出接口的拓扑极限链路的实际长度，可以得到所述中央处理器高速输入输出接口的极限输出能力，进而得到CPU板卡设计指导的相关设计参数。

解决了目前对于高速输入输出接口的链路验证均是基于实际产品版，而实际产品板都是根据实际的产品需求进行设计、实际链路长度没有达到链路极限长度，所以无法测量出实际CPU信号输出的链路极限，无法验证CPU设计指导书中的参数，也就无法给客户一个准确的设计指导参数的问题。

对于多DIE的中央处理器，可能有多个重复的高速输入输出接口，例如有两个PCIE接口，这时，所述测试板上可以为每一个高速输入输出接口设计有对应的待测拓扑极限链路。例如图18中所示的4个DIE的中央处理器，每个DIE都有Combo link Type A及TypeB，所以所述测试板上可以包含更多数量的待测拓扑极限链路设计，但总体的方案还是可以归结为以下5种：PCIE/SATA接口的扇出链路、USB接口的扇出链路、PCIE接口的5种待测拓扑极限链路、SATA接口4种待测拓扑极限链路、USB接口3种待测拓扑极限链路。

可选的，在上述实施例中，在通过仿真得到某一高速输入输出接口的拓扑极限链路的实际链路的极限长度之后，在所述测试板上设置与其相对应的待测拓扑极限链路时，所述待测拓扑极限链路中测试板上的实际链路长度可以小于根据仿真得到的所述极限长度，为测试留出一定的余量，例如，所述测试板上的实际链路长度为仿真得到的所述极限长度的85％左右。

可选的，在上述实施例中，所述测试板1上对应于每个所述高速输入输出接口分别设置有至少一个待测拓扑极限链路13。

本实施例，对于每一个所述高速输入输出接口，均设置有至少一个待测拓扑极限链路来测试该高速输入输出接口的极限输出能力，这样，能够使测试结果更加全面，从而使输出CPU板卡设计指导的相关设计参数更加详细、全面。

可选的，所述测试板上至少设置有以下其中一种高速输入输出接口的待测拓扑极限链路：SATA接口、PCIE接口、USB接口；当所述测试板上设置有SATA接口的待测拓扑极限链路时，所述SATA接口的待测拓扑极限链路至少包括以下其中一种：SATA连接器+线缆待测极限链路、SATA Slimline连接器+线缆+背板待测极限链路、SATA MiniSAS连接器+线缆+背板待测极限链路、SATA M.2连接器待测极限链路；当所述测试板上设置有PCIE接口的待测拓扑极限链路时，所述PCIE接口的待测拓扑极限链路至少包括以下其中一种：PCIE板载芯片待测极限链路、PCIE标准连接器待测极限链路、PCIE板载标准连接器+转接卡+标卡待测极限链路、PCIE M.2连接器待测极限链路、PCIE Slimline连接器+线缆+背板+固态硬盘待测极限链路；当所述测试板上设置有USB接口的待测拓扑极限链路时，所述USB接口的待测拓扑极限链路至少包括以下其中一种：USB标准TYPE-A连接器待测极限链路、USB线缆+type-A连接器待测极限链路、USB线缆+背板+type-A连接器待测极限链路。

本实施例，所述测试板上可以设置有中央处理器三种常见的高速输入输出接口的待测极限链路，且每个高速输入输出接口对应的待测极限链路的拓扑结构可以采用该高速输入输出接口常见的拓扑极限链路的拓扑结构，即测试板上的待测极限链路模仿该高速输入输出接口在实际产品板上的极限应用场景，这样，能够验证出CPU PCIE接口的极限传输能力、CPU SATA接口的极限传输能力、CPU USB接口的极限传输能力，有效的输出CPU的板卡设计指导给到客户。

第二方面，本发明实施例提供一种中央处理器物理信号电气特性测试系统，能够得到中央处理器高速输入输出接口管脚端的输出能力。

如图3所示，本实施例提供一种中央处理器物理信号电气特性测试系统，包括上述任一实施例所述的测试装置，所述系统还包括：第一测试设备401，与所述扇出链路的第二端相连，用于获取所述中央处理器301的高速输入输出接口通过所述扇出链路输出的物理信号；第二测试设备501，与所述去嵌链路的两端相连，用于提取所述去嵌链路的电气特性参数。

本实施例，所述第一测试设备可以为示波器，用于测试所述中央处理器的高速输入输出接口通过所述扇出链路输出的物理信号；所述第二测试设备可以为网络分析仪，用于提取所述去嵌链路的电气特性参数，该电气特性参数用于描述去嵌链路的电气特性，具体的，所述电气特性参数可以为S参数(S parameter)；由于所述去嵌链路与所述扇出链路的物理结构相同，故所述扇出链路的电气特性参数与所述去嵌链路的电气特性参数相同，这样，基于所述第二测试设备提取的电气特性参数，对所述扇出链路输出的物理信号进行去嵌操作，即可得到所述中央处理器的高速输入输出接口管脚端输出的物理信号的电气特性，即所述中央处理器高速输入输出接口管脚端的输出能力。

如图3所示，可选的，所述第二测试设备501还用于将所述电气特性参数发送给所述第一测试设备401；所述第一测试设备401还用于：基于所述电气特性参数对所述物理信号进行去嵌操作，得到中央处理器301的高速输入输出接口输出的物理信号的电气特性。本实施例，所述第一测试设备可以采用具有去嵌功能的示波器，这样，能够自动得到所述中央处理器的高速输入输出接口输出的物理信号的电气特性。

可选的，在所述测试板上还设置有所述中央处理器的至少一个高速输入输出接口的待测拓扑极限链路时，所述测试系统还包括：第三测试设备，与所述待测拓扑极限链路的终端相连，用于在所述待测拓扑极限链路终端进行物理信号测量。

本实施例，对于图5中所示的待测拓扑极限链路，则利用第三设备测试所述测试板输出给板载芯片管脚端的物理信号；对于图6中所示的待测极限链路，则利用第三设备测试所述测试板输出给板载连接器管脚端的物理信号；对于图7中所示的待测极限链路，则利用第三设备测试所述转接卡输出给标卡管脚端的物理信号；对于图8中所示的待测极限链路，则利用第三设备测试所述M.2连接器输出给固态硬盘管脚端的物理信号；以此类推。

所述第三测试设备可以为示波器，且所述第三测试设备与所述第一测试设备可以为同一台设备，当所述第三测试设备与所述第一测试设备为同一台设备，且该测试设备具有同时获取不同输出端输出的物理信号时，则所述待测拓扑极限链路的终端和所述扇出链路的第二端可以同时与该测试设备相连；当该测试设备一次只能获取一个输出端输出的物理信号时，则可以先利用该设备获取所述扇出链路的第二端输出的物理信号，然后再利用该设备获取所述待测拓扑极限链路的终端输出的物理信号。

第三方面，本发明实施例提供一种中央处理器物理信号电气特性测试方法，基于上述任一实施例所述的装置，能够得到中央处理器高速输入输出接口管脚端的输出能力。

如图19所示，本发明实施例提供一种中央处理器物理信号电气特性测试方法，基于上述任一实施例所述的装置，所述方法包括：

S701、利用第二测试设备提取去嵌链路的电气特性参数；

本步骤中，所述第二测试设备可以为网络分析仪，所述电气特性参数用于描述所述去嵌链路的电气特性，具体的，所述电气特性参数可以为S参数。

S702、利用第一测试设备获取中央处理器通过所述扇出链路输出的物理信号；

本步骤中，所述第一测试设备可以为示波器。

S703、基于所述电气特性参数对所述物理信号进行去嵌操作，得到中央处理器的高速输入输出接口输出的物理信号的电气特性。

本实施例，利用第一测试设备对所述中央处理器的高速输入输出接口经所述扇出链路输出的物理信号进行测量，同时在测试板上设计与所述扇出链路结构相同的去嵌链路，通过所述第二测试设备提取所述去嵌链路的电气特性参数，基于所述电气特性参数对第一测试设备测得的物理信号进行去嵌操作，即可得到中央处理器高速输入输出接口输出的物理信号的电气特性，即所述中央处理器高速输入输出接口管脚端的输出能力。

如图20所示，可选的，当所述测试板上还设置有所述中央处理器的至少一个高速输入输出接口的待测拓扑极限链路时，所述方法还可以包括：

S704、利用第三测试设备在待测拓扑极限链路的终端进行物理信号测量；

本步骤中，对于图3中所示的待测极限链路，则利用第三设备测试所述测试板输出给板载芯片管脚端的物理信号；对于图4中所示的待测极限链路，则利用第三设备测试所述测试板输出给板载连接器管脚端的物理信号；对于图5中所示的待测极限链路，则利用第三设备测试所述转接卡输出给标卡管脚端的物理信号；对于图6中所示的待测极限链路，则利用第三设备测试所述M.2连接器输出给固态硬盘管脚端的物理信号；以此类推。

S705、根据所述物理信号验证所述待测拓扑极限链路对应的高速输入输出接口的链路输出极限能力。

本步骤中，如图21所示，具体的，所述根据所述物理信号验证所述待测拓扑极限链路对应的高速输入输出接口的链路输出极限能力，可以包括：

S7051、判断所述物理信号是否符合输出要求；

本步骤中，可以将所述物理信号与协议标准值进行比对，当所述物理信号与协议标准值相同时，则所述待测拓扑极限链路的链路长度达到极限链路长度；当所述物理信号低于协议标准值时，则所述待测拓扑极限链路的链路长度超出极限链路长度；当所述物理信号高于协议标准值时，则所述待测拓扑极限链路的链路长度小于极限链路长度。

所述输出要求可以为高于或等于协议标准值。

S7052、若是，则将所述待测拓扑极限链路的链路长度作为所述高速输入输出接口的链路极限长度。

本实施例，所述输出要求可以为高于或等于协议标准值，这样，当所述物理信号符合所述输出要求时，则可以将所述待测拓扑极限链路的链路长度作为所述高速输入输出接口的链路极限长度，也即所述高速输入输出接口的链路输出极限能力；具体的，高速输入输出接口的每一种待测拓扑极限链路的拓扑结构代表了所述高速输入输出接口的其中一种应用场景，这样，当所述物理信号符合所述输出要求时，可以将所述待测拓扑极限链路的链路长度作为所述高速输入输出接口在这种拓扑结构应用场景下所对应的链路极限长度。

若所述测试板上为中央处理器的每一种高速输入输出接口设计了常见应用场景下的待测拓扑极限链路，则通过本实施例提供的方法，可以得到中央处理器的每一种高速输入输出接口在常见应用场景下的链路输出极限能力，这样，就能够进一步输出CPU板卡设计指导的相关设计参数。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个......”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。

尤其，对于系统和方法实施例而言，由于其基本相似于装置实施例，所以描述的比较简单，相关之处参见装置实施例的部分说明即可。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (13)

1.一种中央处理器物理信号电气特性测试装置，其特征在于，包括测试板，所述测试板上设置有扇出链路，所述扇出链路的第一端用于与中央处理器的高速输入输出接口相连，第二端用于与第一测试设备相连；

所述测试板上还设置有与所述扇出链路相对应的去嵌链路，所述去嵌链路与所述扇出链路的结构相同，所述去嵌链路的两端分别用于与第二测试设备的两端相连。

2.根据权利要求1所述的测试装置，其特征在于，所述扇出链路的数量至少为两个，每个所述扇出链路分别对应有一个去嵌链路，所述去嵌链路与其对应的扇出链路的结构相同；

各所述扇出链路的第一端分别用于与所述中央处理器的不同高速输入输出接口相连。

3.根据权利要求2所述的测试装置，其特征在于，所述扇出链路的数量为两个，其中一个所述扇出链路的第一端用于与所述中央处理器的SATA接口或PCIE接口相连，另一个扇出链路的第一端用于与所述中央处理器的USB接口相连。

4.根据权利要求1至3任一所述的测试装置，其特征在于，所述扇出链路的第二端连接有SMP或SMA连接头，所述扇出链路通过所述SMP或SMA连接头与所述第一测试设备相连；

所述去嵌链路的两端分别连接有SMP或SMA连接头，所述去嵌链路的两端分别通过所述SMP或SMA连接头与所述第二测试设备相连。

5.根据权利要求1所述的测试装置，其特征在于，所述测试板上还设置有所述中央处理器的至少一个高速输入输出接口的待测拓扑极限链路，所述待测拓扑极限链路的链路长度根据该高速输入输出接口协议标准的链路损耗值确定、或根据该高速输入输出接口协议标准的链路损耗值以及该高速输入输出接口的输出能力共同确定。

6.根据权利要求5所述的测试装置，其特征在于，所述测试板上对应于每个所述高速输入输出接口分别设置有至少一个待测拓扑极限链路。

7.根据权利要求6所述的测试装置，其特征在于，所述测试板上至少设置有以下其中一种高速输入输出接口的待测拓扑极限链路：SATA接口、PCIE接口、USB接口；

当所述测试板上设置有SATA接口的待测拓扑极限链路时，所述SATA接口的待测拓扑极限链路至少包括以下其中一种：SATA连接器+线缆待测极限链路、SATA Slimline连接器+线缆+背板待测极限链路、SATA MiniSAS连接器+线缆+背板待测极限链路、SATA M.2连接器待测极限链路；

当所述测试板上设置有PCIE接口的待测拓扑极限链路时，所述PCIE接口的待测拓扑极限链路至少包括以下其中一种：PCIE板载芯片待测极限链路、PCIE标准连接器待测极限链路、PCIE板载标准连接器+转接卡+标卡待测极限链路、PCIE M.2连接器待测极限链路、PCIESlimline连接器+线缆+背板+固态硬盘待测极限链路；

当所述测试板上设置有USB接口的待测拓扑极限链路时，所述USB接口的待测拓扑极限链路至少包括以下其中一种：USB标准Type-A连接器待测极限链路、USB线缆+type-A连接器待测极限链路、USB线缆+背板+Type-A连接器待测极限链路。

8.一种中央处理器物理信号电气特性测试系统，其特征在于，包括上述权利要求1至7任一所述的装置，所述系统还包括：

第一测试设备，与所述扇出链路的第二端相连，用于获取所述中央处理器的高速输入输出接口通过所述扇出链路输出的物理信号；

第二测试设备，与所述去嵌链路的两端相连，用于提取所述去嵌链路的电气特性参数。

9.根据权利要求8所述的测试系统，其特征在于，所述第二测试设备还用于将所述电气特性参数发送给所述第一测试设备；

所述第一测试设备还用于：

基于所述电气特性参数对所述物理信号进行去嵌操作，得到中央处理器的高速输入输出接口输出的物理信号的电气特性。

10.根据权利要求8所述的测试系统，其特征在于，在所述测试板上还设置有所述中央处理器的至少一个高速输入输出接口的待测拓扑极限链路时，所述测试系统还包括：

第三测试设备，与所述待测拓扑极限链路的终端相连，用于在所述待测拓扑极限链路终端进行物理信号测量。

11.一种中央处理器物理信号电气特性测试方法，其特征在于，基于上述权利要求1至7任一所述的装置，所述方法包括：

利用第二测试设备提取去嵌链路的电气特性参数；

利用第一测试设备获取中央处理器通过所述扇出链路输出的物理信号；

基于所述电气特性参数对所述物理信号进行去嵌操作，得到中央处理器的高速输入输出接口输出的物理信号的电气特性。

12.根据权利要求11所述的测试方法，其特征在于，当所述测试板上还设置有所述中央处理器的至少一个高速输入输出接口的待测拓扑极限链路时，所述方法还包括：

利用第三测试设备在所述待测拓扑极限链路终端进行物理信号测量；

根据所述物理信号验证所述待测拓扑极限链路对应的高速输入输出接口的链路输出极限能力。

13.根据权利要求12所述的测试方法，其特征在于，所述根据所述物理信号验证所述待测拓扑极限链路对应的高速输入输出接口的链路输出极限能力，包括：

判断所述物理信号是否符合输出要求；

若是，则将所述待测拓扑极限链路的链路长度作为所述高速输入输出接口的链路极限长度。

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