CN112242446A - 一种mosfet终端结构及其制备方法 - Google Patents
一种mosfet终端结构及其制备方法 Download PDFInfo
- Publication number
- CN112242446A CN112242446A CN202011002666.2A CN202011002666A CN112242446A CN 112242446 A CN112242446 A CN 112242446A CN 202011002666 A CN202011002666 A CN 202011002666A CN 112242446 A CN112242446 A CN 112242446A
- Authority
- CN
- China
- Prior art keywords
- terminal
- grooves
- mosfet
- trench
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 8
- 230000036961 partial effect Effects 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims description 23
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 239000002184 metal Substances 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 18
- 238000000137 annealing Methods 0.000 claims description 11
- 230000000873 masking effect Effects 0.000 claims description 11
- 238000001259 photo etching Methods 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 8
- 238000002513 implantation Methods 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 230000008569 process Effects 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims description 3
- 238000002347 injection Methods 0.000 claims description 3
- 239000007924 injection Substances 0.000 claims description 3
- 238000000206 photolithography Methods 0.000 claims description 3
- 238000009713 electroplating Methods 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 claims 2
- 230000005684 electric field Effects 0.000 abstract description 37
- 230000015556 catabolic process Effects 0.000 abstract description 16
- 238000009826 distribution Methods 0.000 abstract description 13
- 230000001413 cellular effect Effects 0.000 abstract description 5
- 238000004088 simulation Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 239000011295 pitch Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- -1 phosphorus ions Chemical class 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910017750 AgSn Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开了一种MOSFET终端结构及其制备方法，包括终端分压区，所述终端分压区内设有若干的沟槽，所述终端分压区的沟槽中靠近元胞区由内向外所所述沟槽深度逐渐加深，沟槽间距逐渐增大。与一般沟槽MOS终端结构若干个分压沟槽等深度等间距排列相比，本发明对终端分压沟槽间距进行调整，优化电场分布，提升器件耐压。终端沟槽中靠近元胞区由内向外前几个沟槽深度逐渐加深，沟槽间距逐渐增大，将原本外部截止环沟槽的大电场，转移至内部分压沟槽处，从而提升整个器件的击穿电压。从仿真结果来看，对于100V产品，击穿电压能得到20％左右的提升。
Description
技术领域
本发明涉及芯片领域，更确切地说是一种MOSFET终端结构。
背景技术
沟槽MOSFET是近年来发展的新一代功率MOSFET，因其具有低的导通电阻、开关损耗低、开关速率快等优点，被广泛的应用于各个领域中。沟槽MOSFET 器件内部结构主要分为元胞区和外围的终端区，除了元胞区本身的设计外，终端区的结构也会直接影响到器件的性能。如今的常规终端结构一般由若干个等间距的分压沟槽以及一个更宽的截止沟槽构成，但是这样的终端结构电场仍过于集中于最外围截止沟槽底部，不能充分发挥元胞区的性能。专利 CN104638011A中公布了一种加深所有终端沟槽深度的结构，从而实现器件耐压的提升。
如今沟槽MOSFET终端区大多采用多采用若干个等距分布的分压沟槽以及一个截止沟槽构成。根据仿真显示，在中压100V产品中，当器件承受反向偏压时，大电场集中在最外侧边缘截止沟槽处，并不能完全发挥出元胞区的性能。即使专利CN104638011A中公布了一种加深所有终端沟槽深度的结构来提升终端区的耐压能力的结构，大电场仍然集中在最外围截止沟槽处。本发明在不改变元胞区设计的前提下，通过优化终端电场的分布，达到提升整个器件耐压的作用。
发明内容
本发明的目的是提供一种MOSFET终端结构及其制备方法，与现有技术相比，本发明通过优化终端沟槽的排布结构，达到了优化终端电场，提升器件耐压的效果。
本发明采用以下技术方案：
一种MOSFET终端结构，包括终端分压区，所述终端分压区内设有若干的沟槽，所述终端分压区的沟槽中靠近元胞区由内向外所所述沟槽深度逐渐加深，沟槽间距逐渐增大。
所述沟槽设置于外延层中，且外延层的另一侧设有基层。
在外延层通过离子注入注入P型杂质，然后进行退火处理，形成沟道区。
所述沟槽内壁及所述沟槽之间的外延层上淀设有栅极氧化层。
所述沟槽内通过多晶硅填充满。
还包括正面电极，包括顶层金属，顶层金属连接各年接触孔，且接触孔的底部为离子注入层。
还包括漏极，且所述漏极设于基层的另一侧，且为金属层。
一种MOSFET终端结构的制备方法，
包括以下步骤：
在基片上进行外延生长；
掩蔽层生长；
沟槽光刻；
沟槽刻蚀；
栅氧生长以及多晶硅淀积；
多晶硅刻蚀以及平坦化；
沟槽区P+注入以及退火；
源区N+注入以及退火；
接触孔光刻；
接触孔刻蚀、接触孔注入以及杂质激活；
接触孔金属填充以及平坦化；
顶层金属淀积以及平坦化；
背面减薄、电镀，形成漏极。
所述终端分压区内设有若干的沟槽，所述终端分压区的沟槽中靠近元胞区由内向外所所述沟槽深度逐渐加深，沟槽间距逐渐增大。
将内部终端沟槽的宽度由小到大设定，相同的光刻条件进行刻蚀从而实现靠近元胞区的终端沟槽实现由浅到深的排布方式。
将内部终端沟槽的宽度设定相同，通过增加光刻次数来控制每个沟槽的不同深度。
本发明的优点是：与一般沟槽MOS终端结构若干个分压沟槽等深度等间距排列相比，本发明对终端分压沟槽间距进行调整，优化电场分布，提升器件耐压。终端沟槽中靠近元胞区由内向外前几个沟槽深度逐渐加深，沟槽间距逐渐增大，将原本外部截止环沟槽的大电场，转移至内部分压沟槽处，从而提升整个器件的击穿电压。从仿真结果来看，对于100V产品，击穿电压能得到20％左右的提升。
附图说明
下面结合实施例和附图对本发明进行详细说明，其中：
图1至图13是发明的的结构制备过程示意图。
图14A是现有技术的终端结构的电场分布图。
图14B是现有技术的终端结构的击穿电压图。
图15A是专利CN104638011A的电场分布图。
图15B是专利CN104638011A的击穿电压图。
图16A是现有技术调整终端沟槽间距后的电场分布图。
图16B是现有技术调整终端沟槽间距后的电场分布图。
图17A是本发明的电场分布图。
图17B是本发明的电场的水平切线图。
图17C是本发明的靠近元胞区三个终端沟槽底部的电场斜切线图。
图18是本发明中的四种终端结构的击穿电压曲线比较图。
图19A是本发明的实际工艺中元胞沟槽的截面图。
图19B是本发明的实际工艺中终端沟槽的截面图。
图20A是设有两个沟槽时的电场分布图。
图20B是设有两个沟槽时的电场分布图。
具体实施方式
下面进一步阐述本发明的具体实施方式：
如图1至图13所示，本发明的制备方法包括以下步骤：
具体方法步骤如下，N型MOSFET元胞为例：
1，根据MOSFET的特性需求选择合适的外延圆片，该圆片由低电阻率(电阻率一般为0.001～0.005Ω·cm)的N型基片1和较高电阻率的外延层2组成，如图1所示，；
2，在外延层2表面长一层掩蔽层3，掩蔽层的作用是为后面的沟槽刻蚀提供掩蔽，掩蔽层3材料的成分可以为氧化硅、氮化硅或者两者结合，掩蔽层厚度通常为2000～5000埃，如图2所示；
3，在掩蔽层上淀积一层光刻胶4，进行沟槽5光刻，刻蚀掉所需刻蚀沟槽处的掩蔽层，形成刻蚀窗口，刻蚀窗口尺寸大小通常为0.2～0.4um，如图3 所示；
4，去除表面多余光刻胶4，在掩蔽层3的作用下进行沟槽刻蚀，通常采用干法刻蚀，刻蚀深度在1～3um左右，如图4所示；
5，去除表面掩蔽层，生长一层薄的牺牲氧化层并去除。再通过热生长的方式，在硅表面和沟槽侧壁以及底部生长出一层厚度在200～1000埃的栅极氧化层6，如图5所示；
6，淀积一层N型重掺杂多晶硅7，将沟槽填充满，通过干法刻蚀或化学机械平坦化将表面多余的多晶硅去除，如图6所示；
7，在外延层通过离子注入注入P型杂质，然后进行退火处理，形成沟道区8。注入能量控制在100～200keV，退火温度一为900～1200℃，形成沟道区。注入剂量、能量以及退火温度根据实际所需的开启电压范围调整，如图7所示；
8，淀积一层介质层以及光刻胶，进行源区光刻，刻蚀掉源区上方介质层，去除光刻胶后进行源区离子注入。通常注入离子为砷或磷离子，注入剂量远高于沟道区注入，注入能量远低于沟道区注入。再进行温度在 900～1000℃的退火处理，形成源区9，如图8所示；
9，淀积一层介质层以及光刻胶10，进行接触孔开口光刻，刻蚀掉接触孔位置的介质层，如图9所示；
10，去除多余光刻胶，进行接触孔刻蚀，一般也为干法刻蚀，接触孔深度保证接触沟道区。再进行接触孔离子注入，一般注入杂质为二氟化硼(BF2) 或硼离子(Boron),再经过短时间600～900℃的退火，激活接触孔杂质11，如图10所示；
11，接触孔金属填充,淀积一层接触孔金属12并通过化学机械平坦化的方法去除表面多余金属，通常金属材料为钨，如图11所示；
12，顶层金属淀积，顶层金属连接各个接触孔形成正面电极13，通常材料为铝铜合金，如图12所示；
13，背面金属镀层，根据实际需求减薄芯片背面，通过化学镀层的方式镀上金属层，此金属层14一般为TiNiAg或AgSn或Au，厚度一般为几个微米，形成器件漏极，如图13所示。
本发明的制备方法中：
其中图4中沟槽宽度W1 51、W2 53、W3 55沟槽宽度逐渐由窄到宽，沟槽间距W11、W12、W13逐渐由小到大排列。W11 52、W12 54相对于W13的间距缩小，有效的将截止沟槽底部的大电场分摊转移至内部分压沟槽底部；W1、W2、W3沟槽宽度由窄到宽，不同的宽度使工艺中能实现刻蚀出不同的沟槽深度。
图4终端沟槽形成的具体方法可以分为两种：
方法1是通过在工艺控制实现。实际晶圆制备工艺中，不同的刻蚀窗口大小会影响刻蚀速率，刻蚀窗口越大刻蚀速率越快。图14A和14B所示为分别MOSFET 元胞区和终端区沟槽的截面图，元胞和终端沟槽宽度在版图中相差1500埃，刻蚀相同的深度，终端沟槽比元胞沟槽实际深了1500埃左右。将内部终端沟槽的宽度W1、W2、W3由小到大设计，从而实现靠近元胞区的终端沟槽实现由浅到深的排布方式。此方法的优势是不用额外增加光刻次数就能控制各个沟槽实现不同深度排列，节约了成本。
方法2为多次刻蚀形成。直接通过增加光刻次数来控制每个沟槽的不同深度，也不需要将W1、W2、W3完全设计成由窄到宽的排列方式。此方法也可通过两种方法来实现。一种为可先多次刻蚀出较深沟槽相对较浅沟槽的深度，再将所有沟槽刻蚀统一刻蚀相同的深度来完成。另一种为不同深度的沟槽完全单次刻蚀完成。两种方法增加的光刻次数相同，都能达到相同的效果，可以更精确控制各个沟槽的深度，但是增加了成本。
已通过模拟仿真验证结构和工艺可行性,其结构如图18所示。
图14A和图14B为一般的终端结构的电场分布图，击穿电压为113V，此时大电场如图中所示集中在最外围终端沟槽处，从坐标y＝-7时的水平切线显示电场达到4.6e5 V/cm。
图15A和图15B为现有技术专利CN104638011A中公布的结构，终端沟槽比元胞沟槽深0.5um，大电场仍集中在最外侧沟槽底部，此时击穿电压只有103V，从坐标y＝-6.5时的水平切线显示最外侧沟槽底部电场达到4.6e5 V/cm。
图16A和图16B为在一般终端结构的基础上，调整终端沟槽间距后。击穿电压达到122V，此时大电场转移至终端区内部第一根沟槽底部，从坐标y＝-7时的水平切线显示最大电场为4.1e5 V/cm。如图16A所示，本发明在调整终端沟槽深度前先调整的终端沟槽间距，调整间距后其实击穿电压已经得到了优化，电场得到了转移，大电场集中到终端最内侧沟槽处。再通过调整沟槽深度再进一步优化电场，将大电场从最内侧沟槽处进一步分摊，再进一步提升击穿电压。若沟槽间距固定不变，只是调整沟槽深度逐渐变大或者变小，起不到优化电场分布的结果。
图17A和图17B为最终的终端结构，第一个切线为y＝-6.8时的电场水平切线，第二个切线为靠近元胞区三个终端沟槽底部的电场斜切线，此时击穿电压为125V，最大电场为3.9e5 V/cm。
上图为所述四种终端结构的击穿电压曲线比较图。通过比较分析本本按发明的结构4对比普通结构有效的优化的终端电场分布，提升了器件耐压。
若本发明设置沟槽的数目为两个时，两个沟槽有深度差及间距变大的情况并不能有效的分摊截止沟槽的大电场，最终大电场仍会在截止沟槽处，对击穿电压没有明显增加。如图20A和20B所示。而沟槽的数目逐渐变多时，由于一般终端沟槽的设计数量与器件击穿电压有关，增加更多的沟槽会导致芯片面积的增加，从而增加了成本。
通过上述方法，本发明制备得到了一种MOSFET终端结构，包括终端分压区，所述终端分压区内设有若干的沟槽51、53、55，所述终端分压区的沟槽中靠近元胞区由内向外所所述沟槽深度逐渐加深，沟槽间距52、54逐渐增大。
所述沟槽设置于外延层2中，且外延层的另一侧设有基层2。在外延层通过离子注入注入P型杂质，然后进行退火处理，形成沟道区8。所述沟槽内壁及所述沟槽之间的外延层上淀设有栅极氧化层6。所述沟槽内通过多晶硅7填充满。还包括正面电极13，包括顶层金属，顶层金属连接各年接触孔，且接触孔的底部为离子注入层。还包括漏极，且所述漏极14设于基层的另一侧，且为金属层。如图19A、19B和图13所示。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种MOSFET终端结构，其特征在于，包括终端分压区，所述终端分压区内设有若干的沟槽，所述终端分压区的沟槽中靠近元胞区由内向外所所述沟槽深度逐渐加深，沟槽间距逐渐增大。
2.根据权利要求1所述的MOSFET终端结构，其特征在于，所述沟槽设置于外延层中，且外延层的另一侧设有基层。
3.根据权利要求2所述的MOSFET终端结构，其特征在于，在外延层通过离子注入注入P型杂质，然后进行退火处理，形成沟道区。
4.根据权利要求2所述的MOSFET终端结构，其特征在于，所述沟槽内壁及所述沟槽之间的外延层上淀设有栅极氧化层。
5.根据权利要求4所述的MOSFET终端结构，其特征在于，所述沟槽内通过多晶硅填充满。
6.根据权利要求1所述的MOSFET终端结构，其特征在于，还包括正面电极，
包括顶层金属，顶层金属连接各年接触孔，且接触孔的底部为离子注入层。
7.根据权利要求1所述的MOSFET终端结构，其特征在于，还包括漏极，且所述漏极设于基层的另一侧，且为金属层。
8.一种MOSFET终端结构的制备方法，其特征在于，包括以下步骤：
在基片上进行外延生长；
掩蔽层生长；
沟槽光刻；
沟槽刻蚀；
栅氧生长以及多晶硅淀积；
多晶硅刻蚀以及平坦化；
沟槽区P+注入以及退火；
源区N+注入以及退火；
接触孔光刻；
接触孔刻蚀、接触孔注入以及杂质激活；
接触孔金属填充以及平坦化；
顶层金属淀积以及平坦化；
背面减薄、电镀，形成漏极。
9.根据权利要求8所述的制备方法，其特征在于，所述终端分压区内设有若干的沟槽，所述终端分压区的沟槽中靠近元胞区由内向外所所述沟槽深度逐渐加深，沟槽间距逐渐增大。
10.根据权利要求9所述的MOSFET终端结构的制备方法，其特征在于，将内部终端沟槽的宽度由小到大设定，相同的光刻条件进行刻蚀从而实现靠近元胞区的终端沟槽实现由浅到深的排布方式；
或，将内部终端沟槽的宽度设定相同，通过增加光刻次数来控制每个沟槽的不同深度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011002666.2A CN112242446A (zh) | 2020-09-22 | 2020-09-22 | 一种mosfet终端结构及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011002666.2A CN112242446A (zh) | 2020-09-22 | 2020-09-22 | 一种mosfet终端结构及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN112242446A true CN112242446A (zh) | 2021-01-19 |
Family
ID=74171066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011002666.2A Pending CN112242446A (zh) | 2020-09-22 | 2020-09-22 | 一种mosfet终端结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112242446A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114005743A (zh) * | 2021-10-13 | 2022-02-01 | 华中科技大学 | 一种方片半导体脉冲功率开关及其制备方法 |
| CN115799311A (zh) * | 2023-01-31 | 2023-03-14 | 深圳市威兆半导体股份有限公司 | 高压碳化硅功率器件终端及其制造方法 |
| CN117116996A (zh) * | 2023-10-24 | 2023-11-24 | 合肥海图微电子有限公司 | 一种功率器件及其制作方法 |
-
2020
- 2020-09-22 CN CN202011002666.2A patent/CN112242446A/zh active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114005743A (zh) * | 2021-10-13 | 2022-02-01 | 华中科技大学 | 一种方片半导体脉冲功率开关及其制备方法 |
| CN115799311A (zh) * | 2023-01-31 | 2023-03-14 | 深圳市威兆半导体股份有限公司 | 高压碳化硅功率器件终端及其制造方法 |
| CN117116996A (zh) * | 2023-10-24 | 2023-11-24 | 合肥海图微电子有限公司 | 一种功率器件及其制作方法 |
| CN117116996B (zh) * | 2023-10-24 | 2024-05-14 | 合肥海图微电子有限公司 | 一种功率器件及其制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1393362B1 (en) | Method of manufacturing a trench-gate semiconductor device | |
| TWI441336B (zh) | 帶有減小的擊穿電壓的金屬氧化物半導體場效應管裝置 | |
| US8008151B2 (en) | Shallow source MOSFET | |
| CN112242446A (zh) | 一种mosfet终端结构及其制备方法 | |
| US5930630A (en) | Method for device ruggedness improvement and on-resistance reduction for power MOSFET achieved by novel source contact structure | |
| EP1386352B1 (en) | Trench-gate semiconductor devices and their manufacture | |
| TW201110318A (en) | Integrated schottky diode in high voltage semiconductor device | |
| JPS62222677A (ja) | 小サイズのｄｍｏｓセルの自動位置合わせによる製造方法及び該方法により得られるｍｏｓデバイス | |
| US6087224A (en) | Manufacture of trench-gate semiconductor devices | |
| CN114068680A (zh) | 一种分裂栅mos器件及其制备方法 | |
| CN114464667A (zh) | 一种可优化终端电场的屏蔽栅沟槽mosfet结构及其制造方法 | |
| CN112582477A (zh) | 一种低损耗和漏电的沟槽mos功率器件和制备方法 | |
| CN213071150U (zh) | 一种mosfet终端结构 | |
| CN113990937B (zh) | 一种单阱ldmos结构及制备方法 | |
| CN110223959B (zh) | 深浅沟槽的金属氧化物半导体场效应晶体管及其制备方法 | |
| CN110197791B (zh) | 多晶硅作为源区的沟槽mosfet结构及其制备方法 | |
| KR102062050B1 (ko) | 결합된 게이트 트렌치 및 컨택 에칭 프로세스 및 그와 관련된 구조체 | |
| US6228698B1 (en) | Manufacture of field-effect semiconductor devices | |
| WO2021082273A1 (zh) | 沟槽型场效应晶体管结构及其制备方法 | |
| CN103035728B (zh) | 应用于射频领域的ldmos器件及其制造方法 | |
| CN113903670B (zh) | 屏蔽栅沟槽型场效应管的制作方法及其器件 | |
| CN214203693U (zh) | 一种功率半导体、晶体管及电子器件 | |
| CN219419032U (zh) | 一种高压结终端结构 | |
| CN112768506B (zh) | 一种沟槽终端结构及其制备方法 | |
| CN213816161U (zh) | 一种具有沟槽型栅极的半导体器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |