CN112185437B - 具有可配置裸片加电延迟的存储器 - Google Patents

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Abstract

本文中揭示具有可配置裸片加电延迟的存储器装置及系统及相关联方法。在一个实施例中，存储器系统包含两个或两个以上存储器裸片。至少一个存储器裸片具有加电群组端子及加电群组检测电路系统。所述加电群组检测电路系统经配置以检测指派到所述至少一个存储器裸片的加电群组。所述至少一个存储器裸片经配置以使其加电操作延迟对应于其被指派到的所述加电群组的时间延迟。以此方式，所述两个或两个以上存储器裸片的加电操作可经错开以减少所述存储器系统的峰值电流需求。

Description

具有可配置裸片加电延迟的存储器
技术领域
本发明涉及存储器系统、装置及相关联方法。特定来说，本发明涉及具有可配置裸片加电延迟的存储器装置及相关联系统及方法。
背景技术
存储器装置可广泛用于存储与各种电子装置相关的信息，例如计算机、无线通信装置、相机、数字显示器及类似物。存储器装置经常提供为计算机或其它电子装置中的内部半导体集成电路及/或外部可卸除装置。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器，包含静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)及同步动态随机存取存储器(SDRAM)以及其它存储器，可能需要外加电力源来维持其数据。相比之下，非易失性存储器即使在无外部供电的情况下也可保持其存储的数据。非易失性存储器可用于多种多样的技术中，包含快闪存储器(例如NAND及NOR)、相变存储器(PCM)、铁电随机存取存储器(FeRAM)、电阻式随机存取存储器(RRAM)及磁性随机存取存储器(MRAM)以及其它存储器。改进存储器装置大体上可包含增加存储器单元密度、增加读取/写入速度或以其它方式减少操作延时、增加可靠性、增加数据保持、降低功耗或降低制造成本等等。
发明内容
根据本发明的一方面，提供一种存储器系统。所述存储器系统包括：多个存储器装置，所述多个存储器装置中的每一者属于多个群组中的对应者，每一群组与用于起始所述群组的存储器装置的加电序列的不同时间延迟相关联，其中所述多个存储器装置中的至少一个存储器装置包含经配置以检测所述至少一个存储器装置所属的所述多个群组中的所述群组的电路系统，且其中，在接收起始加电序列的命令之后，所述至少一个存储器装置经配置以使起始所述加电序列延迟对应于所述检测到的群组的时间延迟。
根据本发明的另一方面，提供一种方法。所述方法包括：接收在作为多个存储器装置中的一者的存储器装置处起始加电序列的命令；检测所述存储器装置的群组，其中所述群组包括所述多个存储器装置的存储器装置的子集；及至少部分基于对应于所述检测到的群组的时间延迟起始所述存储器装置的所述加电序列。
根据本发明的又一方面，提供一种存储器装置。所述存储器装置包括：端子，其与所述存储器装置的加电序列相关联，及电路系统，其电连接到所述端子且经配置以基于在所述端子处接收到的一或多个信号检测所述存储器装置的群组，其中所述存储器装置经配置以在接收起始所述加电序列的命令之后，使起始所述加电序列延迟对应于所述群组的时间延迟。
附图说明
参考附图可更好地理解本发明的许多方面。图中的组件不一定是按比例的。反而应将重点放在明确地说明本发明的原理上。图式不应理解为将本发明限于描绘的特定实施例，而仅是为了解释及理解。
图1是示意性地说明根据本发明的各种实施例配置的存储器系统的框图。
图2是示意性地说明根据本发明的各种实施例配置的存储器装置的框图。
图3A及3B是说明在根据本发明的实施例配置的存储器系统的加电期间汲取的峰值电流的线图。
图4A及4B是说明根据本发明的各种实施例配置的存储器系统的例程的流程图。
图5是包含根据本发明的各种实施例配置的存储器装置的系统的示意图。
具体实施方式
如下文更详细论述，本文中揭示的本发明涉及经配置以在外部加电电压经供应到存储器装置及系统时在不同时间给群组中的存储器裸片加电的存储器系统及装置(及相关联方法)。以此方式，本文中揭示的存储器装置及系统减少在存储器系统的加电期间对电力供应器要求的峰值电流。然而，所属领域的技术人员应理解，所述技术可具有额外实施例，且可在没有下文参考图1到5描述的实施例的细节中的若干细节的情况下实践所述技术。在下文说明的实施例中，存储器系统及装置主要在并入DRAM存储媒体的装置的上下文中描述。然而，根据本发明的其它实施例配置的存储器系统及装置可包含并入其它类型的存储媒体(包含PCM、SRAM、FRAM、RRAM、MRAM、只读存储器(ROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEROM)、铁电、磁阻及其它存储媒体，包含非易失性快闪(例如NAND及/或NOR)存储媒体)的其它类型的存储器系统及装置。
如本文中使用，术语“存储器系统”及“存储器装置”是指经配置以临时及/或永久地存储与各种电子装置相关的信息的系统及装置。因此，术语“存储器装置”可指代单个存储器裸片及/或含有一或多个存储器裸片的存储器封装。类似地，术语“存储器系统”可指代包含一或多个存储器裸片(例如存储器封装)的系统及/或包含一或多个存储器封装的系统(例如双列直插式存储器模块(DIMM))。
存储器系统的(例如，一或多个DIMM的、一或多个存储器装置或封装等的)加电排序是电流密集操作。为了限制加电操作期间的峰值电流需求，常规存储器系统(例如常规易失性存储器系统)在外部加电电压经供应到存储器系统时触发内部计时的事件链。事件链由多个加电信号管控，其中加电信号随着时间的推移循序地被发射以激活跨存储器系统的全部存储器裸片的各种子系统(例如电压泵、调节器等)。随着存储器裸片的各种子系统开始工作，由存储器系统要求的电流中的较大尖峰在加电轮廓中仍可见。随着存储器系统及装置经配置以包含更大数目个存储器裸片及/或在存储器裸片内生成更大数目个内部电压，峰值电流需求加剧。
为了解决此问题，本发明的若干实施例涉及存储器装置(例如易失性存储器装置)、包含存储器装置的(例如，DIMM的)系统及操作存储器装置的方法，其中跨存储器系统及/或装置的存储器裸片的加电序列操作在时间上错开或偏移以减少存储器系统的峰值电流需求。特定来说，个别存储器装置(例如，个别存储器裸片、具有一或多个存储器裸片的个别存储器封装等)各自被指派到与在外部加电电压经供应到存储器系统之后的指定时间延迟相关联的数个加电群组中的一者。存储器装置中的至少一者包含加电群组检测电路系统，其经配置以确定存储器装置或存储器裸片群组(例如，存储器封装内的存储器裸片群组)被指派到的加电群组。存储器装置又可使其子系统的加电序列操作延迟与其被指派到的加电群组相关联的时间。以此方式，存储器系统的存储器装置可按错开群组加电，借此在时间上分散存储器系统的电流汲取且减少存储器系统对电力供应器的峰值电流需求。
图1是示意性地说明根据本发明的各种实施例配置的存储器系统100(例如，双列直插式存储器模块(DIMM))的框图。存储器系统100可包含存储器控制器101(例如，现场可编程门阵列(FPGA)或其它合适的存储器控制器)及经由印刷电路板(PCB)102(例如，经由一或多个电接点及/或迹线)电连接到存储器控制器101的一或多个存储器装置104(例如，一或多个动态随机存取存储器(DRAM)装置封装)。存储器控制器101可经配置以控制存储器系统100的一或多个操作。举例来说，存储器控制器101可协调存储器装置104的加电排序操作。特定来说，控制器101可引导存储器系统100的一或多个存储器装置104起始其相应加电排序操作。在一些实施例中，控制器101可引导一或多个存储器装置104在外部加电电压经供应到存储器系统100时起始其相应加电排序操作。
存储器系统100的个别存储器装置104可包含封装衬底103及一或多个存储器裸片200。如图1中说明，存储器装置104中的每一者包含附接到封装衬底103的第一存储器裸片200a及堆叠于第一存储器裸片200a的顶部上的第二存储器裸片200b。在一些实施例中，第一存储器裸片200a及第二存储器裸片200b各自电连接到封装衬底103(例如，经由一或多个电接点及/或迹线)，封装衬底103又可电连接到PCB 102。尽管图1中说明的装置104是双裸片封装(DDP)，但根据本发明的其它实施例配置的一或多个存储器装置104可包含比说明的存储器裸片数目更大或更小的存储器裸片200(例如，一个存储器裸片或两个以上存储器裸片)。在这些及其它实施例中，存储器装置104中包含的存储器裸片的定向可改变。举例来说，图1中说明的第一存储器裸片200a及第二存储器裸片200b各自面向下(例如，朝向封装衬底103)定向成背对面定向。在其它实施例中，第一存储器裸片200a及/或第二存储器裸片200b可面向上(例如，远离封装衬底103)定向，使得第一存储器裸片202a及第二存储器裸片202b在封装衬底103上布置成面对背、面对面及/或背对背定向。在这些及又其它实施例中，第一存储器裸片200a及第二存储器裸片200b可并排布置在封装衬底103上，如与图1中说明的堆叠式布置相反。
在一些实施例中，存储器系统100可进一步包含一或多个电阻器。在图1中说明的实施例中，存储器系统100包含8个电阻器R1到R8。电阻器R1到R8被说明为在PCB102内。在其它实施例中，电阻器R1到R8中的一或多者可定位在存储器系统100内的其它位置处。举例来说，电阻器R1到R8中的一或多者可定位在封装衬底130中的一或多个内、存储器裸片200中的一或多者内(例如，在第一存储器裸片200a及/或第二存储器裸片200b内)、存储器控制器101内及/或存储器系统100的另一组件(未展示)内。
电阻器R1到R8中的每一者对应于存储器系统100的存储器装置104及/或存储器裸片200中的相应者。特定来说，电阻器R1到R8可各自电连接到相应存储器装置104及/或相应存储器裸片200的加电群组端子(未展示)。电阻器R1到R8的第一子集的电阻值可不同于电阻器R1到R8的第二子集的电阻值，使得不同电压可跨存储器系统100经递送到加电群组端子。在这些及其它实施例中，电阻器中的一或多者可为可变电阻器，使得其电阻值可改变，这又可改变供应到加电群组端子的电压。如下文更详细描述，存储器系统100的存储器裸片200中的一或多者可包含加电群组检测电路系统(未展示)以检测供应到加电群组端子的电压。存储器装置104及/或存储器裸片200又可确定其被指派到的加电群组且可使其子系统的加电序列延迟与其被指派到的加电群组相关联的时间。
尽管在图1中说明存储器系统100具有8个电阻器R1到R8，其中电阻器R1到R8中的每一者对应于存储器系统100的相应存储器装置104及/或存储器裸片200，包含于其它实施例的存储器系统100中的电阻器数目可改变。举例来说，根据本发明的其它实施例配置的存储器系统100可包含更大或更少数目个电阻器(例如，总共8个以上或8个以下电阻器)及/或每存储器装置104及/或存储器裸片200可包含更大或更少数目个电阻器(例如，每存储器裸片200零个或一个以上电阻器)。在这些及又其它实施例中，每存储器装置104及/或存储器裸片200的电阻器数目可跨存储器系统100改变。
存储器系统100可经连接到数个电子装置中能够将存储器用于信息的临时或永久存储的任一者或其组合。举例来说，存储器系统100可操作地连接到主机装置(未展示)。主机装置可为计算装置，例如桌上型计算机或便携式计算机、服务器、手持式装置(例如，移动电话、平板计算机、数字阅读器、数字媒体播放器)，或其一些组件(例如，中央处理单元、协处理器、专用存储器控制器等)。主机装置可为联网装置(例如，交换机、路由器等)或数字图像、音频及/或视频的记录器、车辆、器具、玩具或数个其它产品中的任一者。在一个实施例中，主机装置可直接连接到存储器系统100，但在其它实施例中，主机装置可间接连接到存储器系统100(例如，经过联网连接或通过中介装置)。
图2是示意性地说明根据本发明的各种实施例配置的存储器装置200(例如，存储器裸片200，例如图1的第一存储器裸片200a及/或第二存储器裸片200b)的框图。存储器裸片200可运用多个外部端子，其包含分别耦合到命令总线及地址总线以接收命令信号CMD及地址信号ADDR的命令及地址端子。存储器装置可进一步包含接收芯片选择信号CS的芯片选择端子、接收时钟信号CK及CKF的时钟端子、接收数据时钟信号WCK及WCKF的数据时钟端子、接收数据信号的数据端子DQ、RDQS、DBI及DMI、电力供应器端子VDD、VSS及VDDQ及接收加电群组信号的加电群组端子PG。
时钟端子及数字时钟端子可经供应有外部时钟信号及互补外部时钟信号。外部时钟信号CK、CKF、WCK、WCKF可经供应到时钟输入电路220。CK及CKF信号可为互补的，且WCK及WCKF信号也可为互补的。互补时钟信号可具有相反时钟电平且同时在相反时钟电平之间转变。举例来说，当时钟信号处于低时钟电平时，互补时钟信号处于高电平，且当时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。此外，当时钟信号从低时钟电平转变到高时钟电平时，互补时钟信号从高时钟电平转变到低时钟电平，且当时钟信号从高时钟电平转变到低时钟电平时，互补时钟信号从低时钟电平转变到高时钟电平。
包含于时钟输入电路220中的输入缓冲器可接收外部时钟信号。举例来说，当由来自命令解码器215的CKE信号启用时，输入缓冲器可接收CK及CKF信号及WCK及WCKF信号。时钟输入电路220可接收外部时钟信号以生成内部时钟信号ICLK。内部时钟信号ICLK可经供应到内部时钟电路230。内部时钟电路230可基于接收到的内部时钟信号ICLK及来自命令解码器215的时钟启用信号CKE提供各种相位及频率可控内部时钟信号。举例来说，内部时钟电路230可包含时钟路径(图2中未展示)，其接收内部时钟信号ICLK且将各种时钟信号提供到命令解码器215。内部时钟电路230可进一步提供输入/输出(IO)时钟信号。IO时钟信号可经供应到输入/输出(IO)电路260且可用作用于确定读取数据的输出时序及写入数据的输入时序的时序信号。IO时钟信号可在多个时钟频率下提供，使得数据可以不同数据速率从存储器裸片200输出及输入到存储器裸片200中。当期望高存储器速度时，较高时钟频率可为合意的。当期望较低功耗时，较低时钟频率可为合意的。内部时钟信号ICLK也可经供应到时序发生器235，且因此，可生成可由命令解码器215、列解码器245及/或存储器裸片200的其它组件使用的各种内部时钟信号。
存储器裸片200可包含存储器单元阵列，例如存储器阵列250。存储器阵列250的存储器单元可经布置于多个存储器区域中，且每一存储器区域可包含多个字线(WL)、多个位线(BL)，及布置在字线与位线的相交点处的多个存储器单元。在一些实施例中，存储器区域可为一或多个存储器库或另一存储器单元布置。在这些及其它实施例中，存储器阵列250的存储器区域可经布置于一或多个群组(例如，存储器库群组、一或多个逻辑存储器列或裸片等)中。存储器阵列250中的存储器单元可包含数个不同存储器媒体类型中的任一者，包含电容性、磁阻、铁电、相变或类似物。字线WL的选择可由行解码器240执行，且位线BL的选择可由列解码器245执行。感测放大器(SAMP)可针对相应位线BL提供，且经连接到至少一个相应局部I/O线对(LIOT/B)，至少一个相应局部I/O线对(LIOT/B)又可经由传输门(TG)(其可用作开关)经耦合到至少相应一个主I/O线对(MIOT/B)。存储器阵列250还可包含板线及用于管理其操作的对应电路系统。
可从存储器裸片200外部向命令端子及地址端子供应地址信号及库地址信号。供应到地址端子的地址信号及库地址信号可经由命令/地址输入电路205传送到地址解码器210。地址解码器210可接收地址信号且将经解码行地址信号(XADD)供应到行解码器240，且将经解码列地址信号(YADD)供应到列解码器245。地址解码器210还可接收库地址信号(BADD)且将所述库地址信号供应到行解码器240及列解码器245两者。
命令及地址端子可经供应具有命令信号CMD、地址信号ADDR及芯片选择信号CS(例如，从存储器控制器101及/或主机装置)。命令信号可表示各种存储器命令，(例如,包含存取命令，其可包含读取命令及写入命令)。选择信号CS可用于选择存储器装置104及/或存储器裸片200以响应于提供到命令及地址端子的命令及地址。当有效CS信号被提供到存储器裸片200时，可解码命令及地址，且可执行存储器操作。命令信号CMD可经由命令/地址输入电路205作为内部命令信号ICMD提供到命令解码器215。命令解码器215可包含电路以解码内部命令信号ICMD以生成用于执行存储器操作的各种内部信号及命令，例如，选择字线的行命令信号及选择位线的列命令信号。内部命令信号还可包含输出及输入激活命令，例如到命令解码器215的时控命令CMDCK(未展示)。命令解码器215可进一步包含用于跟踪各种计数或值的一或多个寄存器218。
当发出读取命令且及时与读取命令一起供应行地址及列地址时，可从由行地址及列地址指定的存储器阵列250中的存储器单元读取读取数据。读取命令可由命令解码器215接收，命令解码器215可将内部命令提供到IO电路260，使得读取数据可根据RDQS时钟信号经由读取/写入(RW)放大器255及IO电路260从数据端子DQ、RDQS、DBI及DMI输出。读取数据可在由可编程于存储器裸片200中(例如，编程于模式寄存器(图2中未展示)中)的读取延时信息RL定义的时间提供。读取延时信息RL可依据CK时钟信号的时钟循环定义。举例来说，读取延时信息RL可为当提供相关联读取数据时在读取命令由存储器裸片200接收之后的CK信号的时钟循环的数目。
当发出写入命令且及时与所述命令一起供应行地址及列地址时，可根据WCK及WCKF时钟信号通过连接到存储器裸片200的DQ线将写入数据供应到数据端子DQ、DBI及DMI。写入命令可由命令解码器215接收，命令解码器215可将内部命令提供到IO电路260，使得写入数据可由IO电路260中的数据接收器接收，且通过存储器裸片200的IO线经由IO电路260及RW放大器255供应到存储器阵列250。写入数据可经写入于由行地址及列地址指定的存储器单元中。写入数据可在由写入延时WL信息定义的时间提供到数据端子。写入延时WL信息可经编程于存储器裸片200中(例如，编程于模式寄存器(图2中未展示)中)。写入延时信息WL信息可依据CK时钟信号的时钟循环定义。举例来说，写入延时信息WL可为当接收相关联写入数据时在写入命令由存储器裸片200接收之后的CK信号的时钟循环的数目。
存储器阵列250可经刷新或维持以防止归因于电荷泄露或印记效应的数据丢失。刷新操作可由存储器裸片200、由存储器系统100(例如，由图1的存储器控制器101)及/或由主机装置起始，且可包含存取一或多个行(例如WL)及将所存取行的单元放电到对应SAMP。在行是打开的时(例如，在所存取WL被通电时)，SAMP可比较由放电单元所致的电压与参考值。接着，SAMP可将逻辑值写回(例如，对单元充电)到给定逻辑状态的标称值。在一些案例中，此写回过程可增加单元的电荷以改善上文论述的放电问题。在其它案例中，写回过程可反转单元的数据状态(例如，从高到低或从低到高)，以改善滞后偏移、材料去极化或类似物。也可采用其它刷新方案或方法。
在一种方法中，存储器裸片200可经配置以同时刷新存储器阵列250的每个存储器库中的相同行的存储器单元。在另一方法中，存储器裸片200可经配置以循序刷新存储器阵列250的每个存储器库中的相同行的存储器单元。在又一方法中，存储器裸片200可进一步包含经配置以跟踪行(例如字线)地址的电路系统(例如，一或多个寄存器、锁存器、嵌入式存储器、计数器等)，每一者对应于存储器阵列250中的存储器库中的一者。在此方法中，存储器裸片200不受约束于在刷新存储器库中的一者中的另一行之前刷新存储器阵列250的每一存储器库中的相同行。
无论刷新方法为何，存储器裸片200可经配置以在给定刷新速率或时间窗内(例如，32ms、28ms、25ms、23ms、21ms、18ms、16ms、8ms等)刷新存储器阵列250中的存储器单元。在这些实施例中，存储器装置104及/或存储器系统100可经配置以根据指定最小终止tREFI将刷新命令供应到存储器裸片200。举例来说，存储器装置104及/或存储器系统100可经配置以至少每7.8μs将一或多个刷新命令供应到存储器裸片200，使得在32ms时间窗内大约最小4000个刷新命令被供应到存储器裸片200。
存储器裸片200的电力供应器端子可经供应有电力供应器电势VDD及VSS。这些电力供应器电势VDD及VSS可经供应到内部电压发生器电路270。内部电压发生器电路270可基于电力供应器电势VDD及VSS生成各种内部电势VPP、VOD、VARY、VPERI及类似者。内部电势VPP可用于行解码器240中，内部电势VOD及VARY可用于包含于存储器裸片200的存储器阵列250中的感测放大器中，且内部电势VPERI可用于许多其它电路块中。
电力供应器端子也可经供应有电力供应器电势VDDQ。电力供应器电势VDDQ可与电力供应器电势VSS一起经供应到IO电路260。在本发明的实施例中，电力供应器电势VDDQ可为与电力供应器电势VDD相同的电势。在本发明的另一实施例中，电力供应器电势VDDQ可为不同于电力供应器电势VDD的电势。然而，专用电力供应器电势VDDQ可用于IO电路260，使得由IO电路260生成的电力供应器噪声不会传播到其它电路块。
如上文论述，存储器系统及/或存储器装置(例如，图1中说明的存储器系统100的及/或存储器装置104的)加电排序是电流密集操作。为了限制加电操作期间的峰值电流需求，常规存储器系统在外部加电电压经供应到存储器系统时触发内部计时的事件链。事件链由多个加电信号(例如，由存储器系统的存储器控制器发出)管控，其中加电信号随着时间的推移循序地被发射以激活跨存储器系统的全部存储器裸片的各种子系统(例如电压泵、调节器等)。随着存储器裸片的各种子系统开始工作，较大电流尖峰在存储器系统的加电轮廓中仍可见。另外，常规存储器装置(例如常规易失性存储器封装)经配置以同时给存储器装置的全部存储器裸片加电。因此，随着存储器装置的全部存储器裸片被同时加电，会出现存储器装置的加电轮廓中的较大电流尖峰。
图3A是说明在常规加电排序操作的执行期间随着时间的推移的存储器系统的电流需求的电流需求曲线365的线图360。在线图360中还说明电流需求曲线365下的三个加电信号361、362及363的时序。随着加电信号361、362及363中的每一者被发射，跨存储器系统的全部存储器裸片的各种子系统开始工作。如图3A中展示，在存储器系统的加电序列操作期间的电流需求在加电信号363发射不久之后在沿着电流需求曲线365的点364处达到峰值。此峰值电流表示由跨存储器系统的全部存储器裸片的各种子系统从电力供应器要求的瞬时最大电流量。随着存储器系统及装置经配置以包含更大数目个存储器裸片及/或在加电序列操作期间在每一存储器裸片内生成更大数目个内部电压，由存储器系统要求的峰值电流将增加。
再次参考图2，根据本发明的若干实施例配置的一或多个存储器裸片200可包含加电群组检测电路系统275以解决此问题。如展示，群组检测电路系统275可电耦合到存储器裸片200及/或存储器装置104的加电群组端子PG。在一些实施例中，加电群组端子PG可连到某一极性(例如，对应于“0”或“1”的极性)或可保持浮动。在这些及其它实施例中，递送到加电群组端子PG的电压可取决于电连接到加电群组端子PG的一或多个电阻器，例如图1中说明的电阻器R1到R8中的一或多者。
在一些实施例中，群组检测电路系统275可包含一或多个缓冲器、比较器、模/数电路及/或经配置以基于在存储器裸片200的加电群组端子PG处接收到的一或多个信号确定存储器裸片200的加电群组的其它硬件组件。举例来说，群组检测电路系统275可确定加电群组端子PG是否连到某一极性、确定加电群组端子PG连到的极性及/或确定供应到加电群组端子PG的电压电平。至少部分基于这些确定中的一或多者，群组检测电路系统275可确定存储器裸片200被指派到的加电群组，且可使存储器裸片200的加电序列操作延迟对应于被指派到的加电群组的时间量。换句话来说，存储器系统100可使用存储器裸片200的加电群组端子PG将存储器裸片200指派到加电群组。以此方式，存储器系统100可在时间上(例如，均匀或不均匀地)错开或偏移存储器裸片200的群组的加电序列操作，这可在时间上分布由存储器系统要求的电流且可减少存储器系统对电力供应器的峰值电流需求。
在一些实施例中，可调整电阻器的值，使得存储器裸片200可重新被指派到不同加电群组。在这些及其它实施例中，加电群组端子PG是否连到某一极性及/或存储器裸片200的加电群组端子PG连到的极性可经改变，使得存储器裸片200可重新被指派到不同加电群组。在这些及又其它实施例中，与电阻器值、极性及/或浮动加电群组端子PG中的每一者相关联的加电群组可经改变以将存储器裸片200重新指派到不同加电群组。
图3B是说明在加电排序操作的执行期间随着时间的推移的存储器系统的电流需求的电流需求曲线375到377的线图370。特定来说，图3B中说明的电流需求曲线375是图3A中说明的电流需求曲线365且对应于其中跨存储器系统的所有存储器裸片都会使其子系统同时开始工作的案例(例如，其中存储器裸片的加电序列操作不错开或偏移的案例)。相比之下，电流需求曲线376对应于以下案例，其中(i)存储器系统的存储器裸片中的一半被指派到第一加电群组且不使其加电序列操作操作；及(ii)存储器裸片中的另一半被指派到第二加电群组且使其加电序列操作延迟30μs。如图3B中展示，使存储器裸片中的一半的加电序列操作延迟30μs会将存储器系统对电力供应器的峰值电流需求(在沿着曲线376的点378处展示)相对于在不错开存储器裸片中的任何者的加电序列操作的情况下的存储器系统的峰值电流需求(在沿着曲线375的点374处展示)减少大约23％。
在一些实施例中，存储器系统可通过将存储器裸片分离成两个以上加电群组进一步减少峰值电流需求。举例来说，图3B中说明的电流需求曲线377对应于以下案例，其中(i)存储器裸片中的第一个三分之一被指派到第一加电群组且不延迟其加电序列操作；(ii)存储器裸片中的第二个三分之一被指派到第二加电群组且使其加电序列操作延迟20μs；及(iii)存储器裸片中的最后一个三分之一被指派到第三加电群组且使其加电序列操作延迟40μs。换句话来说，三个加电群组彼此偏移20μs。如图3B中展示，使存储器裸片群组的加电序列操作错开20μs会将存储器系统对电力供应器的峰值电流需求(在沿着曲线377的点379处展示)相对于在不错开存储器裸片中的任何者的加电序列操作的情况下的存储器系统的峰值电流需求(在沿着曲线375的点374处展示)减少大约28％。如下文更详细描述，加电群组的数目及对应延迟可基于每种设计经优化且可保持在时序规格(例如，由数据表规格强加的时间限制，其中要求存储器裸片在外部加电电压经供应到存储器系统之后是可起作用的)内。
在一些实施例中，存储器系统可将加电群组指派到跨存储器系统的个别存储器裸片200(例如，使用一或多个存储器裸片200的加电群组检测电路系统275及/或加电群组端子PG)。在这些及其它实施例中，存储器系统可通过存储器装置104将存储器裸片200指派到多个加电群组中的一者。举例来说，存储器装置104的一或多个存储器裸片200可包含加电群组检测电路系统275及加电群组端子PG。在这些实施例中，一或多个存储器裸片200可经配置以检测存储器装置104的加电群组(例如，个别存储器裸片200的加电群组检测电路系统275可检测指派到存储器装置104的存储器裸片200的全部或子集的加电群组)。换句话来说，存储器系统可使用存储器装置104的(例如，一或多个存储器裸片200的)加电群组端子PG及加电群组检测电路系统将个别存储器装置104指派到加电群组。
在这些及其它实施例中，存储器系统100及/或存储器装置104可经配置以将存储器装置104的个别存储器裸片200指派到多个加电群组中的一者。举例来说，存储器装置104的至少一个存储器裸片200(例如第一存储器裸片200a)可包含经配置以检测递送到至少一个存储器裸片200的加电群组端子PG的加电群组信号的加电群组检测电路系统275。在这些实施例中，存储器装置104可使用加电群组检测电路系统275及第一存储器裸片200a的电力群组端子PG将第一存储器裸片200a指派到第一加电群组，且将存储器装置104的第二存储器裸片200b指派到第二加电群组(例如，使用加电群组检测电路系统275及/或第二存储器裸片200的加电群组端子PG，或在缺少其的情况下)。
另外或替代地，存储器系统及/或存储器装置可使用其它方法将个别存储器裸片指派到多个加电群组中的一者。举例来说，存储器装置104可使用静态延迟、来自其它存储器裸片的控制信号及/或其它金属选项将个别存储器裸片200指派到多个加电群组中的一者。作为特定实例，存储器装置104的第一存储器裸片200a可被指派到第一加电群组，且第二存储器裸片200b可被指派到第二加电群组。随着存储器装置104通电(例如，在外部电压经供应到存储器装置104时)，第一存储器裸片200a可开始其加电排序操作，且在此之后的某个时间，第二存储器裸片200b可开始其加电排序操作。第一存储器裸片200a的加电排序操作及第二存储器裸片200b的加电排序操作的错开可经由控制信号实现。控制信号可为静态延迟，或控制信号可为在第一存储器裸片200a加电之后及/或基于供应到电力供应器端子及/或由电压发生器电路270生成的VDD及VPP从第一存储器裸片200a发送到第二存储器裸片200b的信号。在使第二存储器裸片200b加电时序基于由存储器装置104的第一存储器裸片200a生成的控制信号的实施例中，第一存储器裸片200a与第二存储器裸片200b的加电序列操作之间的相对时序可基于VDD/VPP斜率改变。相比之下，在第二存储器裸片200b的加电中加入静态延迟而非将控制信号从第一存储器裸片200a发送到第二存储器裸片200b确保第一存储器裸片200a与第二存储器裸片200b的加电序列操作之间的相对时序在VDD/VPP斜率改变时保持不变。在一些实施例中，可特定于每一存储器装置104的加电电流轮廓调整两个或两个以上存储器裸片200的加电操作之间的错开。
图4A是说明根据本发明的各种实施例配置的存储器系统的加电例程480的流程图。在一些实施例中，例程480可至少部分由存储器系统的各种组件执行。举例来说，例程480的一或多个步骤可至少部分由存储器控制器、PCB、存储器装置、封装衬底及/或存储器裸片(例如，由存储器裸片的加电群组检测电路系统、由电压发生器、由命令解码器等)执行。在这些及其它实施例中，例程480的一或多个步骤可至少部分由可操作地连接到存储器系统的主机装置、由制造商、由终端用户或由中间方执行。
例程480可在框481处通过将存储器系统的存储器裸片及/或装置指派到至少两个加电群组中的一者而开始。在一些实施例中，例程480可通过将存储器裸片的加电群组端子连到某一极性(例如，对应于第一状态“0”或第二状态“1”的极性)或通过使加电群组端子保持浮动来将存储器裸片指派到加电群组。在这些及其它实施例中，供应到存储器装置的加电群组端子的电压可用于将存储器裸片指派到加电群组。举例来说，供应到第一存储器裸片的加电群组端子的电压可不同于供应到第二存储器裸片的加电群组端子的电压，借此将第一存储器裸片指派到与第二存储器裸片不同的加电群组。在一些实施例中，不同电压可通过将不同值的一或多个电阻器电连接到加电群组端子(例如，在存储器裸片外部)经供应到不同存储器裸片的加电群组端子。
在框482处，例程480可接收加电命令。在一些实施例中，加电命令可为在存储器系统处接收的外部加电电压。在这些及其它实施例中，加电命令可为施加到存储器裸片的电力供应器端子中的一或多者的电压。在这些及又其它实施例中，加电命令可为由存储器系统的存储器控制器发出的命令(例如，响应于施加到存储器系统的外部加电电压)。
在框483处，例程480可检测存储器裸片被指派到的加电群组。在一些实施例中，在框482处，例程480可响应于接收加电命令检测加电群组。在这些及其它实施例中，例程480可使用存储器裸片的加电群组检测电路系统检测加电群组。举例来说，在其中存储器裸片通过将存储器裸片的加电群组端子连到某一极性或通过使加电群组端子保持浮动被指派到加电群组的实施例中，例程480可通过使用群组检测电路系统(a)确定存储器裸片的加电端子是否连到某一极性及/或(b)确定加电群组端子连到的极性检测存储器裸片指派到的加电群组。举例来说，例程480可试图将存储器裸片的加电群组端子驱动到高(例如，到对应于第二状态“1”的极性)及/或可试图将存储器裸片的加电群组端子驱动到低(例如，到对应于第一状态“0”的极性)。如果例程480确定需要大量电流以在一个方向上驱动加电群组端子(例如，相对于在另一方向上驱动加电群组端子所需的电流)，那么例程480可确定加电群组端子(a)连到某一极性及/或(b)连到与需求最大电流量的方向相反的极性。另一方面，如果例程480能够用相对较小电流量将加电群组端子驱动到高及低，那么例程480可确定存储器裸片的加电群组端子是浮动的。
基于存储器裸片的加电群组端子是否连到某一极性的确定及/或基于加电群组端子连到的极性的确定，例程480可确定存储器裸片被指派到的加电群组。在一些实施例中，例如，例程480可确定(i)存储器裸片在存储器裸片的加电群组端子连到任一极性时被指派到第一加电群组，及(ii)存储器裸片在加电群组端子在浮动时被指派到第二加电群组。在其它实施例中，例程480可确定(i)存储器裸片在加电群组端子连到第一极性时被指派到第一加电群组，(ii)存储器裸片在加电群组端子连到第二极性时被指派到第二加电群组，及(iii)存储器裸片在加电群组端子在浮动时被指派到第三加电群组。
在其中供应到存储器裸片的加电群组端子的电压将存储器裸片指派到加电群组的实施例中，例程480可使用存储器裸片的加电群组检测电路系统确定电连接到存储器裸片的加电群组端子的电阻器的值(如果存在的话)。基于经确定的电阻器的值(例如，基于供应到存储器裸片的加电群组端子的电压)，例程480可确定存储器裸片指派到的加电群组。
在一些实施例中，存储器系统的存储器裸片可在制造或测试系统(或其组件)时被指派到加电群组，及/或所述指派可在存储器系统的(或其组件中的一者的)寿命内保持不变。在这些实施例中，例程480可经配置以在存储器第一次通电时检测存储器裸片的加电群组且在存储器裸片通电的情况下存储此信息供将来使用。在这些及其它实施例中，加电群组指派可改变(例如，通过改变电连接到存储器裸片的加电群组端子的电阻值、通过改变加电群组端子经连到的极性、通过改变加电群组与电压值及/或极性的关联性等)。在这些及其它实施例中，例程480可经配置以在存储器裸片每次通电时、在已经过特定时间量之后及/或在已发生特定数目个事件(例如，加电序列操作)之后检测存储器裸片的加电群组指派。
在框484，例程480可使存储器裸片的加电序列操作延迟对应于存储器裸片被指派到的加电群组(例如，在框483处确定)的时间。在一些实施例中，对应于每一加电群组的延迟可在制造存储器系统(或其组件)期间定义。在这些及其它实施例中，对应于每一加电群组的延迟可为可编程的。举例来说，每加电群组的延迟元件可经由PCB或封装衬底中的金属选项配置。在这些实施例中，例程480可使用PCB或封装衬底中的金属或电路选项调整或修正对应于每一加电群组的先前定义的延迟(例如，以基于系统数据细调或修订或修正所述延迟)。在这些及其它实施例中，加电群组的错开可基于每种设计经优化。错开可为均匀或非均匀的。在这些及又其它实施例中，加电群组的错开可经定义，使得存储器系统的存储器裸片的全部或子集在由数据表规格强加的时间限制内是可起作用的(例如，在于外部加电电压经供应到存储器系统时开始的时间限制内)。在这些及又其它实施例中，对应于加电群组的延迟的持续时间可根据以下事件中的任一或多者进行测量：(a)外部加电电压供应到存储器系统(或其组件中的一者)的时间；(b)加电信号中的任一或多者由存储器系统的存储器控制器发出的时间；及/或(c)存储器裸片中的一或多个组件或存储器系统中的一或多个其它组件(例如，另一加电群组的存储器裸片)开始工作或起始其加电排序操作的时间。
在框485，例程480可起始存储器裸片的加电序列操作。举例来说，例程480可在已经经过对应于在框484处确定的延迟的时间量之后起始存储器裸片的加电序列操作。在这些及其它实施例中，例程480可至少部分使用存储器裸片的加电群组检测电路系统及电压发生器起始存储器裸片的加电序列操作。
图4B是说明根据本发明的各种实施例配置的存储器系统的例程400的流程图。在一些实施例中，例程400可至少部分由存储器系统的各种组件执行。举例来说，例程400的一或多个步骤可至少部分由存储器控制器、PCB、存储器装置、封装衬底及/或存储器裸片(例如，由存储器裸片的电路系统、由电压发生器、由命令解码器等)执行。在这些及其它实施例中，例程400的一或多个步骤可至少部分由可操作地连接到存储器系统的主机装置、由制造商、由终端用户或由中间方执行。
例程400在框401处通过接收在存储器装置处起始加电序列的命令开始。存储器装置可为存储器系统的多个存储器装置中的存储器装置。在一些实施例中，存储器装置是单个存储器裸片。在其它实施例中，存储器装置包含两个或两个以上存储器裸片，例如第一存储器裸片及第二存储器裸片。在一些实施例中，存储器装置的存储器裸片共享与存储器裸片及/或存储器装置的加电序列相关联的端子及/或电路系统。在其它实施例中，存储器装置的存储器裸片可具有与存储器裸片及/或存储器装置的加电序列相关联的其自身专用端子及/或电路系统。在一些实施例中，命令可为在存储器装置处及/或在存储器系统处接收到的外部电压。举例来说，命令可为施加到存储器装置的端子的电压。作为另一实例，命令可为由存储器系统的存储器控制器发出的命令(例如，响应于外部加电电压施加到存储器系统)。
在框402，例程400检测存储器装置的群组。在一些实施例中，多个存储器装置中的每一者属于多个群组中的一者，其中每一群组与用于起始对所述群组的存储器装置的加电序列的不同时间延迟相关联。在一些实施例中，检测存储器装置的群组包含确定存储器装置的端子是连接到第一极性、第二极性还是既不连接到第一极性也不连接到第二极性(框402a)。端子可与存储器装置的加电序列相关联。在一些实施例中，例程400通过将存储器装置的端子驱动为高、通过将存储器装置的端子驱动为低或这两者进行此确定。
在一些实施例中，例程400在端子连接到第一极性或第二极性时确定存储器装置的群组是第一群组。在这些及其它实施例中，例程400在端子未连接到第一极性或第二极性时确定存储器装置的群组是第二群组。在其它实施例中，例程400在端子连接到第一极性时确定存储器装置的群组是第一群组、在端子连接到第二极性时确定存储器装置的群组是第二群组、及/或在端子未连接到第一极性或第二极性时确定存储器装置的群组是第三群组。
另外或替代地，检测存储器装置的群组包含确定供应到存储器装置的至少一个端子的电压电平(框402b)。至少一个端子可与存储器装置的加电序列相关联。在一些实施例中，存储器装置的至少一个端子包含上文关于框402a论述的存储器装置的端子。在这些及其它实施例中，存储器装置的至少一个端子包含不同于上文关于框402a论述的存储器装置的端子的存储器装置的一或多个端子。在一些实施例中，至少一个电阻器电连接到存储器装置的至少一个端子，且经配置以影响供应到存储器装置的至少一个端子的电压电平。
在一些实施例中，例程400使用存储器装置的电路系统做出框402a处的确定及/或框402b处的确定。电路系统可电连接到存储器装置的一或多个端子。在一些实施例中，电路系统包含比较器、模/数转换器或这两者。在其中存储器装置包含两个或两个以上存储器裸片的实施例中，例程400可检测存储器裸片的全部或子集的群组。举例来说，为了检测存储器装置的群组，例程400可检测存储器装置的第一存储器裸片的第一群组及检测存储器装置的第二存储器裸片的第二群组。
在框403，例程400至少部分基于对应于检测到的存储器装置的群组的时间延迟起始存储器装置的加电序列。在其中存储器装置包含两个或两个以上存储器裸片的实施例中，例程400可至少部分基于对应于第一群组的第一时间延迟起始第一群组中的第一存储器裸片的第一加电序列，且可至少部分基于对应于检测到的第二群组的第二时间延迟起始第二群组中的第二存储器裸片的第二加电序列。在一些实施例中，第一时间延迟与第二时间延迟相同。在其它实施例中，第一时间延迟与第二时间延迟不同。在一些实施例中，对应于第一群组及/或第二群组的时间延迟大于0秒(0s)。在这些及其它实施例中，对应于存储器裸片及/或装置群组的时间延迟使每一群组的加电序列的初始化错开均匀或非均匀时间量。
尽管以特定顺序论述及说明了例程480及例程400的步骤，但分别由图4A及图4B中的例程480及例程400说明的方法不受限于此。在其它实施例中，方法可按不同顺序执行。举例来说，例程480及/或例程400的步骤中的任何者可在例程480及/或例程400的其它步骤中的任何者之前、期间及/或之后执行。此外，相关领域的一般技术人员将容易地认识到，所说明的方法可更改且仍保持在本发明的这些及其它实施例内。举例来说，在一些实施例中可省略及/或重复图4A中说明的例程480及/或图4B中说明的例程400中的一或多个步骤。在一些实施例中，可组合例程480及/或例程400的部分或全部步骤的全部或子集。
图5是包含根据本发明的各种实施例配置的存储器装置的系统的示意图。上文参考图1到4B描述的前述存储器系统、装置及/或裸片中的任一者可经并入到无数更大及/或更复杂系统中的任何者中，其代表性实例是图5中示意性地展示的系统590。系统590可包含半导体装置组合件500、电源592、驱动器594、处理器596及/或其它子系统及组件598。半导体装置组合件500可包含大体上类似于上文参考图1到4B描述的存储器系统、装置及/或裸片的特征的特征且可因此包含可配置裸片加电延迟的各种特征。所得系统590可执行多种多样功能中的任何者，例如存储器存储装置、数据处理及/或其它合适的功能。因此，代表性系统590可包含(无限制)手持式装置(例如，移动电话、平板计算机、数字阅读器及数字音频播放器)、计算机、车辆、器具及其它产品。系统590的组件可容置于单个部件或分布于多个互连部件上(例如，通过通信网络)。系统590的组件还可包含远程装置及多种多样计算机可读媒体中的任何者。
结论
本发明的实施例的上文详细描述不希望是详尽的或将本发明限于上文揭示的精确形式。尽管上文出于说明目的描述了本发明的特定实施例及实例，但相关领域的技术人员应认识到，各种等效修改在本发明的范围内是可能的。举例来说，虽然按给定顺序呈现及/或论述了步骤，但替代实施例可按不同顺序执行步骤。此外，本文中描述的各种实施例也可经组合以提供另外实施例。
从前述内容，应了解，本文中出于说明目的描述了本发明的特定实施例，但未详细展示或描述众所周知的结构及功能以避免不必要地模糊本发明的实施例的描述。在上下文准许的情况下，单数或复数术语也可分别包含复数或单数术语。此外，除非将词“或”明确限制到表示参考两个或两个以上项目的列表从其它项目排除的单个项目，否则应将此列表中的“或”的使用解译为包含(a)列表中的任何单个项目、(b)列表中的全部项目或(c)列表中项目的任何组合。在上下文准许的情况下，单数或复数术语也可分别包含复数或单数术语。另外，贯穿全文使用术语“包括”、“包含”及“具有(having/with)”表示包含至少所述特征，使得不排除任何更大数目个相同特征及/或额外类型的其它特征。如本文中使用，短语“及/或”如在“A及/或B”中那样单独指代A、单独指代B及A及B两者。
从前述内容还应了解，可做出各种修改而不会偏移本发明。举例来说，本发明的各种组件可进一步经划分成子组件，或本发明的各种组件及功能可组合及/或集成。此外，尽管已在本发明的某些实施例的上下文中描述了与那些实施例相关联的优点，但其它实施例也可展现此类优点，且并非所有实施例都必须需要展现此类优点以落于本发明的范围内。因此，本发明及相关联技术可涵盖本文中未明确展示或描述的其它实施例。

Claims (17)

1.一种存储器系统，其包括：
多个存储器装置，所述多个存储器装置中的每一者属于多个群组中的对应者，每一群组与用于起始所述群组的存储器装置的加电序列的不同时间延迟相关联，
其中所述多个存储器装置中的至少一个存储器装置包含经配置以检测所述至少一个存储器装置所属的所述多个群组中的所述群组的电路系统，
其中，为了检测所述至少一个存储器装置的所述群组，所述电路系统经配置以确定所述至少一个存储器装置的端子是连接到第一极性还是连接到第二极性；以及
其中，在接收起始加电序列的命令之后，所述至少一个存储器装置经配置以使起始所述加电序列延迟对应于所述检测到的群组的时间延迟。
2.根据权利要求1所述的存储器系统，其中，为了检测所述至少一个存储器装置的所述群组，所述电路系统进一步经配置以在所述端子连接到所述第一极性或所述第二极性时确定所述至少一个存储器装置的所述群组是第一群组，或在所述端子未连接到所述第一极性或所述第二极性时确定所述至少一个存储器装置的所述群组是第二群组，或这两者。
3.根据权利要求2所述的存储器系统，其中对应于所述第一群组或所述第二群组的所述时间延迟大于0秒(0s)。
4.根据权利要求1所述的存储器系统，其中，为了检测所述至少一个存储器装置的所述群组，所述电路系统进一步经配置以在所述端子连接到所述第一极性时确定所述至少一个存储器装置的所述群组是第一群组、在所述端子连接到所述第二极性时确定所述至少一个存储器装置的所述群组是第二群组、在所述端子未连接到所述第一极性或所述第二极性时确定所述至少一个存储器装置的所述群组是第三群组，或其任何组合。
5.根据权利要求4所述的存储器系统，其中对应于所述第一群组、所述第二群组及所述第三群组的时间延迟使所述第一群组、所述第二群组及所述第三群组中的每一者的加电序列的初始化错开均匀的时间量。
6.根据权利要求1所述的存储器系统，其中，为了检测所述至少一个存储器装置的所述群组，所述电路系统经配置以确定供应到所述至少一个存储器装置的所述端子的电压电平。
7.根据权利要求6所述的存储器系统，其进一步包括电连接到所述至少一个存储器装置的所述端子的至少一个电阻器，其中所述至少一个电阻器经配置以影响供应到所述至少一个存储器装置的所述端子的电压电平。
8.根据权利要求1所述的存储器系统，其中所述至少一个存储器装置包含两个或两个以上存储器裸片，且其中所述两个或两个以上存储器裸片中的至少一者包含所述电路系统。
9.根据权利要求1所述的存储器系统，其中所述至少一个存储器装置是单个存储器裸片。
10.根据权利要求1所述的存储器系统，其中所述电路系统包含比较器或模/数转换器或这两者。
11.一种经存储器系统的方法，其包括：
接收在作为多个存储器装置中的一者的存储器装置处起始加电序列的命令；
检测所述存储器装置的群组，其中所述群组包括所述多个存储器装置的存储器装置的子集，且其中检测所述存储器装置的所述群组包含通过将所述存储器装置的端子驱动为高、通过将所述存储器装置的所述端子驱动为低或这两者确定所述存储器装置的所述端子是连接到第一极性还是连接到第二极性；及
至少部分基于对应于所述检测到的群组的时间延迟起始所述存储器装置的所述加电序列。
12.根据权利要求11所述的方法，其中检测所述存储器装置的所述群组包含确定供应到所述存储器装置的所述端子的电压电平。
13.根据权利要求11所述的方法，其中：
所述存储器装置包含第一存储器裸片及第二存储器裸片；
检测所述存储器装置的所述群组包含检测所述第一存储器裸片的第一群组及检测所述第二存储器裸片的第二群组；及
起始所述存储器装置的所述加电序列包含：
至少部分基于对应于所述检测到的第一群组的第一时间延迟起始所述第一存储器裸片的第一加电序列，
至少部分基于对应于所述检测到的第二群组的第二时间延迟起始所述第二存储器裸片的第二加电序列；且
所述第一时间延迟不同于所述第二时间延迟。
14.一种存储器装置，其包括：
端子，其与所述存储器装置的加电序列相关联，及
电路系统，其电连接到所述端子且经配置以基于在所述端子处接收到的一或多个信号检测所述存储器装置的群组，其中，为了检测所述存储器装置的所述群组，所述电路系统经配置以确定所述端子是连接到第一极性还是连接到第二极性，
其中所述存储器装置经配置以在接收起始所述加电序列的命令之后，使起始所述加电序列延迟对应于所述群组的时间延迟。
15.根据权利要求14所述的存储器装置，其中，为了检测所述存储器装置的所述群组，所述电路系统经配置以确定供应到所述端子的电压电平。
16.根据权利要求14所述的存储器装置，其进一步包括第一存储器裸片及第二存储器裸片，其中所述第一存储器裸片、所述第二存储器裸片或其组合包含所述端子及所述电路系统。
17.根据权利要求14所述的存储器装置，其中所述存储器装置是单个存储器裸片。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US10770127B2 (en) * 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US10991413B2 (en) 2019-07-03 2021-04-27 Micron Technology, Inc. Memory with programmable die refresh stagger
US10937468B2 (en) * 2019-07-03 2021-03-02 Micron Technology, Inc. Memory with configurable die powerup delay
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US20230061037A1 (en) * 2021-09-01 2023-03-02 Micron Technology, Inc. Apparatus with power-based data protection mechanism and methods for operating the same
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0689290A1 (en) * 1994-06-22 1995-12-27 Nec Corporation Semiconductor integrated circuit having reset circuit
KR20070076081A (ko) * 2006-01-17 2007-07-24 삼성전자주식회사 반도체 메모리 장치
CN102165529A (zh) * 2008-09-30 2011-08-24 莫塞德技术公司 具有输出延迟调整的串联存储器系统
CN109427386A (zh) * 2017-09-01 2019-03-05 桑迪士克科技有限责任公司 在信号切换瞬变期间减少存储器装置中的读取干扰
CN109509500A (zh) * 2017-09-14 2019-03-22 东芝存储器株式会社 半导体存储装置

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4601018A (en) 1985-01-29 1986-07-15 Allen Baum Banked memory circuit
JP3220586B2 (ja) 1993-12-28 2001-10-22 富士通株式会社 半導体記憶装置
JP4191018B2 (ja) 2003-11-26 2008-12-03 エルピーダメモリ株式会社 半導体記憶装置のリフレッシュ制御方式
KR100564633B1 (ko) 2004-09-25 2006-03-28 삼성전자주식회사 향상된 동작 성능을 가지는 반도체 메모리 장치 및 이에대한 액세스 제어 방법
US7791918B2 (en) * 2007-09-27 2010-09-07 Intel Corporation Stack position location identification for memory stacked packages
US20090296310A1 (en) * 2008-06-03 2009-12-03 Azuma Chikara Chip capacitor precursors, packaged semiconductors, and assembly method for converting the precursors to capacitors
US8122235B2 (en) * 2008-06-10 2012-02-21 Dell Products, Lp System and method of delaying power-up of an information handling system
JP2010170596A (ja) 2009-01-20 2010-08-05 Elpida Memory Inc 半導体記憶装置
US8291157B2 (en) 2010-06-24 2012-10-16 International Business Machines Corporation Concurrent refresh in cache memory
KR101175248B1 (ko) 2010-07-08 2012-08-21 에스케이하이닉스 주식회사 다수의 적층된 칩의 리프레쉬 동작을 제어하는 시스템, 반도체 장치 및 방법
KR20130117424A (ko) 2012-04-17 2013-10-28 삼성전자주식회사 반도체 메모리 장치의 리프레쉬 회로
US8817547B2 (en) * 2012-12-10 2014-08-26 Micron Technology, Inc. Apparatuses and methods for unit identification in a master/slave memory stack
US9305905B2 (en) * 2013-09-06 2016-04-05 Micron Technology, Inc. Apparatuses and related methods for staggering power-up of a stack of semiconductor dies
US9230636B2 (en) 2013-12-20 2016-01-05 Intel Corporation Apparatus for dual purpose charge pump
KR20150113364A (ko) 2014-03-28 2015-10-08 에스케이하이닉스 주식회사 반도체 메모리 및 그의 동작방법
US10319067B2 (en) 2014-05-21 2019-06-11 Sony Semiconductor Solutions Corporation Sensor module, method of controlling the same, and electronic apparatus
KR20160000626A (ko) 2014-06-25 2016-01-05 에스케이하이닉스 주식회사 메모리 장치
KR102204240B1 (ko) 2014-09-11 2021-01-19 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR20170030305A (ko) 2015-09-09 2017-03-17 삼성전자주식회사 메모리 장치의 리프레쉬 방법
KR20170030215A (ko) 2015-09-09 2017-03-17 에스케이하이닉스 주식회사 메모리 장치
US20170110178A1 (en) 2015-09-17 2017-04-20 Intel Corporation Hybrid refresh with hidden refreshes and external refreshes
US10056155B2 (en) * 2016-09-30 2018-08-21 Intel Corporation Systems, methods, and apparatuses for implementing testing of a far memory subsystem within two-level memory (2LM) stacked die subsystems
US9972611B2 (en) * 2016-09-30 2018-05-15 Intel Corporation Stacked semiconductor package having fault detection and a method for identifying a fault in a stacked package
US20180096719A1 (en) 2016-09-30 2018-04-05 Intel Corporation Staggering initiation of refresh in a group of memory devices
KR102350957B1 (ko) 2017-10-26 2022-01-14 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 리프레시 제어 방법
US10387243B2 (en) 2017-12-08 2019-08-20 Macronix International Co., Ltd. Managing data arrangement in a super block
US10770168B2 (en) 2018-07-12 2020-09-08 Micron Technology, Inc. Memory sub-system with background scan and histogram statistics
US10777252B2 (en) 2018-08-22 2020-09-15 Apple Inc. System and method for performing per-bank memory refresh
US10622052B2 (en) 2018-09-04 2020-04-14 Micron Technology, Inc. Reduced peak self-refresh current in a memory device
US10643676B2 (en) * 2018-09-28 2020-05-05 Western Digital Technologies, Inc. Series resistance in transmission lines for die-to-die communication
US10504577B1 (en) * 2018-11-05 2019-12-10 Micron Technology, Inc. Apparatus with a row hit rate/refresh management mechanism
US10706909B2 (en) 2018-11-27 2020-07-07 Micron Technology, Inc. Apparatuses and methods for refresh operations including multiple refresh activations
US11037616B2 (en) 2018-12-14 2021-06-15 Micron Technology, Inc. Apparatuses and methods for refresh operations in semiconductor memories
US10593392B1 (en) 2018-12-19 2020-03-17 Micron Technology, Inc. Apparatuses and methods for multi-bank refresh timing
US10937468B2 (en) * 2019-07-03 2021-03-02 Micron Technology, Inc. Memory with configurable die powerup delay

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0689290A1 (en) * 1994-06-22 1995-12-27 Nec Corporation Semiconductor integrated circuit having reset circuit
KR20070076081A (ko) * 2006-01-17 2007-07-24 삼성전자주식회사 반도체 메모리 장치
CN102165529A (zh) * 2008-09-30 2011-08-24 莫塞德技术公司 具有输出延迟调整的串联存储器系统
CN109427386A (zh) * 2017-09-01 2019-03-05 桑迪士克科技有限责任公司 在信号切换瞬变期间减少存储器装置中的读取干扰
CN109509500A (zh) * 2017-09-14 2019-03-22 东芝存储器株式会社 半导体存储装置

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Publication number Publication date
US20210174842A1 (en) 2021-06-10
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