CN112152611A - 一种数字锁相环 - Google Patents

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Abstract

本发明涉及一种数字锁相环，包括数字鉴相器、环路滤波器、K模值控制器、K变模可逆计数器、数控振荡器和N分频器，所述数字鉴相器、环路滤波器、K变模可逆计数器、数控振荡器和N分频器依次连接，所述N分频器还连接所述K模值控制器，所述K模值控制器还连接所述K变模可逆计数器。本发明通过设置有K模值控制器，利用K模值控制器来控制K模值的大小，使锁相环在捕获过程中，减小K值的大小，有利于增加环路的带宽，加快锁定速度；在同步过程中，增大K模值的大小，则可以缩小环路的带宽，抑制相位抖动，减少系统的同步误差，从而解决了目前锁相环的锁定时间与抗干扰能力相互矛盾的问题，使锁相环具有更优的性能。

Description

一种数字锁相环
技术领域
本发明涉及射频集成电路技术领域，尤其涉及一种数字锁相环。
背景技术
当前，随着大规模、超高速的数字集成电路的发展，数字锁相环电路结构越来越简单，而且性能更加稳定。
衡量一个数字锁相环的优良的标准是锁定时间短、同步误差小、抗干扰能力强等参数，但是在数字锁相环中，环路的锁定时间与抗干扰能力是相互矛盾的。
故由于所述锁相环的锁定时间与抗干扰能力之间的矛盾，导致现有的锁相环只能兼顾一个优点。
发明内容
有鉴于此，有必要提供一种数字锁相环，用以解决目前锁相环的锁定时间与抗干扰能力相互矛盾的问题。
本发明提供一种数字锁相环，包括：数字鉴相器、环路滤波器、K模值控制器、K变模可逆计数器、数控振荡器和N分频器，其中，
所述数字鉴相器的输出端连接所述环路滤波器的输入端，用于将所述数字鉴相器的第一输入端输入的输入信号，与所述数字鉴相器的第二输入端输入的位同步信号进行相位比较，输出所述输入信号和所述位同步信号之间的相位误差信号；其中，所述位同步信号为所述数控振荡器的输出信号经过所述N分频器分频后输出的信号；
所述环路滤波器的输出端连接所述K变模可逆计数器的第一输入端，用于对所述相位误差信号进行滤波处理后输出至所述K变模可逆计数器；
所述K模值控制器的输出端连接所述K变模可逆计数器的第二输入端，用于对所述K模值控制器的第一输入端输入的输入信号，与所述K模值控制器的第二输入端输入的位同步信号进行相位差计算，并根据计算得到的相位差调节所述K变模可逆计数器的K模值；
所述K变模可逆计数器的输出端与所述数控振荡器连接，用于根据滤波处理后的相位误差信号输出数字信号至所述数控振荡器；
所述数控振荡器的输出端连接所述N分频器；
所述N分频器的输出端连接所述数字鉴相器。
优选的，所述的数字锁相环中，所述数字鉴相器为异或门鉴相器或边缘控制鉴相器。
优选的，所述的数字锁相环中，所述环路滤波器为比例积分式滤波器。
优选的，所述的数字锁相环中，所述K模值的调节范围为23～29。
优选的，所述的数字锁相环中，所述数控振荡器采用脉冲加减器。
优选的，所述的数字锁相环中，当所述输入信号与所述位同步信号的相位相同时，所述相位误差信号为高电平，否则，所述相位误差信号为低电平。
优选的，所述的数字锁相环中，所述数字信号为进位脉冲信号或借位脉冲信号。
优选的，所述的数字锁相环中，当所述相位误差信号为高电平时，若所述K模值可逆计数器的计数值为0，所述数字信号为借位脉冲信号，当所述相位误差信号为低电平时，若所述K模值可逆计数器的计数值为K模值，所述数字信号为进位脉冲信号。
【有益效果】
本发明提供的数字锁相环，通过设置有K模值控制器，利用K模值控制器来控制K模值的大小，使锁相环在捕获过程中，减小K值的大小，有利于增加环路的带宽，加快锁定速度；在同步过程中，增大K模值的大小，则可以缩小环路的带宽，抑制相位抖动，减少系统的同步误差，从而解决了目前锁相环的锁定时间与抗干扰能力相互矛盾的问题，使锁相环具有更优的性能。
附图说明
图1为本发明提供的数字锁相环的一较佳实施例的结构框图。
具体实施方式
下面结合附图来具体描述本发明的优选实施例，其中，附图构成本申请一部分，并与本发明的实施例一起用于阐释本发明的原理，并非用于限定本发明的范围。
请参阅图1，本发明实施例提供的数字锁相环，包括数字鉴相器1、环路滤波器2、K模值控制器3、K变模可逆计数器4、数控振荡器5和N分频器6，所述数字鉴相器1、环路滤波器2、K变模可逆计数器4、数控振荡器5和N分频器6次连接，所述N分频器6连接所述K模值控制器3，所述K模值控制器3还连接所述K变模可逆计数器4。
具体来说，所述数字鉴相器1的输出端连接所述环路滤波器2的输入端，用于将所述数字鉴相器1的第一输入端输入的输入信号，与所述数字鉴相器1的第二输入端输入的位同步信号进行相位比较，输出所述输入信号和所述位同步信号之间的相位误差信号；其中，所述位同步信号为所述数控振荡器5的输出信号经过所述N分频器6分频后输出的信号。
具体来说，所述数字鉴相器1能够根据外部输入信号和N分频器输出的位同步信号，并且通过鉴相器内部的相位差比较器获取两个信号之间的相位误差。具体的，所述数字鉴相器1输出的信号只有高电平或低电平两种，通过比较所述输入信号和所述位同步信号的相位的超前滞后情况来确定输出的相位误差信号的电平高低。
所述环路滤波器2的输出端连接所述K变模可逆计数器4的第一输入端，用于对所述相位误差信号进行滤波处理后输出至所述K变模可逆计数器4。环路滤波器2的作用时通低频，将高频率的信号滤除。
所述K模值控制器3的输出端连接所述K变模可逆计数器4的第二输入端，用于对所述K模值控制器3的第一输入端输入的输入信号，与所述K模值控制器3的第二输入端输入的位同步信号进行相位差计算，并根据计算得到的相位差调节所述K变模可逆计数器4的K模值。
具体来说，所述K变模可逆计数器4的K模值影响着锁相环的锁定时间和抗干扰能力，当模数K的取值较大时，则系统响应时间越快，锁定时间越短，当模数K的取值较小时，则所述K模值可逆计数器会因为频繁的循环计数而产生持续的借位脉冲或错位脉冲，导致输出信号出现相位抖动，是的相位误差增大，系统的抗干扰能力变弱，故本发明设置有一个K模值控制器来控制所述K变模可逆计数器4的K模值，可以根据输入信号与位同步信号之间的相位差大小，实时的对模数K的大小进行调整，使环路选择合适的K值。具体的，在捕获过程中，减小K值的大小，有利于增加环路的带宽，加快锁定速度；在同步过程中，增大K模值的大小，则可以缩小环路的带宽，抑制相位抖动，减少系统的同步误差，从而解决了目前锁相环的锁定时间与抗干扰能力相互矛盾的问题。
所述K变模可逆计数器4的输出端与所述数控振荡器5连接，用于根据滤波处理后的相位误差信号输出数字信号至所述数控振荡器5。具体的，所述K变模可逆计数器4在相位误差信号为高电平时，能够进行脉冲加减计数，在计数方向得出能够消除输入与输出信号误差的信号，该信号根据这个计数器的计数控制信号实时的调整脉冲计数值，并且能够在进行低位加计数。所述数控振荡器5的输出端连接所述N分频器6，数字振荡器5根据数字信号调节反馈脉冲。根据数控振荡器5测得的借位脉冲信号和进位脉冲信号实现脉冲的增减操作，进而调整输出信号的输出频率。
所述N分频器6的输出端连接所述数字鉴相器1。N分频器6能够实现对数控振荡器5的输出脉冲控制，以及相位误差信号的N分频输出，进而能够实现整个反馈环路的输出信号控制。
本发明通过设置有K模值控制器3，利用K模值控制器3来控制K模值的大小，使锁相环在捕获过程中，减小K值的大小，有利于增加环路的带宽，加快锁定速度；在同步过程中，增大K模值的大小，则可以缩小环路的带宽，抑制相位抖动，减少系统的同步误差，从而解决了目前锁相环的锁定时间与抗干扰能力相互矛盾的问题，使锁相环具有更优的性能。
优选的实施例中，所述数字鉴相器1为异或门鉴相器或边缘控制鉴相器。具体来说，所述异或门鉴相器具有响应刺激需求少、使用流程不太复杂的优点，所述边缘控制鉴相器能够通过快速计算输入信号的输入幅值和相位，能够根据信号的上升沿和下降沿确定输入信号与参考信号的超前、滞后情况以及相位差的脉冲宽度。同时该鉴相器能较好的消除毛刺信号，提高工作的性能，加大产品工作力度。本实施例中，所述数字鉴相器1优选为边缘控制鉴相器。
优选的实施例中，所述环路滤波器2为比例积分式滤波器。比例积分式滤波器能量化地计算出锁相系统的设计参数以及评估锁相性能，从而简化数字锁相系统的设计实现；充分利用相位误差信号的特征，可以在有着更复杂的相位情况下都可以进行锁相、有着更加快的不会丢失或者混淆目标的跟踪能力和有着更少出差错的性能。
优选的实施例中，所述K模值的调节范围为23～29，具体实施时，在捕获过程中，所述K模值优选为23，有利于增加环路的带宽，加快锁定速度；在同步过程中，K模值优选为29，则可以缩小环路的带宽，抑制相位抖动，减少系统的同步误差。
优选的实施例中，所述数控振荡器5采用脉冲加减器，当数控振荡器5的输出通过分频器降频处理之后又回到鉴相器再次与被锁信号进行比较。数控振荡器(DCO)通过环路滤波器2获得的控制参数N对系统钟clk的分频比进行调节，从而调节输出信号的频率。
优选的，所述数字信号为进位脉冲信号或借位脉冲信号。
具体的，当所述输入信号与所述位同步信号的相位相同时，所述相位误差信号为高电平，否则，所述相位误差信号为低电平。换而言之，如果相位误差为0，则输出高电平信号，如果相位误差有超前或者滞后，则输出低电平信号。
进一步的，当所述相位误差信号为高电平时，若所述K模值可逆计数器的计数值为0，所述数字信号为借位脉冲信号，当所述相位误差信号为低电平时，若所述K模值可逆计数器的计数值为K模值，所述数字信号为进位脉冲信号。当反馈环路进入锁定状态时，数字鉴相器1会输出一个在一个周期内高低电平存在时间相等的方波误差信号，K模值可逆计数器会以此给出借位或进位脉冲输出，这两种输出都是周期性的。然后在把这两种输出以周期性的形式输入进去。最后数控振荡器5根据加入进去的两种输入信号进行运算再加或减半个脉冲，从而调节输出信号的频率，使输出信号的相位与输入信号的相位相同，达到鉴频鉴相的目的。
综上所述，本发明提供的数字锁相环，通过设置有K模值控制器，利用K模值控制器来控制K模值的大小，使锁相环在捕获过程中，减小K值的大小，有利于增加环路的带宽，加快锁定速度；在同步过程中，增大K模值的大小，则可以缩小环路的带宽，抑制相位抖动，减少系统的同步误差，从而解决了目前锁相环的锁定时间与抗干扰能力相互矛盾的问题，使锁相环具有更优的性能。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (8)

1.一种数字锁相环，其特征在于，包括：数字鉴相器、环路滤波器、K模值控制器、K变模可逆计数器、数控振荡器和N分频器，其中，
所述数字鉴相器的输出端连接所述环路滤波器的输入端，用于将所述数字鉴相器的第一输入端输入的输入信号，与所述数字鉴相器的第二输入端输入的位同步信号进行相位比较，输出所述输入信号和所述位同步信号之间的相位误差信号；其中，所述位同步信号为所述数控振荡器的输出信号经过所述N分频器分频后输出的信号；
所述环路滤波器的输出端连接所述K变模可逆计数器的第一输入端，用于对所述相位误差信号进行滤波处理后输出至所述K变模可逆计数器；
所述K模值控制器的输出端连接所述K变模可逆计数器的第二输入端，用于对所述K模值控制器的第一输入端输入的输入信号，与所述K模值控制器的第二输入端输入的位同步信号进行相位差计算，并根据计算得到的相位差调节所述K变模可逆计数器的K模值；
所述K变模可逆计数器的输出端与所述数控振荡器连接，用于根据滤波处理后的相位误差信号输出数字信号至所述数控振荡器；
所述数控振荡器的输出端连接所述N分频器；
所述N分频器的输出端连接所述数字鉴相器。
2.根据权利要求1所述的数字锁相环，其特征在于，所述数字鉴相器为异或门鉴相器或边缘控制鉴相器。
3.根据权利要求1所述的数字锁相环，其特征在于，所述环路滤波器为比例积分式滤波器。
4.根据权利要求1所述的数字锁相环，其特征在于，所述K模值的调节范围为23～29。
5.根据权利要求1所述的数字锁相环，其特征在于，所述数控振荡器采用脉冲加减器。
6.根据权利要求1所述的数字锁相环，其特征在于，当所述输入信号与所述位同步信号的相位相同时，所述相位误差信号为高电平，否则，所述相位误差信号为低电平。
7.根据权利要求6所述的数字锁相环，其特征在于，所述数字信号为进位脉冲信号或借位脉冲信号。
8.根据权利要求7所述的数字锁相环，其特征在于，当所述相位误差信号为高电平时，若所述K模值可逆计数器的计数值为0，所述数字信号为借位脉冲信号，当所述相位误差信号为低电平时，若所述K模值可逆计数器的计数值为K模值，所述数字信号为进位脉冲信号。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN203859740U (zh) * 2013-12-25 2014-10-01 云南农业大学 一种基于全数字锁相环的电网静止无功发生装置
CN104242931A (zh) * 2014-09-15 2014-12-24 北京东方计量测试研究所 一种快速锁定的全数字锁相环及实现方法
CN105281752A (zh) * 2015-10-13 2016-01-27 江苏绿扬电子仪器集团有限公司 一种基于数字锁相环实现的时钟数据恢复系统
CN106603449A (zh) * 2016-04-29 2017-04-26 福建先创电子有限公司 一种基于gad定时检测位的时钟同步fpga结构和方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN203859740U (zh) * 2013-12-25 2014-10-01 云南农业大学 一种基于全数字锁相环的电网静止无功发生装置
CN104242931A (zh) * 2014-09-15 2014-12-24 北京东方计量测试研究所 一种快速锁定的全数字锁相环及实现方法
CN105281752A (zh) * 2015-10-13 2016-01-27 江苏绿扬电子仪器集团有限公司 一种基于数字锁相环实现的时钟数据恢复系统
CN106603449A (zh) * 2016-04-29 2017-04-26 福建先创电子有限公司 一种基于gad定时检测位的时钟同步fpga结构和方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
耿计芳: ""高精度自动变模控制全数字锁相环的研究"", 《中国优秀硕士学位论文全文数据库 信息科技辑》, no. 01, pages 17 - 29 *

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