CN112088476A - 具有集成vbus到cc短路保护的usb type-c/pd控制器 - Google Patents

Abstract

一种USB Type‑C/电力输送控制器芯片(200)包含：第一引脚(201)，其用于接收第一电压(PP CABLE)；第二引脚(203)，其用于接收第二电压(LDQ 3 V3)；及第三引脚(205)，其用于耦合到USB连接器(212)的CC引脚。所述控制器芯片(200)包含VCONN电源电路(206)，所述VCONN电源电路(206)具有与热插拔场FET HSFET(MN2)串联耦合在所述第一及第三引脚(201、205)之间的阻塞场效应晶体管BFET(MN1)，以及阳极到阳极耦合在所述HSFET的源极与栅极之间的第一及第二齐纳二极管(D1、D2)。电缆检测电路(202)包含耦合在所述第二及第三引脚(203、205)之间的BFET(MN3)，以及耦合在所述BFET的栅极与下部轨道之间的齐纳二极管(D3)。电力输送物理层电路(204)包含接收器(216)及发射器(218)，所述接收器(216)及所述发射器(218)各自通过相应BFET(MN4、MN5)耦合到所述第三引脚(205)，所述相应BFET(MN4、MN5)各自具有耦合在相应栅极与所述下部轨道之间的齐纳二极管(D4、D5)。

Description

具有集成VBUS到CC短路保护的USB TYPE-C/PD控制器

本发明大体上涉及通用串行总线(USB)，且更具体地涉及具有集成虚拟总线(VBUS)到配置控制(CC)短路保护的USB Type-C/电力输送(PD)控制器。

背景技术

最新一代的USB电缆被设计为具有在电力及数据两者的输送方面增加的能力，及在协议方面的更大灵活性。USB连接器上的引脚的数目已增加，而USB连接器本身的尺寸已减小以实现电缆结合越来越薄的装置的使用。图1描绘展示与USB 2.0、USB 3.0及USB 3.1装置兼容的USB Type-C连接器100中的引脚的布置的示意图。引脚A1、A12、B1及B12均提供接地连接。引脚A2、A3、A10、A11、B2、B3、B10及B11用于10Gbps的USB 3.1超高速通信，而引脚A6、A7、B6、B7用于480Mbps的USB 2.0高速通信。VBUS引脚A4、A9、B4、B9可提供高达20V DC的协商电源。CC引脚A5、B5用于电力输送通信，且还可提供5V电源以对经电子标记的Type-C电缆内的集成电路供电，而边带使用(SBU)引脚A8及B8可在交替模式下用于Type-C电缆。

鉴于USB Type-C连接器的小形状因数结合不可控制的因素，例如，电缆插入到USBType-C连接器中的角度、电缆本身的质量以及USB连接器或插头的可能污染，每个5V CC引脚与20V VBUS引脚相邻的事实意味着必须保护与CC引脚相关联的5V电路以防与较高电压的VBUS引脚短路。已在早期版本的USB中工作的解决方案未提供所需的保护级别，对通信协议提供超过可容忍的程度的干扰，或具有额外的电阻及/或泄漏问题。需要进一步的改进。

发明内容

所描述的实施例提供针对短路的至少三个级别的保护。在第一级别的保护中，每个受保护路径中的阻塞晶体管(也被称为阻塞场效应晶体管(BFET))由齐纳二极管保护，以防止硬短路对栅极氧化物的损坏，例如，具有大于22V/10ns的边缘速率。在第二级别的保护中，当检测到过多的反向电流时，使用快速反向电流保护(RCP)比较器来触发关断BFET；关断在小于100ns的时间内发生以防止装置损坏。在第三级别的保护中，过电压保护(OVP)比较器将CC引脚上的电压与相对于接地设置的参考电压进行比较，且可在其中例如边缘速率小于22V/100μs的软短路情况下触发BFET关断，且RCP比较器可能不跳闸或跳闸不够快。每个BFET还可通过耦合到阻塞FET的栅极的电量耗尽晶体管来关断，其中当主机装置上的电池无法供应电力给保护电路时，电量耗尽晶体管将相应阻塞FET的栅极耦合到接地；电量耗尽电路通过从CC线路上的短路汲取电力来提供这种保护。也在动态热插拔保持关断电路(keep-off circuit)中描述保护，所述动态热插拔保持关断电路提供多个路径来在短路期间耦合热插拔场效应晶体管(HSFET)的栅极及源极，以保护栅极氧化物；这些路径不对CC线路上发生的通信造成干扰。

在一个方面中，描述USB Type-C/PD控制器芯片的实施例。USB Type-C/PD控制器芯片包含：第一引脚，其用于耦合以从主机装置接收第一电压；第二引脚，其用于耦合以接收第二电压；第三引脚，其用于耦合到USB连接器的配置控制(CC)引脚；VCONN电源电路，其经耦合以选择性地将第一电压传递至第三引脚，所述VCONN电源电路包括与热插拔场效应晶体管(HSFET)串联耦合在第一引脚与第三引脚之间的第一阻塞场效应晶体管(BFET)，以及阳极到阳极耦合在HSFET的源极与栅极之间的第一齐纳二极管及第二齐纳二极管；电缆检测电路，其包括耦合在第二引脚与第三引脚之间的第二BFET，以及耦合在第二BFET的栅极与下部轨道之间的第三齐纳二极管；及电力输送物理层电路，其包括接收器及发射器，所述接收器通过第三BFET耦合到第三引脚，发射器通过第四BFET耦合到第三引脚，第四齐纳二极管耦合在第三BFET的栅极与下部轨道之间且第五齐纳二极管耦合在第四BFET的栅极与下部轨道之间。

在另一方面中，描述用于通用串行总线(USB)Type-C/电力输送(PD)控制器芯片的VCONN电源电路中的热插拔场效应晶体管(HSFET)的动态热插拔保持关断电路的实施例，所述控制器芯片具有用于耦合到电源的第一引脚及用于耦合到USB连接器的CC引脚的第二引脚。动态热插拔保持关断电路包含：第一齐纳二极管及第二齐纳二极管，其阳极到阳极耦合在HSFET的源极与栅极之间；第一P型金属氧化物硅(PMOS)晶体管，其包括耦合到HSFET的源极的源极及耦合在第一及第二齐纳二极管的阳极之间的漏极；及第二PMOS晶体管，其与第三PMOS晶体管串联耦合在HSFET的源极与栅极之间。

附图说明

图1描绘根据一个实施例的可耦合到USB控制器的USB Type-C/PD连接器的实例。

图2描绘根据一个实施例的USB Type-C/PD控制器芯片的一部分的实施方案。

图3描绘根据一个实施例的用于USB Type-C/PD控制器芯片的VCONN模块中的HSFET的动态热插拔保持关断电路的实施方案。

图4描绘可与所描述的USB Type-C/PD控制器的实施例一起使用的电量耗尽下拉发电机的实施方案。

图5A说明根据一个实施例的在硬短路期间图2的USB控制器芯片上的若干信号。

图5B说明根据一个实施例的在软短路期间图2的USB控制器芯片上的若干信号。

图6演示由图2的USB控制器芯片提供的通信信号满足USB PD规格的信号要求。

图7描绘可考虑用于USB控制器中以关断HSFET MN2的电路，但所述电路不满足用于在CC线路上通信的要求。

图8描绘用于USB控制器的早期版本的CC引脚的保护电路。

图9描绘与USB Type-C/PD控制器一起使用的保护芯片。

具体实施方式

在附图中，相似的附图标记指示相似的元件。如本文所使用的，术语“耦合(couple或couples)”意指间接或直接电连接，除非限定为可包括无线连接的“可通信地耦合”。因此，如果第一装置耦合到第二装置，那么所述连接可通过直接电连接，或者通过经由其它装置及连接的间接电连接。

图2描绘USB Type-C/PD控制器芯片200的一部分，所述控制器芯片含有与控制CC线路的配置控制相关联的电路。配置控制用于配置新连接，且还可用于将电力传输到驻留在USB Type-C电缆内部的电子芯片。在操作中，USB Type-C/PD控制器芯片200可安装在主机装置(未具体展示)中，所述主机装置可为被设计来向另一装置提供电力及可能的数据、从另一装置接收电力及可能的数据或通过USB Type-C电缆(未具体展示)同时提供及接收电力/数据的任何类型的电子装置。例如，主机装置可包含但不限于充电器、台式计算机、膝上型计算机、平板电脑、移动电话、扬声器、麦克风、键盘、电子书阅读器、便携式多媒体播放器(PMP)、MP3播放器、移动医疗装置、相机、可穿戴装置等。

在图2中展示的USB Type-C/PD控制器芯片200的部分中，说明三个引脚：第一引脚201可耦合到主机装置以接收第一电压PP_CABLE，在一个实施例中所述第一电压PP_CABLE可在0.9到5.5V的范围内；第二引脚203经耦合以接收第二电压LDO_3V3，在一个实施例中所述第二电压LDO_3V3为3.3V；第二引脚203可耦合到主机装置或者耦合到在USB Type-C/PD控制器芯片200内部产生的电压；及第三引脚205可耦合到USB连接器212(其也可被称为端口)以在CC引脚上提供第三电压C_CCx。下文简要解释电缆检测(CABLEDET)电路202、电力输送物理层(PDPHY)电路204及VCONN电源电路206的元件及操作，然后解释由本描述提供的附加保护的元件。

VCONN电源电路206采用背对背、共漏极、横向扩散金属氧化物硅(LDMOS)FET，其中将7V LDMOS MN2用作热插拔FET，且将30V LDMOS MN1用作阻塞FET。选择共漏极结构是因为这种结构使得在其中第一BFET MN1用于感测且HSFET MN2被调节的过电流情况下更容易调节电流。VCONN电源电路206在第一引脚201上接收第一电压PP_CABLE，并将第一电压通过第一BFET MN1及HSFET MN2传递到第三引脚205以输送到USB连接器212。第一BFET MN1由BFET驱动器222控制，且HSFET MN2由HSFET驱动器224控制，当CC线路不用于电力输送时，BFET驱动器222及HSFET驱动器224将第一BFET MN1及HSFET MN2关断。

CABLEDET电路202包含上拉电流源IPU，所述上拉电流源IPU耦合在第二引脚203与第三引脚205之间。第二BFET MN3串联耦合在上拉电流源IPU与第三引脚205之间，且由驱动器214控制，以便当不需要电缆检测时且当在CABLEDET电路202的操作期间VBUS到CC线路短路发生时将第二引脚203及上拉电流源IPU与第三引脚205断开连接。驱动器214接收若干信号，包含VDD3V3、VDD1P5及时钟CLK。CABLEDET电路202可检测USB电缆与USB连接器(例如USB连接器212)的附接或分离，且还可检测电缆的定向，这是因为USB Type C电缆是对称的以及端对端可逆的。可控制上拉电流源IPU以朝向USB连接器212上的CC引脚发送具有例如80μA、180μA或330μA的值的相当精确的电流。这些电流值中的每一个通告主机装置可处理的电流电平。当电缆被附接到USB连接器212时，由通告的电流产生的电压改变，从而使得能够检测到附接。电缆中的可变电阻器可用于提供响应，所述响应指示电缆的相对端处的装置可处理的电流量。USB协议允许USB Type-C/PD控制器芯片200确定附接到电缆的相对端的装置是否是只能使用USB 2.0的5V充电能力的旧装置，或者所述装置是否可使用电力输送协议来接收更高的电压。

电力输送物理层电路204含有发射器218及接收器216。第一电阻器R1、第三BFETMN4及第二电阻器R2串联耦合在接收器216与第三引脚205之间。第一电容器C1及第九齐纳二极管D9彼此并联耦合，其中第一电容器C1的第一端子及第五二极管D5的阴极耦合到接收器216与电阻器R1之间的点；第一电容器C1的第二端子及第五二极管D5的阳极耦合到下部轨道，在一个实施例中所述下部轨道是局部接地。第三电阻器R3及第四BFET MN5串联耦合在发射器218与第三引脚205之间。第三BFET MN4及第四BFET MN5两者由驱动器220控制，但在本文中仅具体展示与第四BFET MN5的连接。驱动器220还接收信号VDD3V3、VDD1P5及时钟CLK。PDPHY电路204使用发射器218及接收器216来建立含有USB Type-C/PD控制器芯片200的主机装置与也能够使用电力输送的电缆的相对端上的装置之间的契约。

通过USB Type-C/PD总线耦合的装置可为用于对接收端充电的简单源，例如充电器及需要充电的装置。在其它情况下，一个或两个装置可充当源或接收端。例如，在一种情况下，用户可使用到其个人计算机(PC)的USB连接对他们的蜂窝电话充电，且在第二种情况下，用户可使用蜂窝电话来向PC提供电力。由装置协商的契约可指定电力传输的方向以及经由USB Type-C/PD电缆传输的电力量。

USB电力输送通信协议使用双相标记编码(BMC)，其是一种差分编码方法，所述方法使用过渡的存在或不存在来指示逻辑值。使用BMC编码，接收器不需要知道发送信号的极性，这是因为信息不是由绝对电压电平表示，而是由它们的变化表示。换句话说，接收到两个电压电平中的哪一个无关紧要，而仅仅是与前一个电压电平相同还是不同，这使得同步更容易。由PDPHY电路204发送的信号必须非常干净，且必须通过眼图测试，所述眼图测试用于确定时域中的信号质量。稍后将在本申请案中演示针对所描述电路的眼图测试的实例。

因此，CC线路是5V电力及信号多路复用线路。由于共享使用CC线路进行通信及电力输送，因此重要的是不仅要保护这个图中所展示的低压电路，而且要在CABLEDET电路202及PDPHY电路204的操作期间避免来自VCONN电源电路206的任何干扰。在一个实施例中，BFET MN1、MN3、MN4、MN5中的每一个是30V LDMOS，且HSFET MN2是7V LDMOS。值得注意的是，尽管将BFET MN1、MN3、MN4、MN5指定为30V，但真正的30V晶体管将大大增加所描述电路的面积及成本两者，因此这些BFET仅被设计来在其相应漏极上处理30V。类似于所展示的其余电路，BFET MN1、MN3、MN4、MN5的栅极与源极之间的击穿电压仅为5V。

如前所述，USB连接器212中的5V CC引脚与VBUS引脚(其可承载高达20V的电压)的物理接近度使CC线路易受VBUS短路事件的影响。短路通常可在插入电缆或从USB连接器212拔出电缆期间发生，且可由USB连接器引脚处的污染、不符合规格的电缆等引起。短路可能持续数百毫秒。如果VBUS线路与CC线路之间发生短路，那么需要保护连接到CC引脚的所有电路免受范围可高达30V的高压条件的影响，这是因为标称为20V的VBUS可见高达28V的瞬变。

由VBUS到CC短路引起的损坏可具有多个结果。由于在CABLEDET电路202、PDPHY电路204及VCONN电源电路206的低压电路中使用的晶体管仅被设计来处理5V，因此短路可导致栅极氧化物被超过此设计的栅极-源极电压破坏。当晶体管导通及当晶体管关断时都需要保护晶体管。过多的反向电流也可导致装置损坏。由可能连接到电池的电压PP_CABLE及LDO_3V3表示的输入源的反向充电可导致电池的不当充电并可能导致电池爆炸，因此需要将任何反向电流最小化。另外，即使当主机装置电量耗尽时，即电压LDO_3V3及PP_CABLE是浮动或零伏时，也需要进行所提供的保护。

此外，所提供的保护需要维持CC线路处的信号完整性，且不能干扰低速及低电压的信号，这是因为在电力输送协商中的通信错误可能潜在地向装置发送破坏装置的过多电力。特别地，VCONN电力路径具有小于250mohm的漏极-源极导通电阻(RDSON)，以便提供有效的电力输送。但是，当电力路径关断时，这种低RDSON可导致大的泄漏电流，这可能干扰电缆检测电路的准确性。这种泄漏需要最小化。另一个考虑是，在USB PD信号通信期间，VCONN路径可能被意外导通，并使CC信号通信失真。在设计CABLEDET电路202、PDPHY电路204及VCONN电源电路206中提供的保护时，必须考虑所有这些问题。

返回到图2，响应于过高的电压而非常快击穿的5到6V齐纳二极管被用作第一级别的保护。在VCONN电源电路206中，第一齐纳二极管D1及第二齐纳二极管D2被阳极到阳极耦合在HSFET MN2的源极与栅极之间，以确保栅极-源极电压不超过允许的极限；第一齐纳二极管D1进一步与开关S1并联耦合在HSFET MN2的源极与第二齐纳二极管D2的阳极之间。齐纳二极管D1、D2及开关S1连同HSFET驱动器224一起形成动态热插拔保持关断电路226的一部分，这将在下文进一步解释。在CABLEDET电路202中，第三齐纳二极管D3耦合在第二BFETMN3的栅极与下部轨道之间，且在PDPHY电路204中，第四齐纳二极管D4耦合在第三BFET MN4的栅极与下部轨道之间，且第五齐纳二极管D5耦合在第四BFET MN5的栅极与下部轨道之间。齐纳二极管D3、D4、D5用于分别下拉BFET MN3、MN4、MN5的栅极，使得当边缘速率大于22V/10ns时，源极绝不暴露于由“硬短路”所引起的高电压。另外，当VCONN电源电路206关断时，齐纳二极管D1、D2作为其一部分的动态热插拔保持关断电路226在VCONN路径中提供最小泄漏。

由两个快速反向电流保护比较器RCPC1及RCPC2提供第二级别的保护。第一反向电流保护比较器RCPC1从第一引脚201接收第一电压PP_CABLE并从第三引脚205接收第三电压C_CCx，并比较所述两个电压。在电缆检测及电力输送的协商期间，BFET驱动器222及HSFET驱动器224将向第一BFET MN1及HSFET MN2提供低信号以保持这两个晶体管关断。当VCONN电源电路206在CC引脚上提供电力时，第一BFET MN1及HSFET MN2的栅极保持高以导通相应晶体管。当第一BFET MN1及HSFET MN2导通时，由于跨第一BFET MN1及HSFET MN2的非常低压降，第一电压PP_CABLE应与第三电压C_CCx相同或非常轻微地大于第三电压C_CCx。如果第三电压C_CCx变得大于第一电压PP_CABLE，那么这种情况指示短路，在所述情况下，第一反向电流保护比较器RCPC1向BFET驱动器222及HSFET驱动器224发送起始将第一BFET MN1及HSFET MN2关断的第一反向电流信号。

类似地，第二反向电流保护比较器RCPC2从第二引脚接收第二电压LDO_3V3并从第三引脚205接收第三电压C_CCx，并比较所述两个电压。BFET MN3、MN4、MN5由驱动器214、220控制为在电缆检测及电力输送协商期间导通，但将在PP_CABLE到C_CCx电力输送期间关断。如果在CABLEDET电路202及PDPHY电路204作用时第三电压C_CCx变得大于第二电压LDO_3V3，那么再次指示短路，且第二反向电流保护比较器RCPC2将起始关断BFET MN3、MN4、MN5的第二反向电流信号发送到驱动器214、220。由于反向电流保护比较器RCPC1、RCPC2的快速响应，相应驱动器能够在小于100ns的时间内关断BFET MN1、MN3、MN4、MN5及HSFET MN2并防止装置损坏。

当发生具有例如小于22V/100μs的边缘速率的“软短路”时，第三电压C_CCx上升得更慢。这可导致较小的反向电流流动，这可将电压PP_CABLE及LDO_3V3一起拉动，因此反向电流保护比较器RCPC1、RCPC2可能不会跳闸。为此可能性，提供第三级别的保护：两个过电压保护比较器OVPC1、OVPC2将第三电压C_CCx与相对于接地设置的参考电压进行比较，且可使用过电压保护比较器OVPC1、OVPC2的输出来关断BFET MN1、MN3、MN4、MN5及HSFET MN2。

在第一过电压保护比较器OVPC1处，将第三电压C_CCx与可约为6伏的第一参考电压进行比较。在一个实施例中，第一参考电压在5.9到6.1V的范围内。如果第三电压C_CCx变得大于第一参考电压，那么第一过电压保护比较器OVPC1发送由BFET驱动器222及HSFET驱动器224接收的第一过电压信号OVP_6V，并起始关断第一BFET MN1及HSFET MN2。

类似地，在第二过电压保护比较器OVPC2处，将第三电压C_CCx与在一个实施例中为约4伏特的第二参考电压进行比较。在一个实施例中，第二参考电压在3.9到4.1V的范围内。如果第三电压C_CCx变得大于第二参考电压，那么第二过电压保护比较器OVPC2发送由驱动器214、220接收的第二过电压信号OVP_4V，并起始关断BFET MN3、MN4、MN5。第二过电压信号OVP_4V也由HSFET驱动器224接收，所述HSFET驱动器224使用这个信号来精确地确定CC线路何时低于4V。

最后，为确保即使在主机装置电量耗尽且第一电压PP_CABLE及第二电压LDO_3V3两者为零时也进行保护，提供电量耗尽下拉发电机210。电量耗尽下拉发电机210耦合到第三引脚205以接收第三电压C_CCx。如果USB连接器212中的VBUS引脚与CC引脚之间短路，那么电量耗尽下拉发电机210从第三引脚205汲取电力，并提供电量耗尽下拉信号DB_pd。第一电量耗尽下拉晶体管MN6耦合到第一BFET MN1的栅极；类似地，第二电量耗尽下拉晶体管MN7、第三电量耗尽下拉晶体管MN8及第四电量耗尽下拉晶体管MN9分别耦合到BFET MN3、MN4、MN5的栅极。当在主机装置上存在电量耗尽的情况下发生短路时，电量耗尽下拉晶体管MN6、MN7、MN8、MN9可分别将BFET MN1、MN3、MN4、MN5的栅极拉至下部轨道。这些多级别的保护确保USB连接器212上的VBUS与CC引脚之间的短路不破坏所提供的精密电路。

接下来转到图3，电路300展示图2的动态热插拔保持关断电路226的更多细节，以及在CC线路上提供的通信信号的一些细节。首先看这个图的上部，发射器218接收作为信号304朝向第三引脚205发送的信号302，所述信号304在0到1.2V的范围内操作。信号304必须经塑形以符合USB规格，且不能触及眼图306的任何部分。为满足这些规格，重要的是，为保护HSFET MN2而添加的保护不影响CC线路上发送的通信。

可用作图2的动态热插拔保持关断电路226的动态热插拔保持关断电路308包含第一及第二齐纳二极管D1、D2，其如前所述阳极到阳极耦合在HSFET MN2的源极与栅极之间，以在需要快速响应的硬短路的情况下耦合HSFET MN2的源极及栅极。两个其它电路经耦合以补充第一及第二齐纳二极管D1及D2的保护。第一PMOS晶体管MP1耦合在HSFET MN2的源极与第二齐纳二极管D2的阳极之间，且当导通时将绕过第一齐纳二极管D1的击穿电压。第一PMOS晶体管MP1的栅极通过作为热插拔保持关断电路中的第三齐纳二极管的齐纳二极管D6耦合到HSFET MN2的源极，且通过高压电容器C2耦合到下部轨道。第一及第二电阻元件R4、R5(也被称为电阻器)与第一箝位使能晶体管MN10串联耦合在HSFET MN2的源极与下部轨道之间，而第一PMOS晶体管MP1的栅极进一步耦合到第一及第二电阻元件R4及R5之间的点。第一箝位使能晶体管MN10由HSFET驱动器224所发送的箝位使能信号CLAMP_EN控制。

第二PMOS晶体管MP2及第三PMOS晶体管MP3串联耦合在HSFET MN2的源极与栅极之间，以完全绕过齐纳二极管D1、D2；第二及第三PMOS晶体管MP2、MP3共享共源极及共栅极。齐纳二极管D7(其为动态热交换保持关断电路中的第四齐纳二极管)及第三电阻元件R7并联耦合在PMOS晶体管MP2、MP3的共源极与共栅极之间，其中齐纳二极管D7具有耦合到共栅极的阳极及耦合到共源极的阴极。第四电阻元件R8与第二箝位使能晶体管MN11串联耦合在PMOS晶体管MP2、MP3的共栅极与下部轨道之间，其中第二箝位使能晶体管MN11的栅极经耦合以从HSFET驱动器224接收箝位使能信号CLAMP_EN。最后，第五电阻元件R6与下拉使能晶体管MN12串联耦合在HSFET MN2的栅极与下部轨道之间，其中下拉使能晶体管MN12的栅极由来自HSFET驱动器224的下拉使能信号PD_EN控制以选择性地将HSFET的栅极耦合到下部轨道。在一个实施例中，齐纳二极管D1、D2、D6、D7中的每一个为5V，第一电阻元件R4具有4MΩ的电阻，第二电阻元件R5具有1MΩ的电阻，电阻元件R6具有100KΩ的电阻，第三电阻元件R7具有100KΩ的电阻，且第四电阻元件R8具有500KΩ的电阻，而电容器C2具有200fF的电容。

当VCONN电源电路206关断且CC线路上的电压小于4V时，通过使用下拉使能信号PD_EN来将HSFET MN2的栅极下拉至接地而导通下拉使能晶体管MN12，从而确保最小的泄漏。第一PMOS晶体管MP1关断；第二及第三PMOS晶体管MP2、MP3关断，下拉使能信号PD_EN为高，且箝位使能信号CLAMP_EN为低。如果在VCONN电源电路206保持关断的同时CC线路上的电压上升到4V至5V之间，那么通过PMOS晶体管MP2、MP3的路径部分地可用，但未完全增强，类似地，通过第一PMOS晶体管MP1及第二齐纳二极管D2的路径被部分地接合。可注意到，CC信令及电缆检测发生在4V以下，因此一旦电压升高到4V以上，任何泄漏都不会引起信号完整性问题。如果在VCONN电源电路206关断时CC线路上的电压上升到5V以上，那么在任何VBUS到CC短路事件期间，通过第一PMOS晶体管MP1及第二齐纳二极管D2的路径将完全接合以保护栅极氧化物。通过第二及第三PMOS晶体管MP2、MP3的路径也被完全增强，以使HSFETMN2的栅极-源极短路。下拉使能信号PD_EN为低有效，且箝位使能信号CLAMP_EN为高有效。

在硬短路期间，无论是在存在电池电源还是电量耗尽的情况下，第一PMOS晶体管MP1都由于电容器C2而导通，并将HSFET MN2的栅极-源极电压(VGS)箝位到约跨第二齐纳二极管D2的二极管压降。电容器C2经确定尺寸使得在电力输送通信期间第一PMOS晶体管MP1不导通。在任何条件下，HSFET MN2的栅极-源极电压绝不大于第一齐纳二极管D1的击穿电压加上跨第二齐纳二极管D2的二极管压降。如将由所描述的电路的模拟所证明，这个电路保护HSFET MN2，同时在正常操作期间不提供对CC线路上的通信的干扰。

图4描绘可在实施例中用作例如电量耗尽下拉发电机210的电量耗尽下拉发电机400的实例。为完整起见，展示电量耗尽下拉发电机400电路。电量耗尽下拉发电机400包括电阻器R9及R10，所述电阻器R9及R10与N型金属氧化物硅(NMOS)晶体管MN13串联耦合在CC引脚402与下部轨道之间。高压电容器C3与电阻器R9并联耦合在CC引脚402与电阻器R10之间。齐纳二极管D8与NMOS晶体管MN13并联耦合在电阻器R10与下部轨道之间，且NMOS晶体管MN14、MN15、MN16串联耦合在电阻器R10与下部轨道之间。禁用电量耗尽下拉信号Dis_DB_pd被提供到NMOS晶体管MN13的栅极，且当芯片电源可用时高有效，使得电量耗尽下拉信号DB_pd被拉低。当禁用电量耗尽下拉信号Dis_DB_pd非高有效时，电阻器R11被耦合在NMOS晶体管MN13的栅极与下部轨道之间以下拉NMOS晶体管MN13的栅极，使得电量耗尽下拉信号DB_pd可接着上升到约3V的值。电量耗尽下拉信号DB_pd接着足以导通电量耗尽下拉晶体管MN6、MN7、MN8、MN9的栅极，所述栅极继而下拉BFET MN1、MN3、MN4、MN5中的每一个的栅极。在一个实施例中，齐纳二极管D8是5V栅极氧化物保护二极管，电阻器R9具有12MΩ的电阻，电阻器R10具有20KΩ的电阻，电阻器R11具有4MΩ的电阻，且电容器C3具有200fF的电容。

图5A描绘在VCONN电源电路206操作时在USB连接器212处具有20V/10ns的斜坡率的硬短路的模拟。曲线图(a)到(e)以堆叠格式提供若干信号，以便说明共同时间线。在曲线图(a)中，第一电压PP_CABLE及第三电压C_CCx最初是无法区分的，但是在时间T1，发生硬短路，且第三电压C_CCx迅速上升到约20V的值。如曲线图(b)中所见，来自第一反向电流保护比较器RCPC1的输出信号(在此展示为RCP1)在小于21ns的时间之后跳闸。曲线图(c)还描绘第一电压PP_CABLE，但是Y轴被大大放大以便说明发生的电压上升，上升小于0.14V。曲线图(d)说明当在时间T1发生短路时，反向电流(即，具有负值的电流)开始流入C_CCx。一旦第一反向电流保护比较器RCPC1已被触发，曲线图(e)就说明第一BFET MN1的栅极上的电压开始下降，直到第一BFET MN1在时间T2关断为止，自短路起的持续时间小于50ns。如所期望，HSFET MN2的栅极上升以跟随第三电压C_CCx，从而保护HSFET MN2的栅极，但是由于第一BFET MN1关断，因此通过VCONN电源电路206的路径被关断，且到C_CCx中的反向电流返回至零。

图5B描绘当VCONN电源电路206在操作时在USB连接器212处具有20V/1s的斜坡率的软短路的模拟。曲线图(f)再次展示第一电压PP_CABLE及第三电压C_CCx一起运行，直到在时间T3发生短路，此时第三电压C_CCx开始上升。如曲线图(g)中所见，第一过电压保护比较器OVPC1首先跳闸，且将第一过电压信号OVP_6V发送到BFET驱动器222及HSFET驱动器224，使得如曲线图(i)中所见，第一BFET MN1被关断。HSFET MN2不再由HSFET驱动器224驱动。如曲线图(h)中所见，在第一BFET MN1已被关断之后，第一反向电流保护比较器RCPC1在短时间之后跳闸。如曲线图(i)中进一步所见，HSFET MN2及第一BFET MN1的栅极两者最初完全导通。一旦在时间T3检测到短路，两个栅极上的电压就下降，其中第一BFET MN1的栅极下降到零，而HSFET MN2的栅极最初下降，但随后开始上升以跟踪HSFET MN2的源极上的电压。曲线图(j)说明短路时非常短暂地发生很小的反向电流，但很快被关断。

图6描绘在电力输送信令期间由发射器218产生的信号304的模拟，且还说明由USBPD规格定义的眼图306。根据USB PD规格，最小摆率为300ns，且最大摆率由眼图波罩确定。如这个图中所见，由于本文所描述的保护电路，PD信号传输没有劣化。

图7到9描绘对于已经在先前的USB控制器中使用或可考虑用于这种用途的相同问题的解决方案，但所述解决方案既不提供保护，也不缺少所描述实施例提供的干扰。提供这些最后的图仅作比较，并强调实现上文所展示的结果的困难。在图7中，电路700旨在减少VCONN电源电路206中的泄漏，且将电阻器Ra及Rb与NMOS晶体管MNa串联耦合在HSFET MN2的栅极与下部轨道之间；NMOS晶体管MNa的栅极由禁用VCONN信号Dis_vconn控制。齐纳二极管Da耦合在HSFET MN2的源极与栅极之间，且PMOS晶体管MPa耦合在HSFET MN2的源极与栅极之间，其中PMOS晶体管MPa的栅极由在电阻器Ra及Rb之间取得的电压控制。

当VCONN电源电路206关断时，PMOS晶体管MPa用于使HSFET MN2的栅极及源极短路。但是，这个电路经由Ra、Rb及MNa引入额外的泄漏路径。在USB PD通信期间，特别是在信号的下降沿上，PMOS晶体管MPa可能由于RC延迟及PMOS晶体管MPa的截止而短暂关断。这可能短暂导通HSFET MN2，并导致USB PD信令的失真。此外，对于250mohm电力路径，即使栅极-源极电压为0V，15到20uA的泄漏电流也可能在125℃下流动，这违反了上拉电流源IPU所提供的电流的规格。

图8描绘电路800，其旨在用放置在CC线路上的瞬态电压抑制(TVS)二极管提供保护。TVS二极管的击穿电压(Vbr)不能小于22V，这是因为短路的持续时间可能约为数百毫秒，其否则将会损坏二极管本身。作为实例，在VBUS电压为22V且击穿电压为6V的情况下，约10mohm的VBUS到CC短路电阻意味着跨二极管的9.6KW峰值功耗。将击穿电压设置为大于22V不会为连接在CC处的5V电路提供任何保护，因此这个电路不是可行的解决方案。

图9描绘系统900，其也旨在提供VBUS到CC短路保护，但使用外部芯片。芯片902是USB Type-C/PD芯片的早期版本，其不包含所描述的短路保护。为提供必要的保护，用户需要在USB Type-C/PD芯片902与USB连接器之间安装包含30V FET的第二芯片904。30V FET用作阻塞FET，每当在CCx引脚处检测到高压情况时，所述FET就断开。芯片904中的保护FET的快速关断以及系统箝位确保控制器芯片902的CC引脚处的瞬态在最坏情况下像人体模型静电放电事件一样。尽管系统900的解决方案用以保护USB Type-C/PD芯片902，但这个解决方案的局限性包含VCONN路径中的额外电阻，这是由于与路径串联的额外30V FET、由于附加保护芯片导致的额外成本及印刷电路板(PCB)复杂性以及芯片904的额外静态电流。通过本解决方案减少或消除了这些局限性。

随着USB Type-C/PD控制器及电缆的出现，用户需要知道其未连接将损坏现有电子设备的装置或电缆，且重要的是，提供稳健的保护以防止此类损坏。所描述的实施例提供针对VBUS到CC短路的必要稳健保护，同时提供改进的RDSON并降低系统级静态电流。还通过消除对单独的保护芯片及对应的无源PCB组件的要求来降低成本。所描述的保护层提供了克服图7至9的装置及系统的缺点的解决方案。

在权利要求书的范围内，在所描述的实施例中修改是可能的，且其它实施例是可能的。

Claims (15)

1.一种通用串行总线USB Type-C/电力输送PD控制器芯片，其包括：

第一引脚，其用于耦合以从主机装置接收第一电压；

第二引脚，其用于耦合以接收第二电压；

第三引脚，其用于耦合到USB连接器的配置控制CC引脚；

VCONN电源电路，其经耦合以选择性地将所述第一电压传递到所述第三引脚，所述VCONN电源电路包括与热插拔场效应晶体管HSFET串联耦合在所述第一引脚与所述第三引脚之间的第一阻塞场效应晶体管BFET，以及阳极到阳极耦合在所述HSFET的源极与栅极之间的第一齐纳二极管及第二齐纳二极管；

电缆检测电路，其包括耦合在所述第二引脚与所述第三引脚之间的第二BFET，以及耦合在所述第二BFET的栅极与下部轨道之间的第三齐纳二极管；及

电力输送物理层电路，其包括接收器及发射器，所述接收器通过第三BFET耦合到所述第三引脚，所述发射器通过第四BFET耦合到所述第三引脚，第四齐纳二极管耦合在所述第三BFET的栅极与所述下部轨道之间且第五齐纳二极管耦合在所述第四BFET的栅极与所述下部轨道之间。

2.根据权利要求1所述的控制器芯片，其进一步包括：

第一反向电流保护比较器，其经耦合以接收所述第一电压并从所述第三引脚接收第三电压，并响应于确定所述第三电压大于所述第一电压而起始关断所述第一BFET；及

第二反向电流保护比较器，其经耦合以接收所述第二电压及所述第三电压，并响应于确定所述第三电压大于所述第二电压而起始关断所述第二、第三及第四BFET。

3.根据权利要求2所述的控制器芯片，其进一步包括：

第一过电压保护比较器，其经耦合以将所述第三电压与第一参考电压进行比较，并响应于确定所述第三电压大于所述第一参考电压而起始关断所述第一BFET及所述HSFET；及

第二过电压保护比较器，其经耦合以将所述第三电压与第二参考电压进行比较，并响应于确定所述第三电压大于所述第二参考电压而起始关断所述第二、第三及第四BFET。

4.根据权利要求3所述的控制器芯片，其进一步包括：

第一电量耗尽下拉晶体管，其耦合在所述第一BFET的栅极与所述下部轨道之间；

第二电量耗尽下拉晶体管，其耦合在所述第二BFET的栅极与所述下部轨道之间；

第三电量耗尽下拉晶体管，其耦合在所述第三BFET的栅极与所述下部轨道之间，及

第四电量耗尽下拉晶体管，其耦合在所述第四BFET的栅极与所述下部轨道之间，所述第一、第二、第三及第四电量耗尽下拉晶体管中的每一个经耦合以接收电量耗尽下拉信号。

5.根据权利要求4所述的控制器芯片，其中所述VCONN电源电路进一步包括第一PMOS晶体管，所述第一PMOS晶体管具有耦合到所述HSFET的所述源极的源极，以及耦合在所述第一及第二齐纳二极管之间的漏极。

6.根据权利要求5所述的控制器芯片，其中所述VCONN电源电路进一步包括与第三PMOS晶体管串联耦合在所述HSFET的所述源极与所述栅极之间的第二PMOS晶体管。

7.根据权利要求6所述的控制器芯片，其进一步包括电量耗尽下拉发电机，所述电量耗尽下拉发电机耦合到所述第三引脚，且经进一步耦合以在所述第一电压及所述第二电压为零时提供所述电量耗尽下拉信号。

8.根据权利要求7所述的控制器芯片，其中所述HSFET是7伏的横向扩散金属氧化物硅LDMOS场效应晶体管FET，且所述第一BFET、第二BFET、第三BFET及第四BFET中的每一个是30伏的漏极扩展LDMOS FET。

9.一种用于通用串行总线USB Type-C/电力输送PD控制器芯片的VCONN电源电路中的热插拔场效应晶体管HSFET的动态热插拔保持关断电路，所述控制器芯片具有用于耦合到电源的第一引脚及用于耦合到USB连接器的CC引脚的第二引脚，所述动态热插拔保持关断电路包括：

第一齐纳二极管及第二齐纳二极管，其阳极到阳极耦合在所述HSFET的源极与栅极之间；

第一P型金属氧化物硅PMOS晶体管，其包括耦合到所述HSFET的所述源极的源极及耦合在所述第一及第二齐纳二极管的所述阳极之间的漏极；及

第二PMOS晶体管，其与第三PMOS晶体管串联耦合在所述HSFET的所述源极与所述栅极之间。

10.根据权利要求9所述的动态热插拔保持关断电路，其进一步包括与第二电阻元件及第一箝位使能晶体管串联耦合在所述HSFET的所述源极与下部轨道之间的第一电阻元件，所述第一箝位使能晶体管的栅极经耦合以从用于所述HSFET的驱动器接收箝位使能信号，其中所述第一PMOS晶体管的栅极通过第三齐纳二极管耦合到所述HSFET的所述源极，通过电容器耦合到下部轨道，并耦合到所述第一电阻元件与所述第二电阻元件之间的点。

11.根据权利要求10所述的动态热插拔保持关断电路，其中所述第二PMOS晶体管及所述第三PMOS晶体管共享共栅极及共源极，且所述动态热插拔保持关断电路进一步包括：

第四齐纳二极管，其具有耦合到所述共栅极的阳极及耦合到所述共源极的阴极；

第三电阻元件，其耦合在所述共栅极与所述共源极之间；及

第四电阻元件，其与第二箝位使能晶体管串联耦合在所述共栅极与所述下部轨道之间，所述第二箝位使能晶体管的栅极经耦合以接收所述箝位使能信号。

12.根据权利要求11所述的动态热插拔保持关断电路，其进一步包括与下拉使能晶体管串联耦合在所述HSFET的所述栅极与所述下部轨道之间的第五电阻元件，所述下拉使能晶体管的栅极经控制以选择性地将所述HSFET的所述栅极耦合到所述下部轨道。

13.根据权利要求12所述的动态热插拔保持关断电路，其进一步包括HSFET驱动器，所述HSFET驱动器经耦合以接收指示所述第二引脚处的第一电压何时大于第一参考电压的过电压信号以及指示所述第一电压何时大于所述第一引脚处的第二电压的反向电流信号，所述HSFET驱动器经进一步耦合以控制所述下拉使能晶体管以及所述第一及第二箝位使能晶体管。

14.根据权利要求13所述的动态热插拔保持关断电路，其中所述下拉使能晶体管以及所述第一及第二箝位使能晶体管是N型金属氧化物硅NMOS晶体管。

15.根据权利要求14所述的动态热插拔保持关断电路，其中所述第一电阻元件具有4MΩ的电阻，所述第二电阻元件具有1MΩ的电阻，所述第三电阻元件具有100KΩ的电阻，所述第四电阻元件具有500KΩ的电阻，所述第五电阻元件具有100KΩ的电阻，且所述电容器具有200fF的电容。

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