CN112086418B - 一种驱动芯片及其制备方法、显示装置 - Google Patents

一种驱动芯片及其制备方法、显示装置 Download PDF

Info

Publication number
CN112086418B
CN112086418B CN202011028717.9A CN202011028717A CN112086418B CN 112086418 B CN112086418 B CN 112086418B CN 202011028717 A CN202011028717 A CN 202011028717A CN 112086418 B CN112086418 B CN 112086418B
Authority
CN
China
Prior art keywords
pressure
input terminal
terminal row
binding surface
terminals
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011028717.9A
Other languages
English (en)
Other versions
CN112086418A (zh
Inventor
金慧俊
简守甫
毛琼琴
吴娟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai AVIC Optoelectronics Co Ltd
Original Assignee
Shanghai AVIC Optoelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai AVIC Optoelectronics Co Ltd filed Critical Shanghai AVIC Optoelectronics Co Ltd
Priority to CN202011028717.9A priority Critical patent/CN112086418B/zh
Publication of CN112086418A publication Critical patent/CN112086418A/zh
Application granted granted Critical
Publication of CN112086418B publication Critical patent/CN112086418B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135Double encapsulation or coating and encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/111Manufacture and pre-treatment of the bump connector preform
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13005Structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1301Shape
    • H01L2224/13016Shape in side view

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Electroluminescent Light Sources (AREA)
  • Liquid Crystal (AREA)

Abstract

本发明公开了一种驱动芯片及其制备方法、显示装置。所述驱动芯片包括主体部以及位于所述主体部的绑定面上的多个信号端子;所述主体部背离所述绑定面的一侧表面形成承压凸起,所述多个信号端子的几何中心在所述绑定面上的垂直投影落于所述承压凸起在所述绑定面上的垂直投影内。本发明实施例提供的技术方案,避免了驱动芯片翘起问题出现,解决了驱动芯片贴附不良的问题。

Description

一种驱动芯片及其制备方法、显示装置
技术领域
本发明实施例涉及显示技术领域,尤其涉及一种驱动芯片及其制备方法、显示装置。
背景技术
玻璃上芯片(chip on glass,COG)具体为驱动芯片绑定于阵列基板上的绑定工艺,具有工艺简化、显示面板体积小以及驱动芯片不易变形等优势,成为当下驱动芯片的主流绑定工艺。
目前,阵列基板上的信号线穿过扇出区延伸至绑定区,并与绑定区内的绑定焊盘电连接,信号线在扇出区内的拐角位置会占用较大空间,导致扇出区的宽度较大,显示面板对应边框的宽度较大。为解决上述问题,现有技术中设置直接与信号线电连接的绑定焊盘呈两端下沉式排列,下沉的绑定焊盘空出的空置区可用于设置信号线的拐角位置,进而减小扇出区宽度,减小显示面板对应边框的宽度。相应的,驱动芯片上的信号端子排列方式与绑定焊盘的排列方式相同,驱动芯片的绑定过程中,驱动芯片上两端下沉的信号端子空出的空置区受下压力作用朝向阵列基板侧移动,牵拉非空置区的驱动芯片,导致驱动芯片翘起,出现贴附不良问题。
发明内容
本发明提供一种驱动芯片及其制备方法、显示装置,以解决驱动芯片贴附不良的问题。
第一方面,本发明实施例提供了一种驱动芯片,包括:
主体部以及位于所述主体部的绑定面上的多个信号端子;
其中,所述多个信号端子包括多个输出端子和多个输入端子;
所述多个输入端子构成至少一个输入端子行,所述输入端子行沿第一方向延伸,所述至少一个输入端子行的数量大于或等于2时,各所述输入端子行沿第二方向排列,所述绑定面为矩形,所述第一方向与所述矩形的长边的延伸方向相同,所述第二方向垂直与所述第一方向;所述至少一个输入端子行至少包括第一输入端子行,第一输入端子行与所述多个输出端子相邻设置;
沿所述第一方向,所述绑定面包括依次排列的第一区、第二区和第三区;
沿所述第一方向,所述第一区内的多个所述输出端子与所述第一输入端子行之间的距离依次增大,所述第二区内的多个所述输出端子与所述第一输入端子行之间的距离相同,所述第三区中的多个所述输出端子与所述第一输入端子行之间的距离依次减小;
所述主体部背离所述绑定面的一侧表面形成承压凸起,所述多个信号端子的几何中心在所述绑定面上的垂直投影落于所述承压凸起在所述绑定面上的垂直投影内。
第二方面,本发明实施例还提供了一种显示装置,包括上述第一方面所述的驱动芯片。
第三方面,本发明实施例还提供了一种驱动芯片的制备方法,包括:
形成主体部以及位于所述主体部的绑定面上的多个信号端子;
其中,所述多个信号端子包括多个输出端子和多个输入端子;
所述多个输入端子构成至少一个输入端子行,所述输入端子行沿第一方向延伸,所述至少一个输入端子行的数量大于或等于2时,各所述输入端子行沿第二方向排列,所述绑定面为矩形,所述第一方向与所述矩形的长边的延伸方向相同,所述第二方向垂直与所述第一方向;所述至少一个输入端子行至少包括第一输入端子行,第一输入端子行与所述多个输出端子相邻设置;
沿所述第一方向,所述绑定面包括依次排列的第一区、第二区和第三区;
沿所述第一方向,所述第一区内的多个所述输出端子与所述第一输入端子行之间的距离依次增大,所述第二区内的多个所述输出端子与所述第一输入端子行之间的距离相同,所述第三区中的多个所述输出端子与所述第一输入端子行之间的距离依次减小;
所述主体部背离所述绑定面的一侧表面形成承压凸起,所述多个信号端子的几何中心在所述绑定面上的垂直投影落于所述承压凸起在所述绑定面上的垂直投影内。
本发明实施例提供的驱动芯片包括主体部以及位于主体部的绑定面上的多个信号端子,主体部背离绑定面的一侧表面形成承压凸起,多个信号端子的几何中心在绑定面上的垂直投影落于承压凸起在绑定面上的垂直投影内,在驱动芯片的绑定过程中,施压压头与承压凸起接触,位于承压凸起正下方的信号端子能够在承压凸起传递的下压力作用下有效绑定,而未设置承压凸起的区域不会受到下压力作用,可保持悬空状态,不会牵拉其他区域,进而避免了驱动芯片翘起问题出现,解决了驱动芯片贴附不良的问题。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述,本发明的其它特征、目的和优点将会变得更明显:
图1是本发明实施例提供的一种驱动芯片的俯视结构示意图;
图2是沿图1中虚线AB的剖面结构示意图;
图3是沿图1中虚线AB的又一种剖面结构示意图;
图4是沿图1中虚线AB的又一种剖面结构示意图;
图5是沿图1中虚线AB的又一种剖面结构示意图;
图6是本发明实施例提供的又一种驱动芯片的俯视结构示意图;
图7是本发明实施例提供的又一种驱动芯片的俯视结构示意图;
图8是本发明实施例提供的又一种驱动芯片的俯视结构示意图;
图9是本发明实施例提供的又一种驱动芯片的俯视结构示意图;
图10是本发明实施例提供的一种显示装置的结构示意图;
图11是本发明实施例提供的一种形成主体部以及位于主体部的绑定面上的多个信号端子的方法的流程示意图;
图12和图13是本发明实施例提供的一种形成主体部以及位于主体部的绑定面上的多个信号端子的过程示意图;
图14是本发明实施例提供的又一种形成主体部以及位于主体部的绑定面上的多个信号端子的方法的流程示意图;
图15-图21是本发明实施例提供的又一种形成主体部以及位于主体部的绑定面上的多个信号端子的过程示意图。
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例,对依据本发明提出的一种驱动芯片及其制备方法、显示装置的具体实施方式、结构、特征及其功效,详细说明如后。
本发明实施例提供了一种驱动芯片,包括:
主体部以及位于所述主体部的绑定面上的多个信号端子;
其中,所述多个信号端子包括多个输出端子和多个输入端子;
所述多个输入端子构成至少一个输入端子行,所述输入端子行沿第一方向延伸,所述至少一个输入端子行的数量大于或等于2时,各所述输入端子行沿第二方向排列,所述绑定面为矩形,所述第一方向与所述矩形的长边的延伸方向相同,所述第二方向垂直与所述第一方向;所述至少一个输入端子行至少包括第一输入端子行,第一输入端子行与所述多个输出端子相邻设置;
沿所述第一方向,所述绑定面包括依次排列的第一区、第二区和第三区;
沿所述第一方向,所述第一区内的多个所述输出端子与所述第一输入端子行之间的距离依次增大,所述第二区内的多个所述输出端子与所述第一输入端子行之间的距离相同,所述第三区中的多个所述输出端子与所述第一输入端子行之间的距离依次减小;
所述主体部背离所述绑定面的一侧表面形成承压凸起,所述多个信号端子的几何中心在所述绑定面上的垂直投影落于所述承压凸起在所述绑定面上的垂直投影内。
本发明实施例提供的驱动芯片包括主体部以及位于主体部的绑定面上的多个信号端子,主体部背离绑定面的一侧表面形成承压凸起,多个信号端子的几何中心在绑定面上的垂直投影落于承压凸起在绑定面上的垂直投影内,在驱动芯片的绑定过程中,施压压头与承压凸起接触,位于承压凸起正下方的信号端子能够在承压凸起传递的下压力作用下有效绑定,而未设置承压凸起的区域不会受到下压力作用,可保持悬空状态,不会牵拉其他区域,进而避免了驱动芯片翘起问题出现,解决了驱动芯片贴附不良的问题。
以上是本申请的核心思想,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下,所获得的所有其他实施例,都属于本发明保护的范围。
在下面的描述中阐述了很多具体细节以便于充分理解本发明,但是本发明还可以采用其他不同于在此描述的其他实施方式来实施,本领域技术人员可以在不违背本发明内涵的情况下做类似推广,因此本发明不受下面公开的具体实施例的限制。
其次,本发明结合示意图进行详细描述,在详述本发明实施例时,为便于说明,表示装置器件结构的示意图并非按照一般比例作局部放大,而且所述示意图只是示例,其在此不应限制本发明保护的范围。此外,在实际制作中应包含长度、宽度以及高度的三维空间尺寸。
图1是本发明实施例提供的一种驱动芯片的俯视结构示意图。图2是沿图1中虚线AB的剖面结构示意图。如图1和图2所示,驱动芯片包括主体部100以及位于主体部100的绑定面101上的多个信号端子200。
其中,多个信号端子200包括多个输出端子201和多个输入端子202,多个输入端子202构成至少一个输入端子行300,输入端子行300沿第一方向X延伸,至少一个输入端子行300的数量大于或等于2时,各输入端子行300沿第二方向Y排列,绑定面101为矩形,第一方向X与矩形的长边的延伸方向相同,第二方向Y垂直于第一方向X,至少一个输入端子行300至少包括第一输入端子行301,第一输入端子行301与多个输出端子201相邻设置。
沿第一方向X,绑定面101包括依次排列的第一区410、第二区420和第三区430,沿第一方向X,第一区410内的多个输出端子201与第一输入端子行301之间的距离依次增大,第二区420内的多个输出端子201与第一输入端子行301之间的距离相同,第三区中430的多个输出端子201与第一输入端子行301之间的距离依次减小。
主体部100背离绑定面101的一侧表面102形成承压凸起500,多个信号端子200的几何中心O在绑定面101上的垂直投影落于承压凸起500在绑定面101上的垂直投影内。
可以理解的是,主体部100的绑定面101与绑定驱动芯片的基板相对设置。
本实施例对输入端子行300的数量不作具体限定,图1仅以多个输入端子202形成一个输入端子行300为例进行说明而非限定,对于输入端子行300的数量为多个的情况,多个输入端子行300中与多个输入端子201距离最近的输入端子行300为第一输入端子行301。
需要说明的是,多个信号端子200的几何中心O在绑定面101上的垂直投影落于承压凸起500在绑定面101上的垂直投影内时,各信号端子200位于承压凸起500正下方的面积占其总面积的一半以上,在驱动芯片的绑定过程中,信号端子200能够受到足够的压力而有效且稳定的绑定于对应的基板上。
示例性的,如图1所示,承压凸起500可以为整层结构。在本实施例的其他实施方式中,承压凸起500也可以包括多个分立的子凸起,子凸起的数量可根据实际需要进行合理设置。
可选的,驱动芯片例如可以为显示面板中用于提供驱动信号的芯片,驱动芯片的输入端子202与外部驱动电路电连接,输出端子201与显示面板中对应的信号线电连接。
还需要说明的是,图1中两端下沉式的输出端子201结构使得空置的三角区可用于设置显示面板中扇出线的拐角区,进而减小与驱动芯片相邻的扇出区的宽度,减小显示面板边框的宽度,实现窄边框化设计。
在本实施例中,驱动芯片中空置的三角区无承压凸起500设置,在驱动芯片的绑定过程中,仅承压凸起500与压头接触,位于承压凸起正下方的信号端子200可被有效绑定,而上述三角区则不会受下压力作用,可保持悬空状态,不会牵动驱动芯片其他区域的主体部100翘起,提升了驱动芯片的绑定稳定性。
继续参见图2,主体部100包括层叠的子主体部110和承压层120,承压层120与多个信号端子200分别位于子主体部110的相对两侧,承压层120构成承压凸起500。
需要说明的是,子主体部110和信号端子200构成的整体结构可为常规驱动芯片,承压层120为额外添加于该常规驱动芯片上的膜层结构,进而可直接在常规驱动芯片上形成承压层120以获得本实施提供的驱动芯片,无需改变常规驱动芯片的内部结构,有利于降低驱动芯片的制备成本,简化驱动芯片的制备工艺。
图3是沿图1中虚线AB的又一种剖面结构示意图。如图3所示,主体部100包括裸芯片130、封装薄膜140以及承压层120,封装薄膜120包覆裸芯片130和承压层120,承压层120位于裸芯片130远离多个信号端子200的一侧,承压层120垫高其远离多个信号端子200一侧的封装薄膜140,以形成承压凸起500。
需要说明的是,封装薄膜140具有保护作用,一方面能够保护其内部结构免受外界应力损坏,另一方面,还能够阻止水氧入侵,进而避免其内部结构失效。本实施例中,承压层120位于封装薄膜140内,封装薄膜140能够避免承压层120受损或失效。
继续参见图2和图3,承压层120为单层膜结构,例如可以为单层无机层或单层有机层。
需要说明的是,单层膜结构材料单一,可在一道制备工艺中形成,制备难度较低。
值得注意的是,参见图2,对于承压层120直接裸露的情况,承压层120较佳的为可溶解材料制备的单层膜结构,例如,由光刻胶形成的承压层120。如此,在驱动芯片被绑定后,可通过光照等方式将承压层120简单的去除,避免其占用显示面板内部空间,影响显示面板整体尺寸。
在本实施例的其他实施方式中,承压层120也可以为至少一个无机层和至少一个有机层的层叠结构,如图4和图5所示。
需要说明的是,承压层120与裸芯片130接触连接,其良好的水氧阻隔能力有利于降低裸芯片130失效几率。无机层具有良好的水氧阻隔能力,是较佳的承压层120结构,但无机层成膜性、平整度以及均匀性较差,较好性能的无机层通常需要制作的较厚,不利于驱动芯片的薄化。而有机层具有较好的成膜性、平整度以及均匀性,能够弥补无机层的劣势,无机层和有机层的层叠结构具有良好的水氧阻挡能力且厚度较小,有利于驱动芯片的性能提升。
示例性的,承压层120的材料可以为导热材料。
需要说明的是,导热材料的热传递性能良好,在驱动芯片绑定后的正常使用过程中,其产生的热量能够通过由导热材料形成的承压层120传导至周围空气,或与承压层120接触连接的热传导结构上,进而实现驱动芯片的散热,避免热聚集导致驱动芯片失效。
可选的,承压层120为掺杂有石墨或石墨烯的导热材料层,或者,掺杂有石墨或石墨烯的导热材料层的层叠结构。
需要说明的是,石墨和石墨烯的导热性能良好,可采用较小的厚度实现较好热传导效果,在有效实现驱动芯片散热的基础上,减小了驱动芯片的整体厚度,有利于驱动芯片的小型化。
继续参见图1,承压凸起500可以为整层结构。本实施例中,承压凸起500在对应第一区410中,其在第二方向Y的宽度,沿着第一方向X逐渐增大;在第对应第二区420中,其在第二方向Y的宽度处处相等;在对应第三区430中,其在第二方向Y的宽度,沿着第一方向X逐渐减小。也即,在垂直于绑定面的方向上,多个信号端子落在承压凸起500的投影上,本实施例中,承压凸起500的形状与多个信号端子的排列形状相同。
需要说明的是,整层结构的承压凸起500其面积较大,便于制备。本实施例对整层结构的承压凸起的形状不做限定,图1仅以具有两个直角的六边形为例进行说明而非限定,在本实施例的其他实施方式中,承压凸起还可以为其他结构,例如图6和图7所示结构。
图8是本发明实施例提供的又一种驱动芯片的俯视结构示意图。如图8所示,承压凸起500包括分立的第一凸起510和第二凸起520,多个输出端子201的几何中心O在绑定面上的垂直投影落于第一凸起510在绑定面上的垂直投影内,多个输入端子202的几何中心O在绑定面上的垂直投影落于第二凸起520在绑定面上的垂直投影内。
如此,输出端子201和输入端子202的几何中心O均位于承压凸起500的正下方,驱动芯片的绑定过程中,压头施加的压力能够经承压凸起500传递至输出端子201和输入端子202,保证输出端子201和输入端子201被有效绑定。另一方面,位于多个输出端子201和多个输入端子202之间的区域无需设置承压凸起500,使得承压凸起500的总面积减小,节约材料且减小驱动芯片的总体积。
需要说明的是,在本实施例的其他实施方式中,承压凸起500还可以分为三个或多于三个的子凸起,例如每个子凸起对应一个信号端子200,子凸起在绑定面上的垂直投影落于对应信号端子200在绑定面上的垂直投影的范围内。
继续参见图8,多个信号端子200在绑定面上的垂直投影完全落于承压凸起500在绑定面上的垂直投影内。
如此,信号端子200与待绑定驱动芯片的基板的接触面上均可受到下压力,信号端子200与基板贴附的更为牢固,有利于绑定稳定性的提升。
图9是本发明实施例提供的又一种驱动芯片的俯视结构示意图。如图9所示,靠近承压凸起500边缘的至少部分信号端子200在绑定面上的垂直投影与承压凸起500在绑定面上的垂直投影部分交叠。
需要说明的是,在兼顾绑定效果与驱动芯片小型化的前提下,承压凸起500较佳的尺寸为:其边缘与对应的信号端子200的边缘重合。但实际生产中存在不可控误差,导致按照上述设计方式制备的实际驱动芯片中,承压凸起500的尺寸存在较小变化,或与对应的信号端子200出现程度较小的错位,进而靠近承压凸起200的至少部分信号端子200出现不在承压凸起正下方的区域,例如图9所示情况。但此时,信号端子200的几何中心位于承压凸起500正下方,保证了信号端子200大部分面积均能够受到来自压头的下压力,对应的信号端子200绑定稳定性较好。因此,可按照上述最佳尺寸对承压凸起500进行设计,并获得类似于图9所示的驱动芯片,其仍具有良好的贴附良率。
可以理解的是,承压凸起500的结构不同,靠近其边缘的信号端子200的位置及数量不同,在本实施例中,未被承压凸起500完全覆盖的信号端子200的数量可以为一个、两个或两个以上,例如,当承压凸起500包括多个子凸起,多个子凸起的数量与多个信号端子200的数量相等,子凸起覆盖对应信号端子200时,所有信号端子200均可存在未被对应子凸起覆盖的区域,此时,所有信号端子200在绑定面上的垂直投影与承压凸起500在绑定面上的垂直投影部分交叠。
图10是本发明实施例提供的一种显示装置的结构示意图。如图10所示,显示装置包括本发明任意实施例所述的驱动芯片。本发明实施例提供的显示装置2包括本发明任意实施例的驱动芯片1,具有本发明任意实施例提供的驱动芯片1的技术特征,其具有其所包括的驱动芯片1相同或相应的有益效果,此处不再赘述。
本发明实施例还提供了一种驱动芯片的制备方法,该方法用于制备本发明任意实施例提供的驱动芯片,具体的,驱动芯片的制备方法具体可以包括:形成主体部以及位于主体部的绑定面上的多个信号端子。
其中,多个信号端子包括多个输出端子和多个输入端子,多个输入端子构成多个沿第一方向延伸且沿第二方向排列的输入端子行,绑定面为矩形,第一方向与矩形的长边的延伸方向相同,第二方向垂直与第一方向,多个输入端子行至少包括第一输出端子行,第一输出端子行位于其余输入端子行靠近多个输出端子的一侧,沿第一方向,绑定面包括依次排列的第一区、第二区和第三区,沿第一方向,第一区内的多个输出端子与第一输入端子行之间的距离依次增大,第二区内的多个输出端子与第一输入端子行之间的距离相同,第三区中的多个输出端子与第一输入端子行之间的距离依次减小。主体部背离绑定面的一侧表面形成承压凸起,多个信号端子的几何中心在绑定面上的垂直投影落于承压凸起在绑定面上的垂直投影内。
本实施例提供的技术方案,通过形成主体部以及位于主体部的绑定面上的多个信号端子,其中,主体部背离绑定面的一侧表面形成承压凸起,多个信号端子的几何中心在绑定面上的垂直投影落于承压凸起在绑定面上的垂直投影内,使得在驱动芯片的绑定过程中,施压压头与承压凸起接触,位于承压凸起正下方的信号端子能够在承压凸起传递的下压力作用下有效绑定,而未设置承压凸起的区域不会受到下压力作用,可保持悬空状态,不会牵拉其他区域,进而避免了驱动芯片翘起问题出现,解决了驱动芯片贴附不良的问题。
本实施例对形成主体部以及位于主体部的绑定面上的多个信号端子的步骤进行具体说明,示例性的,图11是本发明实施例提供的一种形成主体部以及位于主体部的绑定面上的多个信号端子的方法的流程示意图。如图11所示,形成主体部以及位于主体部的绑定面上的多个信号端子具体可以包括如下:
步骤21、形成主体部的子主体部,子主体部的第一表面与绑定面为同一表面。
参见图12,形成主体部的子主体部110,子主体部100的第一表面111与绑定面101为同一表面。
示例性的,子主体部为常规驱动芯片中除信号端子外的结构,其第一表面111即为后续用于形成信号端子的表面。
步骤22、在子主体部的第一表面上形成多个信号端子。
参见图13,在子主体部110的第一表面111上形成多个信号端子200。
步骤23、在子主体部背离第一表面的一侧表面上形成承压层,承压层构成承压凸起。
在子主体部110背离第一表面的一侧表面上形成承压层120,承压层120构成承压凸起500,以获得图2所示驱动芯片。
可选的,图14是本发明实施例提供的又一种形成主体部以及位于主体部的绑定面上的多个信号端子的方法的流程示意图。如图14所示,在本实施例的其他实施方式中,形成主体部以及位于主体部的绑定面上的多个信号端子具体可以包括如下:
步骤31、提供模具基板,模具基板具有凹槽。
参见图15,提供模具基板10,模具基板具有凹槽11。
需要说明的是,本实施例对模具基板10的材料不做具体限定,凡是能够形成形状固定的凹槽11的膜层结构均在本实施例的保护范围内。
步骤32、在凹槽内形成承压层。
参见图16,在凹槽内11形成承压层120。
示例性的,可将承压层120材料直接填充于凹槽11内,以形成凹槽11限定的承压层11,或者在模具基板10靠近凹槽11一侧的表面上形成厚度大于凹槽11厚度的膜层结构,然后将高于凹槽11的部分去除。
步骤33、在承压层和模具基板上贴附裸芯片。
参见图17,在承压层120和模具基板10上贴附裸芯片130。
其中,裸芯片130为由晶圆直接切割获得的单芯片结构。
步骤34、在裸芯片上形成第一封装薄膜,第一封装薄膜覆盖裸芯片。
参见图18,在裸芯片130上形成第一封装薄膜141,第一封装薄膜141覆盖裸芯片130。
步骤35、在第一封装薄膜远离模具基板的一侧形成多个信号端子,信号端子通过贯穿第一封装薄膜的过孔内的导电柱与裸芯片电连接。
参见图19,在第一封装薄膜141远离模具基板10的一侧形成多个信号端子200,信号端子200通过贯穿第一封装薄膜141的过孔内的导电柱150与裸芯片130电连接。
步骤36、剥离模具基板。
参见图20,剥离模具基板。
步骤37、在承压层远离裸芯片的一侧形成第二封装薄膜,第二封装薄膜和第一封装薄膜构成封装薄膜。
参见图21,在承压层120远离裸芯片130的一侧形成第二封装薄膜142,第二封装薄膜142和第一封装薄膜141构成封装薄膜140。
需要说明的是,为保证第一封装薄膜141和第二封装薄膜142连接位置的封装效果良好,第一封装薄膜141和第二封装薄膜142较佳的采用同种材料制备,以增加两者的结合紧密性。
可选的,采用薄膜图案化工艺或丝网印刷工艺形成承压层120。
其中,薄膜图案化工艺具体过程如下:1、在沉积面上沉积整层的承压层;2、采用黄光工艺对整层的承压层进行图形化。
需要说明的是,薄膜图案化工艺的技术成熟,且在显示面板中的其他膜层结构的形成过程中已有使用,因此采用该工艺形成承压层使得无需额外设置新的图案化膜层制备工艺,降低了工艺难度,减少了工艺设备成本。
还需要说明的是,丝网印刷工艺的设备操作简单,成本低,可采用较短的时间制备出高质量的图案化薄膜。
注意,上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解,本发明不限于这里所述的特定实施例,对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此,虽然通过以上实施例对本发明进行了较为详细的说明,但是本发明不仅仅限于以上实施例,在不脱离本发明构思的情况下,还可以包括更多其他等效实施例,而本发明的范围由所附的权利要求范围决定。

Claims (11)

1.一种驱动芯片,其特征在于,包括:
主体部以及位于所述主体部的绑定面上的多个信号端子;
其中,所述多个信号端子包括多个输出端子和多个输入端子;
所述多个输入端子构成至少一个输入端子行,所述输入端子行沿第一方向延伸,所述至少一个输入端子行的数量大于或等于2时,各所述输入端子行沿第二方向排列,所述绑定面为矩形,所述第一方向与所述矩形的长边的延伸方向相同,所述第二方向垂直与所述第一方向;所述至少一个输入端子行至少包括第一输入端子行,第一输入端子行与所述多个输出端子相邻设置;
沿所述第一方向,所述绑定面包括依次排列的第一区、第二区和第三区;
沿所述第一方向,所述第一区内的多个所述输出端子与所述第一输入端子行之间的距离依次增大,所述第二区内的多个所述输出端子与所述第一输入端子行之间的距离相同,所述第三区中的多个所述输出端子与所述第一输入端子行之间的距离依次减小;
所述主体部背离所述绑定面的一侧表面形成承压凸起,所述多个信号端子的几何中心在所述绑定面上的垂直投影落于所述承压凸起在所述绑定面上的垂直投影内;
所述主体部包括裸芯片、封装薄膜以及承压层,所述封装薄膜包覆所述裸芯片和所述承压层,所述承压层位于所述裸芯片远离所述多个信号端子的一侧;
所述承压层垫高其远离所述多个信号端子一侧的所述封装薄膜,以形成所述承压凸起。
2.根据权利要求1所述的驱动芯片,其特征在于,所述承压层为单层无机层、单层有机层,或至少一个无机层和至少一个有机层的层叠结构。
3.根据权利要求1所述的驱动芯片,其特征在于,所述承压层的材料为导热材料。
4.根据权利要求3所述的驱动芯片,其特征在于,所述承压层为掺杂有石墨或石墨烯的导热材料层,或者,掺杂有石墨或石墨烯的导热材料层的层叠结构。
5.根据权利要求1所述的驱动芯片,其特征在于,所述承压凸起为整层结构。
6.根据权利要求1所述的驱动芯片,其特征在于,所述承压凸起包括分立的第一凸起和第二凸起;所述多个输出端子的几何中心在所述绑定面上的垂直投影落于所述第一凸起在所述绑定面上的垂直投影内,所述多个输入端子的几何中心在所述绑定面上的垂直投影落于所述第二凸起在所述绑定面上的垂直投影内。
7.根据权利要求1所述的驱动芯片,其特征在于,所述多个信号端子在所述绑定面上的垂直投影完全落于所述承压凸起在所述绑定面上的垂直投影内。
8.根据权利要求1所述的驱动芯片,其特征在于,靠近所述承压凸起边缘的至少部分信号端子在所述绑定面上的垂直投影与所述承压凸起在所述绑定面上的垂直投影部分交叠。
9.一种显示装置,其特征在于,包括权利要求1-8任一项所述的驱动芯片。
10.一种驱动芯片的制备方法,其特征在于,包括:
形成主体部以及位于所述主体部的绑定面上的多个信号端子;
其中,所述多个信号端子包括多个输出端子和多个输入端子;
所述多个输入端子构成至少一个输入端子行,所述输入端子行沿第一方向延伸,所述至少一个输入端子行的数量大于或等于2时,各所述输入端子行沿第二方向排列,所述绑定面为矩形,所述第一方向与所述矩形的长边的延伸方向相同,所述第二方向垂直与所述第一方向;所述至少一个输入端子行至少包括第一输入端子行,第一输入端子行与所述多个输出端子相邻设置;
沿所述第一方向,所述绑定面包括依次排列的第一区、第二区和第三区;
沿所述第一方向,所述第一区内的多个所述输出端子与所述第一输入端子行之间的距离依次增大,所述第二区内的多个所述输出端子与所述第一输入端子行之间的距离相同,所述第三区中的多个所述输出端子与所述第一输入端子行之间的距离依次减小;
所述主体部背离所述绑定面的一侧表面形成承压凸起,所述多个信号端子的几何中心在所述绑定面上的垂直投影落于所述承压凸起在所述绑定面上的垂直投影内;
形成主体部以及位于所述主体部的绑定面上的多个信号端子包括:
提供模具基板,所述模具基板具有凹槽;
在所述凹槽内形成承压层;
在所述承压层和所述模具基板上贴附裸芯片;
在所述裸芯片上形成第一封装薄膜,所述第一封装薄膜覆盖所述裸芯片;
在所述第一封装薄膜远离所述模具基板的一侧形成多个信号端子,所述信号端子通过贯穿所述第一封装薄膜的过孔内的导电柱与所述裸芯片电连接;
剥离所述模具基板;
在所述承压层远离所述裸芯片的一侧形成第二封装薄膜,所述第二封装薄膜和所述第一封装薄膜构成封装薄膜。
11.根据权利要求10所述的制备方法,其特征在于,采用薄膜图案化工艺或丝网印刷工艺形成所述承压层。
CN202011028717.9A 2020-09-24 2020-09-24 一种驱动芯片及其制备方法、显示装置 Active CN112086418B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011028717.9A CN112086418B (zh) 2020-09-24 2020-09-24 一种驱动芯片及其制备方法、显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011028717.9A CN112086418B (zh) 2020-09-24 2020-09-24 一种驱动芯片及其制备方法、显示装置

Publications (2)

Publication Number Publication Date
CN112086418A CN112086418A (zh) 2020-12-15
CN112086418B true CN112086418B (zh) 2022-10-21

Family

ID=73738356

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011028717.9A Active CN112086418B (zh) 2020-09-24 2020-09-24 一种驱动芯片及其制备方法、显示装置

Country Status (1)

Country Link
CN (1) CN112086418B (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017116798A (ja) * 2015-12-25 2017-06-29 株式会社ジャパンディスプレイ 表示装置、表示装置の製造方法、及びドライバic
CN207909880U (zh) * 2018-03-30 2018-09-25 昆山国显光电有限公司 显示面板
CN111383554B (zh) * 2019-11-06 2021-12-17 上海中航光电子有限公司 显示面板及显示装置
CN111554202B (zh) * 2020-05-27 2022-08-09 上海中航光电子有限公司 一种显示面板和显示装置

Also Published As

Publication number Publication date
CN112086418A (zh) 2020-12-15

Similar Documents

Publication Publication Date Title
CN112740647B (zh) 感光组件、摄像模组及其制作方法
US9190401B2 (en) Stacked semiconductor packages
CN110223607B (zh) 拼接单元及拼接面板
KR20010060343A (ko) 반도체 장치 및 반도체 장치 제조 방법
JP2017038075A (ja) エリアアレイユニットコネクタを備えるスタック可能モールド超小型電子パッケージ
CN210836909U (zh) 显示基板、显示装置
JP2953899B2 (ja) 半導体装置
CN114899298B (zh) 一种像素单元及其制作方法、微显示屏、分立器件
TWI404190B (zh) 具有非對稱配置晶粒與模製之堆疊封裝之多重封裝模組
CN111554622B (zh) 一种芯片封装方法
CN113778267A (zh) 显示面板及显示装置
CN112652617A (zh) 一种Micro-LED新型显示器件的制备方法
JP2002217359A (ja) 半導体装置及び半導体装置構造
CN113223411B (zh) 显示面板和显示装置
CN112086418B (zh) 一种驱动芯片及其制备方法、显示装置
CN103247589A (zh) 半导体封装件和制造半导体封装件的方法
US20230402993A1 (en) Film bulk acoustic wave resonator and preparation method thereof
CN112823428A (zh) 发光元件和图像显示装置
CN114902422B (zh) 显示面板及其制作方法和显示装置
US8062571B2 (en) Resin sealing method in stacked wiring substrate
KR100498470B1 (ko) 적층형 반도체 패키지 및 그 제조방법
JP2002076175A (ja) 半導体パッケージおよびその製造方法
US8569878B2 (en) Semiconductor substrate, laminated chip package, semiconductor plate and method of manufacturing the same
JP4472481B2 (ja) 半導体装置およびその製造方法並びに積層型半導体装置
CN111554616B (zh) 一种芯片封装方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant