CN112053964A - 3d芯片封装结构及其制备方法 - Google Patents

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Abstract

本发明提供一种3D芯片封装结构及其制备方法，3D芯片封装结构包括：重新布线层；芯片，倒装键合于重新布线层的上表面；第一电连接结构，位于重新布线层的上表面；第一塑封层，位于重新布线层的上表面，且将芯片及第一电连接结构塑封；第二电连接结构，位于第一塑封层的上表面上；第二塑封层，位于第一塑封层的上表面上；第三电连接结构，位于第二塑封层的上表面上；第三塑封层，位于第二塑封层的上表面上，且将第三电连接结构塑封；顶层金属线层，位于第三塑封层的上表面；焊球凸块，位于重新布线层的下表面。本发明的3D芯片封装结构中，芯片实现了3D封装，成本较低、封装集成度高，可以满足小型化发展趋势的需要。

Description

3D芯片封装结构及其制备方法
技术领域
本发明涉及半导体封装技术领域，特别是涉及一种3D芯片封装结构及其制备方法。
背景技术
更低成本、更可靠、更快及更高密度的电路是集成电路封装追求的目标。在未来，集成电路封装将通过不断减小最小特征尺寸来提高各种电子元器件的集成密度。目前，先进的封装方法包括：晶圆片级芯片规模封装(Wafer Level Chip Scale Packaging，WLCSP)，扇出型晶圆级封装(Fan-Out Wafer Level Package，FOWLP)，倒装芯片(FlipChip)，叠层封装(Package on Package，POP)等等。
然而，现有的上述封装方法及上述封装方法得到的封装结构均存在成本较高、集成度不够高、无法满足小型化发展趋势的需要的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种3D芯片封装结构及其制备方法，用于解决现有技术中的封装方法及封装结构存在成本较高、集成度不够高、无法满足小型化发展趋势的需要的问题。
为实现上述目的及其他相关目的，本发明提供一种3D芯片封装结构，所述3D芯片封装结构包括：
重新布线层；
芯片，倒装键合于所述重新布线层的上表面，且与所述重新布线层电连接；
第一电连接结构，位于所述重新布线层的上表面，且与所述重新布线层电连接；
第一塑封层，位于所述重新布线层的上表面，且将所述芯片及所述第一电连接结构塑封；
第二电连接结构，位于所述第一塑封层的上表面上，且与所述第一电连接结构电连接；
第二塑封层，位于所述第一塑封层的上表面上，且将所述第二电连接结构塑封；
第三电连接结构，位于所述第二塑封层的上表面上，且与所述第二电连接结构电连接；
第三塑封层，位于所述第二塑封层的上表面上，且将所述第三电连接结构塑封；
顶层金属线层，位于所述第三塑封层的上表面，且与所述第三电连接结构电连接；
焊球凸块，位于所述重新布线层的下表面，且与所述重新布线层电连接。
可选地，述重新布线层包括：
布线介电层；
金属叠层结构，位于所述布线介电层内，所述金属叠层结构包括多层间隔排布的金属线层及金属插塞，所述金属插塞位于相邻所述金属线层之间，以将相邻的所述金属线层电连接。
可选地，所述重新布线层还包括：
种子层，位于所述布线介电层的下表面，且与所述金属叠层结构电连接；
塑封材料层，位于所述种子层的下表面；所述布线介电层包覆所述塑封材料层及所述种子层；
底层介电层，位于所述布线介电层的下表面。
可选地，所述第一电连接结构、所述第二电连接结构及所述第三电连接结构均包括焊线或导电柱。
可选地，所述3D芯片封装结构还包括：
第一层间介电层，位于所述第一塑封层与所述第二塑封层之间；
第一再布线金属层，位于所述第一层间介电层内，且与所述第一电连接结构及所述第二电连接结构电连接；
第二层间介电层，位于所述第二塑封层与所述第三塑封层之间；
第二再布线金属层，位于所述第二层间介电层内，且与所述第二电连接结构及所述第三电连接结构电连接。
可选地，所述第二塑封层在所述第一塑封层的上表面的正投影位于所述第一塑封层的上表面内；所述第三塑封层在所述第二塑封层的上表面的正投影位于所述第二塑封层的上表面内。
可选地，所述第二塑封层的厚度小于所述第一塑封层的厚度且大于所述第三塑封层的厚度。
为实现上述目的及其他相关目的，本发明还提供一种3D芯片封装结构的制备方法，所述3D芯片封装结构的制备方法包括如下步骤：
提供基底，于所述基底的上表面形成牺牲层；
于所述牺牲层的上表面形成重新布线层；
提供芯片，将所述芯片倒装键合于所述重新布线层的上表面，所述芯片与所述重新布线层实现电性连接；
于所述重新布线层的上表面形成第一电连接结构及第一塑封层；所述第一电连接结构位于所述第一塑封层内，所述第一电连接结构与所述重新布线层电连接；所述第一塑封层将所述芯片及所述第一电连接结构塑封；
于所述第一塑封层的上表面形成第二电连接结构及第二塑封层；所述第二电连接结构位于所述第二塑封层内，且与所述第一电连接结构电连接；
于所述第二塑封层的上表面形成第三电连接结构及第三塑封层；所述第三电连接结构位于所述第三塑封层内，且与所述第二电连接结构电连接；
于所述第三塑封层的上表面形成顶层金属线层，所述顶层金属线层与所述第三电连接结构电连接；
去除所述基底及所述牺牲层；
于所述重新布线层的下方形成焊球凸块，所述焊料凸块与所述重新布线层电连接。
可选地，于所述牺牲层的上表面形成所述重新布线层包括如下步骤：
于所述牺牲层的上表面形成底层介电层；
于所述底层介电层的上表面形成塑封材料层；
于所述塑封材料层的上表面形成种子层；
对所述种子层及所述塑封材料层进行图形化处理；
于所述底层介电层的上表面形成布线介电层及金属叠层结构，所述金属叠层结构位于所述布线介电层内，且与所述种子层电连接；所述金属叠层结构包括多层间隔排布的金属线层及金属插塞，所述金属插塞位于相邻所述金属线层之间，以将相邻的所述金属线层电连接。
可选地，于所述第一塑封层的上表面形成所述第二电连接结构及所述第二塑封层之前，还包括于所述第一塑封层的上表面形成第一层间介电层及第一再布线金属层的步骤，所述第一再布线金属层位于所述第一层间介电层内，且与所述第一电连接结构电连接；所述第二塑封层形成于所述第一层间介电层的上表面，所述第二电连接结构形成于所述第一再布线金属层的上表面；
于所述第二塑封层的上表面形成所述第三电连接结构及所述第三塑封层之前，还包括于所述第二塑封层的上表面形成第二层间介电层及第二再布线金属层的步骤，所述第二再布线金属层位于所述第二层间介电层内，且与所述第二电连接结构电连接；所述第三塑封层形成于所述第二层间介电层的上表面，所述第三电连接结构形成于所述第二再布线金属层的上表面。
可选地，所述第二塑封层在所述第一塑封层的上表面的正投影位于所述第一塑封层的上表面内；所述第三塑封层在所述第二塑封层的上表面的正投影位于所述第二塑封层的上表面内。
可选地，所述第二塑封层的厚度小于所述第一塑封层的厚度且大于所述第三塑封层的厚度。
如上所述，本发明的3D芯片封装结构及其制备方法，具有以下有益效果：本发明的3D芯片封装结构中，芯片实现了3D封装，成本较低、封装集成度高，可以满足小型化发展趋势的需要。
附图说明
图1显示为本发明实施例一中提供的3D芯片封装结构的制备方法的流程图。
图2至18显示为本发明实施例一中提供的3D芯片封装结构的制备方法中各步骤所得结构的截面结构示意图；其中，图18显示为本发明实施例二中提供的3D芯片封装结构的截面结构示意图。
元件标号说明
10 基底
11 牺牲层
12 重新布线层
121 底层介电层
122 塑封材料层
123 种子层
124 布线介电层
125 金属叠层结构
13 芯片
14 第一电连接结构
15 第一塑封层
16 第一层间介电层
17 第一再布线金属层
18 第二电连接结构
19 第二塑封层
20 第二层间介电层
21 第二再布线金属层
22 第三电连接结构
23 第三塑封层
24 顶层金属线层
25 焊球凸块
26 开口
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图18。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
请参阅图1，本发明提供一种3D芯片封装结构的制备方法，所述3D芯片封装结构的制备方法包括如下步骤：
1)提供基底，于所述基底的上表面形成牺牲层；
2)于所述牺牲层的上表面形成重新布线层；
3)提供芯片，将所述芯片倒装键合于所述重新布线层的上表面，所述芯片与所述重新布线层实现电性连接；
4)于所述重新布线层的上表面形成第一电连接结构及第一塑封层；所述第一电连接结构位于所述第一塑封层内，所述第一电连接结构与所述重新布线层电连接；所述第一塑封层将所述芯片及所述第一电连接结构塑封；
5)于所述第一塑封层的上表面形成第二电连接结构及第二塑封层；所述第二电连接结构位于所述第二塑封层内，且与所述第一电连接结构电连接；
6)于所述第二塑封层的上表面形成第三电连接结构及第三塑封层；所述第三电连接结构位于所述第三塑封层内，且与所述第二电连接结构电连接；
7)于所述第三塑封层的上表面形成顶层金属线层，所述顶层金属线层与所述第三电连接结构电连接；
8)去除所述基底及所述牺牲层；
9)于所述重新布线层的下方形成焊球凸块，所述焊料凸块与所述重新布线层电连接。
在步骤1)中，请参阅图1中的S1步骤及图2，提供基底10，于所述基底10的上表面形成牺牲层11。
作为示例，所述基底10的材料可以为硅、玻璃、氧化硅、陶瓷、聚合物以及金属中的一种材料或两种以上的复合材料，其形状可以为圆形、方形或其它任意所需形状。优选地，本实施例中，所述基底10的材料为硅。
作为示例，所述牺牲层11在后续工艺中作为重新布线层与所述基底10的分离层，其最好选用具有光洁表面的粘合材料制成，其必须与所述重新布线层具有一定的结合力，另外，其与所述基底10亦具有较强的结合力，一般来说，所述牺牲层11与所述基底10的结合力需大于与所述重新布线层的结合力。
作为示例，所述牺牲层11可以包括聚合物层或带状粘附层；具体的，所述牺牲层11的材料可以选自双面均具有粘性的胶带(譬如，芯片附着膜或非导电膜等等)或通过旋涂工艺制作的粘合胶等；优选地，本实施例中，所述牺牲层11优选为UV胶带，其在UV光(紫外光)照射后很容易被撕离；当然，在其他示例中，所述牺牲层11也可以选用物理气相沉积法或化学气相沉积法形成的其他材料层，如环氧树脂(Epoxy)、硅橡胶(silicone rubber)、聚酰亚胺(PI)、聚苯并恶唑(PBO)、苯并环丁烯(BCB)等，在后续分离所述基底10时，可采用湿法腐蚀、化学机械研磨等方法去除所述牺牲层11。
作为示例，所述牺牲层11还可以通过自动贴片工艺形成。
在步骤2)中，请参阅图1中的S2步骤及图3至图5，于所述牺牲层11的上表面形成重新布线层12。
作为示例，步骤2)中，于所述牺牲层11的上表面形成所述重新布线层12可以包括如下步骤：
2-1)于所述牺牲层11的上表面形成底层介电层121，如图3所示；
2-2)于所述底层介电层121的上表面形成塑封材料层122，如图3所示；
2-3)于所述塑封材料层122的上表面形成种子层123，如图3所示；
2-4)对所述种子层123及所述塑封材料层122进行图形化处理，如图4所示；具体的可以采用光刻刻蚀工艺对所述种子层123及所述塑封材料层122进行图形化处理；
2-5)于所述底层介电层121的上表面形成布线介电层124及金属叠层结构125，所述金属叠层结构125位于所述布线介电层124内，且与所述种子层123电连接，如图5所示；所述金属叠层结构125包括多层间隔排布的金属线层(未标示出)及金属插塞(未标示出)，所述金属插塞位于相邻所述金属线层之间，以将相邻的所述金属线层电连接。
作为示例，所述底层介电层121的材料可以包括低k介电材料。具体的，所述第二介质层20的材料可以包括采用环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃中的一种材料；所述底层介电层121可以采用诸如旋涂、CVD、等离子增强CVD等工艺形成。
作为示例，所述塑封材料层122的材料可以包括但不仅限于聚酰亚胺、硅胶或环氧树脂等等。
作为示例，可以采用但不仅限于溅射工艺形成所述种子层123；所述种子层123的材料可以包括Ti(钛)及Cu(铜)中的至少一种；具体的，所述种子层123可以为钛层，也可以为铜层，也可以为钛层和铜层的叠层结构，还可以为钛铜合金层。
作为示例，所述布线介电层124的材料可以包括低k介电材料。作为示例，所述布线介电层124可以采用环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃中的一种材料，并可以采用诸如旋涂、CVD、等离子增强CVD等工艺形成所述布线介电层124。
作为示例，所述金属线层可以包括单层金属层，也可以包括两层或多层金属层。作为示例，所述金属线层的材料及所述金属插塞的材料可以包括铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。
在步骤3)中，请参阅图1中的S3步骤及图6，提供芯片13，将所述芯片13倒装键合于所述重新布线层12的上表面，所述芯片13与所述重新布线层12实现电性连接。
作为示例，所述芯片13可以为任意一种功能芯片，所述芯片13内可以形成有器件结构(未示出)，所述芯片13的正面可以形成有连接焊垫(未示出)，所述连接焊垫与所述器件结构电连接。
作为示例，可以采用现有的任意一种键合工艺将所述芯片13倒装键合于所述重新布线层12的上表面；所述芯片13的所述连接焊垫与所述重新布线层12中的所述金属叠层结构125电连接。
在步骤4)中，请参阅图1中的S4步骤及图6至图8，于所述重新布线层12的上表面形成第一电连接结构14及第一塑封层15；所述第一电连接结构14位于所述第一塑封层15内，所述第一电连接结构14与所述重新布线层12电连接；所述第一塑封层15将所述芯片13及所述第一电连接结构14塑封。
作为示例，可以采用打线工艺或柱键合工艺于所述重新布线层12的上表面形成所述第一电连接结构14；所述第一电连接结构14可以包括焊线或导电柱。
作为示例，所述第一电连接结构14的数量可以根据实际需要进行设定，图6至图8中仅以示意出四根所述第一电连接结构14作为示例，在实际示例中，所述第一电连接结构14的数量并不以此为限。
作为示例，可以采用但不仅限于模塑底部填充工艺、压印模塑工艺、传递模塑工艺、液体密封塑封工艺、真空层压工艺或旋涂工艺等于所述重新布线层12的上表面形成所述第一塑封层15；优选地，本实施例中，采用模塑底部填充工艺于所述重新布线层12的上表面形成所述第一塑封层15。采用模塑底部填充工艺形成所述第一塑封层15，所述第一塑封层15可以顺畅而迅速地填满所述芯片13及所述第一电连接结构14之间的间隙，可以有效避免出现界面分层；且模塑底部填充工艺不会像现有技术中的毛细底部填充工艺那样受到限制，大大降低了工艺难度，可以用于更小的连接间隙，更适用于堆叠结构。
作为示例，所述第一塑封层15的材料可以包括但不仅限于聚合物基材料、树脂基材料、聚酰亚胺、硅胶或环氧树脂等等。
作为示例，初始形成的所述第一塑封层15的上表面可以高于所述第一电连接结构14的顶部，如图7所示，此时，在形成所述第一塑封层15之后，还需执行将所述第一塑封层15进行减薄的工艺，具体的，可以采用但不仅限于化学机械研磨工艺对所述第一塑封层15进行减薄，使得保留的所述第一塑封层15的上表面与所述第一电连接结构14的顶部相平齐，如图8所示。当然，在其他示例中，初始形成的所述第一塑封层15的上表面即与所述第一电连接结构14的顶部相平齐，如图8所示，此时，则可以节省对所述第一塑封层15进行减薄的工艺。
作为示例，如图9所示，步骤4)之后，还包括如下步骤：于所述第一塑封层15的上表面形成第一层间介电层16及第一再布线金属层17，所述第一再布线金属层17位于所述第一层间介电层16内，且所述第一再布线金属层17与所述第一电连接结构14电连接。所述第一层间介电层16可以增强所述第一塑封层15与后续形成的第二塑封层19的结合力，同时，所述第一层间介电层16中的所述第一再布线金属层17可以实现再布线，可以根据需要调整后续形成的所述第二电连接结构18的位置及数量。
作为示例，所述第一层间介电层16的材料可以包括低k介电材料。作为示例，所述第一层间介电层16可以采用环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃中的一种材料，并可以采用诸如旋涂、CVD、等离子增强CVD等工艺形成所述第一层间介电层16。
作为示例，所述第一再布线金属层17的材料可以包括铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。
在步骤5)中，请参阅图1中的S5步骤及图10至图11，于所述第一塑封层15的上表面形成第二电连接结构18及第二塑封层19；所述第二电连接结构18位于所述第二塑封层19内，且所述第二电连接结构18与所述第一电连接结构14电连接。
需要说明的是，所述第一塑封层15的上表面形成有所述第一层间介电层16及所述第一再布线金属层17时，所述第二塑封层19形成于所述第一层间介电层16的上表面，所述第二电连接结构18形成于所述第一再布线金属层17的上表面，所述第二电连接结构18经由所述第一再布线金属层17与所述第一电连接结构14电连接。
作为示例，可以采用打线工艺或柱键合工艺形成所述第二电连接结构18；所述第二电连接结构18可以包括焊线或导电柱。
作为示例，所述第二电连接结构18的数量可以根据实际需要进行设定，图10至图11中仅以示意出四根所述第二电连接结构18作为示例，在实际示例中，所述第二电连接结构18的数量并不以此为限。
作为示例，可以采用但不仅限于模塑底部填充工艺、压印模塑工艺、传递模塑工艺、液体密封塑封工艺、真空层压工艺或旋涂工艺等形成所述第二塑封层19；优选地，本实施例中，采用模塑底部填充工艺形成所述第二塑封层19。采用模塑底部填充工艺形成所述第二塑封层19，所述第二塑封层19可以顺畅而迅速地填满所述第二电连接结构18之间的间隙，可以有效避免出现界面分层；且模塑底部填充工艺不会像现有技术中的毛细底部填充工艺那样受到限制，大大降低了工艺难度，可以用于更小的连接间隙，更适用于堆叠结构。
作为示例，所述第二塑封层19的材料可以包括但不仅限于聚合物基材料、树脂基材料、聚酰亚胺、硅胶或环氧树脂等等。
作为示例，所述第二塑封层19在所述第一塑封层15的上表面的正投影位于所述第一塑封层15的上表面内；即所述第二塑封层19在所述第一塑封层15的上表面的正投影的边缘均位于所述第一塑封层15的上表面内，且与所述第一塑封层15的上表面的边缘具有间距；亦即，所述第二塑封层19横截面(即平行于所述基底10的上表面的截面)在各个方向的尺寸均小于所述第一塑封层15的上表面在对应方向的尺寸；亦即，所述第二塑封层19在所述第一塑封层15的上表面的正投影的面积小于所述第一塑封层15的上表面的面积。
作为示例，如图12所示，步骤5)之后还包括如下步骤：于所述第二塑封层19的上表面形成第二层间介电层20及第二再布线金属层21，所述第二再布线金属层21位于所述第二层间介电层20内，且所述第二再布线金属层21与所述第二电连接结构18电连接。所述第二层间介电层20可以增强所述第二塑封层19与后续形成的第三塑封层23的结合力，同时，所述第二层间介电层20中的所述第二再布线金属层21可以实现再布线，可以根据需要调整后续形成的所述第三电连接结构22的位置及数量。
作为示例，所述第二层间介电层20的材料可以包括低k介电材料。作为示例，所述第二层间介电层20可以采用环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃中的一种材料，并可以采用诸如旋涂、CVD、等离子增强CVD等工艺形成所述第二层间介电层20。
作为示例，所述第二再布线金属层21的材料可以包括铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。
在步骤6)中，请参阅图1中的S6步骤及图13至图14，于所述第二塑封层19的上表面形成第三电连接结构22及第三塑封层23；所述第三电连接结构22位于所述第三塑封层23内，且所述第三电连接结构22与所述第二电连接结构18电连接。
需要说明的是，所述第二塑封层19的上表面形成有所述第二层间介电层20及所述第二再布线金属层21时，所述第三塑封层23形成于所述第二层间介电层20的上表面，所述第三电连接结构22形成于所述第二再布线金属层21的上表面，所述第三电连接结构22经由所述第二再布线金属层21与所述第二电连接结构18电连接。
作为示例，可以采用打线工艺或柱键合工艺形成所述第三电连接结构22；所述第三电连接结构22可以包括焊线或导电柱。
作为示例，所述第三电连接结构22的数量可以根据实际需要进行设定，图13至图14中仅以示意出四根所述第三电连接结构22作为示例，在实际示例中，所述第三电连接结构22的数量并不以此为限。
作为示例，可以采用但不仅限于模塑底部填充工艺、压印模塑工艺、传递模塑工艺、液体密封塑封工艺、真空层压工艺或旋涂工艺等形成所述第三塑封层23；优选地，本实施例中，采用模塑底部填充工艺形成所述第三塑封层23。采用模塑底部填充工艺形成所述第三塑封层23，所述第三塑封层23可以顺畅而迅速地填满所述第三电连接结构22之间的间隙，可以有效避免出现界面分层；且模塑底部填充工艺不会像现有技术中的毛细底部填充工艺那样受到限制，大大降低了工艺难度，可以用于更小的连接间隙，更适用于堆叠结构。
作为示例，所述第三塑封层23的材料可以包括但不仅限于聚合物基材料、树脂基材料、聚酰亚胺、硅胶或环氧树脂等等。
作为示例，所述第三塑封层23在所述第二塑封层19的上表面的正投影位于所述第二塑封层19的上表面内；即所述第三塑封层23在所述第二塑封层19的上表面的正投影的边缘均位于所述第二塑封层19的上表面内，且与所述第二塑封层19的上表面的边缘具有间距；亦即，所述第三塑封层23横截面(即平行于所述基底10的上表面的截面)在各个方向的尺寸均小于所述第二塑封层19的上表面在对应方向的尺寸；亦即，所述第三塑封层23在所述第二塑封层19的上表面的正投影的面积小于所述第二塑封层19的上表面的面积。
作为示例，所述第二塑封层19的厚度小于所述第一塑封层15的厚度且大于所述第三塑封层23的厚度。当然，在其他示例中，也可以为所述第一塑封层15的厚度、所述第二塑封层19的厚度及所述第三塑封层23的厚度均相同。
在步骤7)中，请参阅图1中的S7步骤及图15，于所述第三塑封层23的上表面形成顶层金属线层24，所述顶层金属线层24与所述第三电连接结构22电连接。
作为示例，所述顶层金属线层24的材料可以包括铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。
在步骤8)中，请参阅图1中的S8步骤及图16，去除所述基底10及所述牺牲层11。
作为示例，可以采用研磨工艺、减薄工艺或撕除工艺去除所述牺牲层11及所述基底10；优选地，本实施例中，采用撕除所述牺牲层11的方式去除所述基底10。
在步骤9)中，请参阅图1中的S9步骤及图17至图18，于所述重新布线层12的下方形成焊球凸块25，所述焊料凸块25与所述重新布线层12电连接。
作为示例，步骤9)中，于所述重新布线层12的下方形成所述焊球凸块25可以包括如下步骤：
9-1)于所述底层介电层121内及所述塑封材料层122内形成开口26，所述开口26暴露出所述种子层123，如图17所示；
9-2)于所述开口26内形成焊球凸块25，所述焊球凸块25与所述种子层123相接触，如图18所示。
作为示例，所述焊球凸块25的材料可以包括铜及锡中的至少一种。
实施例二
请结合图2至图17继续参阅图18，本发明还提供一种3D芯片封装结构，所述3D芯片封装结构包括：重新布线层12；芯片13，所述芯片13倒装键合于所述重新布线层12的上表面，且所述芯片13与所述重新布线层12电连接；第一电连接结构14，所述第一电连接结构14位于所述重新布线层12的上表面，且所述第一电连接结构14与所述重新布线层12电连接；第一塑封层15，所述第一塑封层15位于所述重新布线层12的上表面，且所述第一塑封层15将所述芯片13及所述第一电连接结构14塑封；第二电连接结构18，所述第二电连接结构18位于所述第一塑封层15的上表面上，且所述第二点连接结构18与所述第一电连接结构14电连接；第二塑封层19，所述第二塑封层19位于所述第一塑封层15的上表面上，且所述第二塑封层19将所述第二电连接结构18塑封；第三电连接结构22，所述第三电连接结构22位于所述第二塑封层19的上表面上，且所述第三电连接结构22与所述第二电连接结构18电连接；第三塑封层23，所述第三塑封层23位于所述第二塑封层19的上表面上，且所述第三塑封层23将所述第三电连接结构22塑封；顶层金属线层24，所述顶层金属线层24位于所述第三塑封层23的上表面，且所述顶层金属线层24与所述第三电连接结构22电连接；焊球凸块25，所述焊球凸块25位于所述重新布线层12的下表面，且所述焊球凸块25与所述重新布线层12电连接。
作为示例，所述重新布线层12可以包括：布线介电层124；金属叠层结构125，所述金属叠层结构125位于所述布线介电层124内，所述金属叠层结构125包括多层间隔排布的金属线层(未标示出)及金属插塞(未标示出)，所述金属插塞位于相邻所述金属线层之间，以将相邻的所述金属线层电连接。
作为示例，所述重新布线层12还可以包括：种子层123，所述种子层123位于所述布线介电层124的下表面，且所述种子层123与所述金属叠层结构125电连接；塑封材料层122，所述塑封材料层122位于所述种子层123的下表面；所述布线介电层124包覆所述塑封材料层122及所述种子层123底层介电层121，所述底层介电层121位于所述布线介电层124的下表面。
作为示例，所述底层介电层121的材料可以包括低k介电材料。具体的，所述第二介质层20的材料可以包括采用环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃中的一种材料；所述底层介电层121可以采用诸如旋涂、CVD、等离子增强CVD等工艺形成。
作为示例，所述塑封材料层122的材料可以包括但不仅限于聚酰亚胺、硅胶或环氧树脂等等。
作为示例，可以采用但不仅限于溅射工艺形成所述种子层123；所述种子层123的材料可以包括Ti(钛)及Cu(铜)中的至少一种；具体的，所述种子层123可以为钛层，也可以为铜层，也可以为钛层和铜层的叠层结构，还可以为钛铜合金层。
作为示例，所述布线介电层124的材料可以包括低k介电材料。作为示例，所述布线介电层124可以采用环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃中的一种材料，并可以采用诸如旋涂、CVD、等离子增强CVD等工艺形成所述布线介电层124。
作为示例，所述金属线层可以包括单层金属层，也可以包括两层或多层金属层。作为示例，所述金属线层的材料及所述金属插塞的材料可以包括铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。
作为示例，所述芯片13可以为任意一种功能芯片，所述芯片13内可以形成有器件结构(未示出)，所述芯片13的正面可以形成有连接焊垫(未示出)，所述连接焊垫与所述器件结构电连接。
作为示例，所述第一电连接结构14可以包括焊线或导电柱。
作为示例，所述电连接结构14的数量可以根据实际需要进行设定，图18中仅以示意出四根所述第一电连接结构14作为示例，在实际示例中，所述第一电连接结构14的数量并不以此为限。
作为示例，所述第一塑封层15的材料可以包括但不仅限于聚合物基材料、树脂基材料、聚酰亚胺、硅胶或环氧树脂等等。
作为示例，所述第一塑封层15的上表面与所述第一电连接结构14的顶部相平齐。
作为示例，所述第二电连接结构18可以包括焊线或导电柱。
作为示例，所述第二电连接结构18的数量可以根据实际需要进行设定，图18中仅以示意出四根所述第二电连接结构18作为示例，在实际示例中，所述第二电连接结构18的数量并不以此为限。
作为示例，所述第二塑封层19的材料可以包括但不仅限于聚合物基材料、树脂基材料、聚酰亚胺、硅胶或环氧树脂等等。
作为示例，所述第二塑封层19的上表面与所述第二电连接结构18的上表面相平齐。
作为示例，所述第二塑封层19在所述第一塑封层15的上表面的正投影位于所述第一塑封层15的上表面内；即所述第二塑封层19在所述第一塑封层15的上表面的正投影的边缘均位于所述第一塑封层15的上表面内，且与所述第一塑封层15的上表面的边缘具有间距；亦即，所述第二塑封层19横截面(即平行于所述基底10的上表面的截面)在各个方向的尺寸均小于所述第一塑封层15的上表面在对应方向的尺寸；亦即，所述第二塑封层19在所述第一塑封层15的上表面的正投影的面积小于所述第一塑封层15的上表面的面积。
作为示例，所述第三电连接结构22可以包括焊线或导电柱。
作为示例，所述第三电连接结构22的数量可以根据实际需要进行设定，图18中仅以示意出四根所述第三电连接结构22作为示例，在实际示例中，所述第三电连接结构22的数量并不以此为限。
作为示例，作为示例，所述第三塑封层23的材料可以包括但不仅限于聚合物基材料、树脂基材料、聚酰亚胺、硅胶或环氧树脂等等。
作为示例，所述第三塑封层23的上表面与所述第三电连接结构22的顶部相平齐。
作为示例，所述第三塑封层23在所述第二塑封层19的上表面的正投影位于所述第二塑封层19的上表面内；即所述第三塑封层23在所述第二塑封层19的上表面的正投影的边缘均位于所述第二塑封层19的上表面内，且与所述第二塑封层19的上表面的边缘具有间距；亦即，所述第三塑封层23横截面(即平行于所述基底10的上表面的截面)在各个方向的尺寸均小于所述第二塑封层19的上表面在对应方向的尺寸；亦即，所述第三塑封层23在所述第二塑封层19的上表面的正投影的面积小于所述第二塑封层19的上表面的面积。
作为示例，所述第二塑封层19的厚度小于所述第一塑封层15的厚度且大于所述第三塑封层23的厚度。当然，在其他示例中，也可以为所述第一塑封层15的厚度、所述第二塑封层19的厚度及所述第三塑封层23的厚度均相同。
作为示例，所述顶层金属线层24的材料可以包括铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。
作为示例，所述焊球凸块25与所述种子层123相接触。
作为示例，所述焊球凸块25的材料可以包括铜及锡中的至少一种。
作为示例，所述3D芯片封装结构还包括：第一层间介电层16，所述第一层间介电层16位于所述第一塑封层15与所述第二塑封层19之间；第一再布线金属层17，所述第一再布线金属层17位于所述第一层间介电层16内，且所述第一再布线金属层17与所述第一电连接结构14及所述第二电连接结构18电连接；第二层间介电层20，所述第二层间介电层20位于所述第二塑封层19与所述第三塑封层23之间；第二再布线金属层21，所述第二再布线金属层21位于所述第二层间介电层20内，且所述第二再布线金属层21与所述第二电连接结构18及所述第三电连接结构22电连接。
作为示例，所述第一层间介电层16的材料可以包括低k介电材料。作为示例，所述第一层间介电层16可以采用环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃中的一种材料，并可以采用诸如旋涂、CVD、等离子增强CVD等工艺形成所述第一层间介电层16。
作为示例，所述第一再布线金属层17的材料可以包括铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。
作为示例，所述第二层间介电层20的材料可以包括低k介电材料。
作为示例，所述第二层间介电层20可以采用环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃中的一种材料，并可以采用诸如旋涂、CVD、等离子增强CVD等工艺形成所述第二层间介电层20。
作为示例，所述第二再布线金属层21的材料可以包括铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。
综上所述，本发明提供一种3D芯片封装结构及其制备方法，所述3D芯片封装结构包括：重新布线层；芯片，倒装键合于所述重新布线层的上表面，且与所述重新布线层电连接；第一电连接结构，位于所述重新布线层的上表面，且与所述重新布线层电连接；第一塑封层，位于所述重新布线层的上表面，且将所述芯片及所述第一电连接结构塑封；第二电连接结构，位于所述第一塑封层的上表面上，且与所述第一电连接结构电连接；第二塑封层，位于所述第一塑封层的上表面上，且将所述第二电连接结构塑封；第三电连接结构，位于所述第二塑封层的上表面上，且与所述第二电连接结构电连接；第三塑封层，位于所述第二塑封层的上表面上，且将所述第三电连接结构塑封；顶层金属线层，位于所述第三塑封层的上表面，且与所述第三电连接结构电连接；焊球凸块，位于所述重新布线层的下表面，且与所述重新布线层电连接。本发明的3D芯片封装结构中，芯片实现了3D封装，成本较低、封装集成度高，可以满足小型化发展趋势的需要。
上述实施方式仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施方式进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (12)

1.一种3D芯片封装结构，其特征在于，所述3D芯片封装结构包括：
重新布线层；
芯片，倒装键合于所述重新布线层的上表面，且与所述重新布线层电连接；
第一电连接结构，位于所述重新布线层的上表面，且与所述重新布线层电连接；
第一塑封层，位于所述重新布线层的上表面，且将所述芯片及所述第一电连接结构塑封；
第二电连接结构，位于所述第一塑封层的上表面上，且与所述第一电连接结构电连接；
第二塑封层，位于所述第一塑封层的上表面上，且将所述第二电连接结构塑封；
第三电连接结构，位于所述第二塑封层的上表面上，且与所述第二电连接结构电连接；
第三塑封层，位于所述第二塑封层的上表面上，且将所述第三电连接结构塑封；
顶层金属线层，位于所述第三塑封层的上表面，且与所述第三电连接结构电连接；
焊球凸块，位于所述重新布线层的下表面，且与所述重新布线层电连接。
2.根据权利要求1所述的3D芯片封装结构，其特征在于：所述重新布线层包括：
布线介电层；
金属叠层结构，位于所述布线介电层内，所述金属叠层结构包括多层间隔排布的金属线层及金属插塞，所述金属插塞位于相邻所述金属线层之间，以将相邻的所述金属线层电连接。
3.根据权利要求2所述的3D芯片封装结构，其特征在于：所述重新布线层还包括：
种子层，位于所述布线介电层的下表面，且与所述金属叠层结构电连接；
塑封材料层，位于所述种子层的下表面；所述布线介电层包覆所述种子层及所述塑封材料层；
底层介电层，位于所述布线介电层的下表面。
4.根据权利要求1所述的3D芯片封装结构，其特征在于：所述第一电连接结构、所述第二电连接结构及所述第三电连接结构均包括焊线或导电柱。
5.根据权利要求1所述的3D芯片封装结构，其特征在于：所述3D芯片封装结构还包括：
第一层间介电层，位于所述第一塑封层与所述第二塑封层之间；
第一再布线金属层，位于所述第一层间介电层内，且与所述第一电连接结构及所述第二电连接结构电连接；
第二层间介电层，位于所述第二塑封层与所述第三塑封层之间；
第二再布线金属层，位于所述第二层间介电层内，且与所述第二电连接结构及所述第三电连接结构电连接。
6.根据权利要求1至5中任一项所述的3D芯片封装结构，其特征在于：所述第二塑封层在所述第一塑封层的上表面的正投影位于所述第一塑封层的上表面内；所述第三塑封层在所述第二塑封层的上表面的正投影位于所述第二塑封层的上表面内。
7.根据权利要求6所述的3D芯片封装结构，其特征在于：所述第二塑封层的厚度小于所述第一塑封层的厚度且大于所述第三塑封层的厚度。
8.一种3D芯片封装结构的制备方法，其特征在于，所述3D芯片封装结构的制备方法包括如下步骤：
提供基底，于所述基底的上表面形成牺牲层；
于所述牺牲层的上表面形成重新布线层；
提供芯片，将所述芯片倒装键合于所述重新布线层的上表面，所述芯片与所述重新布线层实现电性连接；
于所述重新布线层的上表面形成第一电连接结构及第一塑封层；所述第一电连接结构位于所述第一塑封层内，所述第一电连接结构与所述重新布线层电连接；所述第一塑封层将所述芯片及所述第一电连接结构塑封；
于所述第一塑封层的上表面形成第二电连接结构及第二塑封层；所述第二电连接结构位于所述第二塑封层内，且与所述第一电连接结构电连接；
于所述第二塑封层的上表面形成第三电连接结构及第三塑封层；所述第三电连接结构位于所述第三塑封层内，且与所述第二电连接结构电连接；
于所述第三塑封层的上表面形成顶层金属线层，所述顶层金属线层与所述第三电连接结构电连接；
去除所述基底及所述牺牲层；
于所述重新布线层的下方形成焊球凸块，所述焊料凸块与所述重新布线层电连接。
9.根据权利要求8所述的3D芯片封装结构的制备方法，其特征在于：于所述牺牲层的上表面形成所述重新布线层包括如下步骤：
于所述牺牲层的上表面形成底层介电层；
于所述底层介电层的上表面形成塑封材料层；
于所述塑封材料层的上表面形成种子层；
对所述种子层及所述塑封材料层进行图形化处理；
于所述底层介电层的上表面形成布线介电层及金属叠层结构，所述金属叠层结构位于所述布线介电层内，且与所述种子层电连接；所述金属叠层结构包括多层间隔排布的金属线层及金属插塞，所述金属插塞位于相邻所述金属线层之间，以将相邻的所述金属线层电连接。
10.根据权利要求8所述的3D芯片封装结构的制备方法，其特征在于：
于所述第一塑封层的上表面形成所述第二电连接结构及所述第二塑封层之前，还包括于所述第一塑封层的上表面形成第一层间介电层及第一再布线金属层的步骤，所述第一再布线金属层位于所述第一层间介电层内，且与所述第一电连接结构电连接；所述第二塑封层形成于所述第一层间介电层的上表面，所述第二电连接结构形成于所述第一再布线金属层的上表面；
于所述第二塑封层的上表面形成所述第三电连接结构及所述第三塑封层之前，还包括于所述第二塑封层的上表面形成第二层间介电层及第二再布线金属层的步骤，所述第二再布线金属层位于所述第二层间介电层内，且与所述第二电连接结构电连接；所述第三塑封层形成于所述第二层间介电层的上表面，所述第三电连接结构形成于所述第二再布线金属层的上表面。
11.根据权利要求8至10中任一项所述的3D芯片封装结构的制备方法，其特征在于：所述第二塑封层在所述第一塑封层的上表面的正投影位于所述第一塑封层的上表面内；所述第三塑封层在所述第二塑封层的上表面的正投影位于所述第二塑封层的上表面内。
12.根据权利要求11所述的3D芯片封装结构的制备方法，其特征在于：所述第二塑封层的厚度小于所述第一塑封层的厚度且大于所述第三塑封层的厚度。
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