CN111900128A - 一种金属互连结构的形成方法 - Google Patents

一种金属互连结构的形成方法 Download PDF

Info

Publication number
CN111900128A
CN111900128A CN202011054620.5A CN202011054620A CN111900128A CN 111900128 A CN111900128 A CN 111900128A CN 202011054620 A CN202011054620 A CN 202011054620A CN 111900128 A CN111900128 A CN 111900128A
Authority
CN
China
Prior art keywords
layer
hole
forming
metal
patterned
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202011054620.5A
Other languages
English (en)
Other versions
CN111900128B (zh
Inventor
张国伟
许宗能
王建智
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jingxincheng Beijing Technology Co Ltd
Original Assignee
Jingxincheng Beijing Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jingxincheng Beijing Technology Co Ltd filed Critical Jingxincheng Beijing Technology Co Ltd
Priority to CN202011054620.5A priority Critical patent/CN111900128B/zh
Publication of CN111900128A publication Critical patent/CN111900128A/zh
Application granted granted Critical
Publication of CN111900128B publication Critical patent/CN111900128B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供的一种金属互连结构的形成方法，通过形成具有第一斜坡的第二通孔，具有第二斜坡的第一通孔，且所述第二斜坡较所述第一斜坡平缓，以使得后续形成的金属膜层在第一通孔上具有更为平缓的斜坡，使得形成的金属插塞上不会出现保护层残留物，从而提高后续封装时的产品良率，同时在WAT测试时也不会影响探针的使用寿命。

Description

一种金属互连结构的形成方法
技术领域
本发明涉及半导体的制造工艺领域，特别涉及一种金属互连结构的形成方法。
背景技术
在半导体后段工艺中，可根据不同需要在半导体衬底上设置多层金属互连结构，每层金属互连层包括金属互连线和绝缘层，在绝缘层内形成沟槽和通孔，然后在所述沟槽和通孔内沉积金属，沉积的金属即为金属互连线，一般选用铜或铝作为金属互连线材料。
如图1所示，现有技术中，在形成顶层金属互连层时，很容易在顶层通孔（Top Via）上方出现保护层残留物a，该残留物a不仅影响了产品的良率，还在WAT测试时影响了电性测试设备（探针）的使用寿命。
发明内容
本发明的目的在于提供一种金属互连结构的形成方法，在顶层通孔中不出现保护层残留物，从而提高后续封装时的产品良率，同时避免该残留物对电性测试设备的使用寿命的影响。
为了解决上述问题，本发明提供了一种金属互连结构的形成方法，包括以下步骤：
提供半导体衬底，在所述半导体衬底上依次形成底部金属互连结构、电介质层和图形化的第一光刻胶层，图形化的所述第一光刻胶层具有第一图形；
以图形化的所述第一光刻胶层为掩模，在所述第一图形处第一次刻蚀所述电介质层，以形成第一通孔和第二通孔，再去除剩余的所述第一光刻胶层，其中，所述第一通孔和所述第二通孔连通，所述第二通孔位于所述第一通孔的底部，所述第一通孔和所述第二通孔均具有第一斜坡；
在所述电介质层上形成图形化的第二光刻胶层，图形化的所述第二光刻胶层具有第二图形，所述第一通孔和所述第二通孔均位于所述第二图形内，所述第二图形的开口尺寸大于所述第一通孔的开口尺寸，且所述第二光刻胶层填充所述第二通孔，暴露出所述第一通孔；
以所述第二光刻胶层为掩模，在所述第二图形处第二次刻蚀所述电介质层，以扩大所述第一通孔的开口尺寸，再去除剩余的所述第二光刻胶层，其中，开口尺寸扩大后的所述第一通孔具有第二斜坡，所述第二斜坡较所述第一斜坡平缓；
在所述电介质层上形成金属膜层，所述金属膜层填充了第二通孔以及部分所述第一通孔，以形成金属插塞和顶层互连层，从而形成金属互连结构。
可选的，所述第一通孔和第二通孔呈台阶状连接。
可选的，所述金属插塞和顶层互连层的形成方法具体包括：
在所述电介质层上，以及所述第一通孔和所述第二通孔上通过沉积工艺形成金属膜层，其中，位于所述第一通孔和所述第二通孔中的金属膜层构成了金属插塞，位于所述电介质层上的金属膜层构成顶层互连层。
进一步的，所述金属插塞的表面的斜坡较所述第二斜坡平缓。
可选的，在形成所述金属插塞和所述顶层互连层之后还包括：
通过沉积工艺在所述金属膜层上形成一保护层；
在所述保护层上形成图形化的第三光刻胶层，图形化的所述第三光刻胶层在所述第一通孔上方具有开口，以暴露出所述第一通孔上方的所述保护层；
以图形化的所述第三光刻胶层为掩模，通过干法刻蚀工艺刻蚀所述保护层，以形成图形化的保护层，并暴露出所述金属插塞；
去除剩余的所述第三光刻胶层。
进一步的，所述保护层包括依次形成于所述金属膜层上的SiO2层和SiN层。
进一步的，所述金属膜层的材料为铝。
可选的，所述底部金属互连结构和电介质层之间还形成有停止层。
进一步的，所述停止层为氮化物层。
进一步的，所述第一通孔和所述第二通孔的形成方法包括：
以图形化的所述第一光刻胶层为掩模，在所述第一图形处第一次通过干法刻蚀工艺刻蚀所述电介质层，以形成第一通孔；
继续刻蚀所述第一通孔的底部，在所述第一通孔的下方形成了第二通孔，所述第二通孔的底部位于所述停止层中。
与现有技术相比存在以下有益效果：
本发明提供的一种金属互连结构的形成方法，通过形成具有第一斜坡的第二通孔，具有第二斜坡的第一通孔，且所述第二斜坡较所述第一斜坡平缓，以使得后续形成的金属膜层在第一通孔上具有更为平缓的斜坡，使得形成的金属插塞上不会出现保护层残留物，从而提高后续封装时的产品良率，同时在WAT测试时也不会影响探针的使用寿命。
附图说明
图1为顶层通孔中出现保护层残留物的示意图；
图2为本发明一实施例的金属互连结构的形成方法的流程示意图；
图3a-3f为本发明一实施例的金属互连结构的形成方法的各步骤的剖面示意图。
附图标记说明：
a-保护层残留物；A-第一斜坡；B-第二斜坡；
100-半导体衬底；110-底部金属互连结构；120-停止层；130-电介质层；
210-第一光刻胶层；210a -第一图形；220-第二光刻胶层；220a-第二图形；
310-第一通孔；320-第二通孔；
410-金属膜层；420-保护层。
具体实施方式
以下将对本发明的一种金属互连结构的形成方法作进一步的详细描述。下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。
图2为本实施例的金属互连结构的形成方法的流程示意图。如图2所示，本实施例提供了一种金属互连结构的形成方法，包括以下步骤：
步骤S10：提供半导体衬底，在所述半导体衬底上依次形成底部金属互连结构、电介质层和图形化的第一光刻胶层，图形化的所述第一光刻胶层具有第一图形；
步骤S20：以图形化的所述第一光刻胶层为掩模，在所述第一图形处第一次刻蚀所述电介质层，以形成第一通孔和第二通孔，再去除剩余的所述第一光刻胶层，
其中，所述第一通孔和第二通孔连通，所述第二通孔位于所述第一通孔的底部，所述第一通孔和第二通孔均具有第一斜坡；
步骤S30：在所述电介质层上形成图形化的第二光刻胶层，图形化的所述第二光刻胶层具有第二图形，所述第一通孔和第二通孔均位于所述第二图形内，所述第二图形的开口尺寸大于所述第一通孔的开口尺寸，且所述第二光刻胶层填充所述第二通孔，暴露出所述第一通孔；
步骤S40：以所述第二光刻胶层为掩模，在所述第二图形处第二次刻蚀所述电介质层，以扩大所述第一通孔的开口尺寸，再去除剩余的所述第二光刻胶层，
其中，开口尺寸扩大后的所述第一通孔具有第二斜坡，所述第二斜坡较所述第一斜坡平缓；
步骤S50：在所述电介质层上形成金属膜层，所述金属膜层填充了第二通孔以及部分所述第一通孔，以形成金属插塞和顶层互连层，从而形成金属互连结构。
下面结合具体实施例和图3a-3f详细说明本发明的金属互连结构的形成方法。
如图3a所示，首先执行步骤S10，提供半导体衬底100，在所述半导体衬底100上依次形成底部金属互连结构110、电介质层130和图形化的第一光刻胶层210，图形化的所述第一光刻胶层210具有第一图形210a。
其中，所述底部金属互连结构110包括若干层底部金属互连层，若干层所述底部金属互连层沿所述半导体衬底100的厚度方向设置，所述底层金属层较佳的材料为铜，所述电介质层130例如为SiO2层，所述底部金属互连层较佳的材料为铜。
所述衬底100可为后续工艺提供操作平台，其可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生长工艺处理后的晶圆，详细的，所述衬底100例如是绝缘体上硅（silicon-on-insulator，SOI）衬底、体硅（bulk silicon）衬底、锗衬底、锗硅衬底、磷化铟(InP)衬底、砷化镓(GaAs)衬底或者绝缘体上锗衬底等。
所述半导体衬底100上还形成有器件结构（图中未示出）、底层介质层（图中未示出）和停止层120，所述器件结构位于所述半导体衬底100和底部金属互连结构110之间，所述底部金属互连结构110嵌设在底层介质层中，所述底层介质层暴露出所述底部金属互连结构110最上层的底部金属互连层，所述停止层120位于底层介质层上，且覆盖所述底部金属互连结构110最上层的底部金属互连层。所述停止层120例如是氮化物层，具体例如是氮碳硅层。
需要说明的是，为了简明，本实施例中仅示出了一个第一图形，该第一图形的放大比例较图示中的底部金属互连结构的放大比例大。
如图3b所示，接着执行步骤S20，以图形化的所述第一光刻胶层210为掩模，在所述第一图形210a处第一次刻蚀所述电介质层130，以形成第一通孔310和第二通孔320，再去除剩余的所述第一光刻胶层120，其中，所述第一图形210a定义了第一通孔310和第二通孔320的形成区域，所述第一通孔310和第二通孔320连通，所述第二通孔320位于所述第一通孔310的底部，所述第一通孔310和第二通孔320贯穿所述电介质层130，所述第一通孔310和第二通孔320均具有第一斜坡A。
具体的，以图形化的所述第一光刻胶层210为掩模，在所述第一图形210a处第一次通过干法刻蚀工艺刻蚀所述电介质层130，先形成第一通孔310，接着继续刻蚀所述第一通孔310的底部，在所述第一通孔310的下方形成了第二通孔320，再去除剩余的所述第一光刻胶层210。由于所述第一通孔310和第二通孔320通过一道工艺形成，使得所述第一通孔310的侧壁的斜坡和所述第二通孔320的侧壁的斜坡大致相同，并均为第一斜坡，且该第一斜坡的斜角角度（侧壁与通孔的深度方向之间的夹角）较小。在后续形成金属膜层和图形化的保护层时，在第一通孔310中出现保护层残留物a，影响了后续封装时的产品的良率，还在WAT测试时影响了电性测试设备（探针）的使用寿命。需要说明的是，为了清楚，图中的虚线为第一通孔310和第二通孔320的分界线。
如图3c所示，接着执行步骤S30，在所述电介质层130上形成图形化的第二光刻胶层220，图形化的所述第二光刻胶层220具有第二图形220a，所述第一通孔310和第二通孔320均位于所述第二图形220a内，所述第二图形220a的开口尺寸大于所述第一通孔310的开口尺寸，且所述第二光刻胶层220填充所述第二通孔320，可以使得所述第二通孔320在第二次刻蚀工艺中不暴露在刻蚀环境中，以保持第二通孔原有的形貌，即所述第二通孔依然具有第一斜坡。所述第二光刻胶层220暴露出所述第一通孔310，所述第二图形220a定义了扩大后的第一通孔的形成区域。
如图3d所示，接着执行步骤S40，以所述第二光刻胶层220为掩模，在所述第二图形220a处第二次通过干法刻蚀工艺刻蚀所述电介质层130，以扩大所述第一通孔310的开口尺寸，再去除剩余的所述第二光刻胶层220，其中，开口尺寸扩大后的所述第一通孔310具有第二斜坡B，所述第二斜坡B较所述第一斜坡A平缓，且所述第一通孔310和第二通孔320呈台阶状连接，有利于第一通孔中形成的金属膜层的上表面的斜坡较为平缓。
如图3e所示，接着，刻蚀所述第二通孔320的底部的停止层120，并暴露出所述底部金属互连结构110，以使得后续形成的金属插塞和底部金属互连结构110可以电性连接。
如图3f所示，接着执行步骤S50，在所述电介质层130上形成金属膜层410，所述金属膜层410填充了所述第二通孔320，以及部分的所述第一通孔310，以形成金属插塞和顶层互连层，从而形成金属互连结构。
本步骤包括：
首先，在所述电介质层130上，以及所述第一通孔310和第二通孔320上通过沉积工艺（例如PVD、CVD等沉积工艺）依次形成阻挡层（图中未示出）和金属膜层410，所述金属膜层410的厚度可以大于所述第二通孔320的深度，以使得所述金属膜层410填充所述第二通孔320，并填充了部分的第一通孔310，所述第一通孔310和所述第二通孔320中的金属膜层410形成金属插塞，所述电介质层130上的金属膜层410形成顶层互连层。且所述金属插塞的表面的斜坡较第二斜坡B更加的平缓。所述阻挡层例如是TaN（氮化钽）层，所述金属膜层410的材料例如是金属铝。
接着，通过沉积工艺（例如PVD、CVD等沉积工艺）在所述金属膜层410上形成一保护层420，所述保护层420包括依次形成于所述金属膜层410上的SiO2层和SiN层。
接着，在所述保护层420上形成图形化的第三光刻胶层（图中未示出），图形化的所述第三光刻胶层在所述金属插塞的表面上方具有开口，以暴露出所述金属插塞的表面上方的保护层420。
接着，以图形化的所述第三光刻胶层为掩模，通过干法刻蚀工艺刻蚀所述保护层420，以形成图形化的保护层420，此时，由于所述金属插塞的表面的斜坡很平缓，因此，该工艺后，在所述金属插塞的表面不会存在保护层残留物，提高了后续封装时的产品良率，同时在WAT测试时也不会影响探针的使用寿命。
接着，去除剩余的所述第三光刻胶层。
综上所述，本发明提供的一种金属互连结构的形成方法，通过形成具有第一斜坡的第二通孔，具有第二斜坡的第一通孔，且所述第二斜坡较所述第一斜坡平缓，以使得后续形成的金属膜层在第一通孔上具有更为平缓的斜坡，使得形成的金属插塞上不会出现保护层残留物，从而提高后续封装时的产品良率，同时在WAT测试时也不会影响探针的使用寿命。
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语 “第一”、“第二”、“第三”等的描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种金属互连结构的形成方法，其特征在于，包括以下步骤：
提供半导体衬底，在所述半导体衬底上依次形成底部金属互连结构、电介质层和图形化的第一光刻胶层，图形化的所述第一光刻胶层具有第一图形；
以图形化的所述第一光刻胶层为掩模，在所述第一图形处第一次刻蚀所述电介质层，以形成第一通孔和第二通孔，再去除剩余的所述第一光刻胶层，其中，所述第一通孔和所述第二通孔连通，所述第二通孔位于所述第一通孔的底部，所述第一通孔和所述第二通孔均具有第一斜坡；
在所述电介质层上形成图形化的第二光刻胶层，图形化的所述第二光刻胶层具有第二图形，所述第一通孔和所述第二通孔均位于所述第二图形内，所述第二图形的开口尺寸大于所述第一通孔的开口尺寸，且所述第二光刻胶层填充所述第二通孔，暴露出所述第一通孔；
以所述第二光刻胶层为掩模，在所述第二图形处第二次刻蚀所述电介质层，以扩大所述第一通孔的开口尺寸，再去除剩余的所述第二光刻胶层，其中，开口尺寸扩大后的所述第一通孔具有第二斜坡，所述第二斜坡较所述第一斜坡平缓；
在所述电介质层上形成金属膜层，所述金属膜层填充了第二通孔以及部分所述第一通孔，以形成金属插塞和顶层互连层，从而形成金属互连结构。
2.如权利要求1所述的形成方法，其特征在于，所述第一通孔和所述第二通孔呈台阶状连接。
3.如权利要求1所述的形成方法，其特征在于，所述金属插塞和顶层互连层的形成方法具体包括：
在所述电介质层上，以及所述第一通孔和所述第二通孔上通过沉积工艺形成金属膜层，其中，位于所述第一通孔和所述第二通孔中的金属膜层构成了金属插塞，位于所述电介质层上的金属膜层构成顶层互连层。
4.如权利要求3所述的形成方法，其特征在于，所述金属插塞的表面的斜坡较所述第二斜坡平缓。
5.如权利要求3所述的形成方法，其特征在于，在形成所述金属插塞和所述顶层互连层之后还包括：
通过沉积工艺在所述金属膜层上形成一保护层；
在所述保护层上形成图形化的第三光刻胶层，图形化的所述第三光刻胶层在所述第一通孔上方具有开口，以暴露出所述第一通孔上方的所述保护层；
以图形化的所述第三光刻胶层为掩模，通过干法刻蚀工艺刻蚀所述保护层，以形成图形化的保护层，并暴露出所述金属插塞；
去除剩余的所述第三光刻胶层。
6.如权利要求5所述的形成方法，其特征在于，所述保护层包括依次形成于所述金属膜层上的SiO2层和SiN层。
7.如权利要求1-4中任一项所述的形成方法，其特征在于，所述金属膜层的材料为铝。
8.如权利要求1-4中任一项所述的形成方法，其特征在于，所述底部金属互连结构和电介质层之间还形成有停止层。
9.如权利要求8所述的形成方法，其特征在于，所述停止层为氮化物层。
10.如权利要求8所述的形成方法，其特征在于，所述第一通孔和所述第二通孔的形成方法包括：
以图形化的所述第一光刻胶层为掩模，在所述第一图形处第一次通过干法刻蚀工艺刻蚀所述电介质层，以形成第一通孔；
继续刻蚀所述第一通孔的底部，在所述第一通孔的下方形成了第二通孔，所述第二通孔的底部位于所述停止层中。
CN202011054620.5A 2020-09-30 2020-09-30 一种金属互连结构的形成方法 Active CN111900128B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011054620.5A CN111900128B (zh) 2020-09-30 2020-09-30 一种金属互连结构的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011054620.5A CN111900128B (zh) 2020-09-30 2020-09-30 一种金属互连结构的形成方法

Publications (2)

Publication Number Publication Date
CN111900128A true CN111900128A (zh) 2020-11-06
CN111900128B CN111900128B (zh) 2020-12-25

Family

ID=73224074

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011054620.5A Active CN111900128B (zh) 2020-09-30 2020-09-30 一种金属互连结构的形成方法

Country Status (1)

Country Link
CN (1) CN111900128B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116053203A (zh) * 2023-03-07 2023-05-02 合肥晶合集成电路股份有限公司 互连结构的制备方法
US20230326760A1 (en) * 2022-04-11 2023-10-12 Changxin Memory Technologies, Inc. Method for fabricating semiconductor structure, and semiconductor structure
WO2023197340A1 (zh) * 2022-04-11 2023-10-19 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
WO2024021631A1 (zh) * 2022-07-26 2024-02-01 华进半导体封装先导技术研发中心有限公司 一种硅通孔结构及其制作方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1873946A (zh) * 2006-06-20 2006-12-06 友达光电股份有限公司 形成显示装置的接触孔的方法及显示装置基板
CN102142393A (zh) * 2010-01-28 2011-08-03 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
KR20130007362A (ko) * 2011-07-01 2013-01-18 지에스나노텍 주식회사 박막 전지 제조용 패턴 마스크 및 이의 제조 방법, 이를 사용한 박막 전지용 고체 전해질 제조 방법
CN103515353A (zh) * 2013-10-18 2014-01-15 上海华力微电子有限公司 一种光刻胶填充式金属互连结构及其制造方法
CN104425450A (zh) * 2013-09-05 2015-03-18 中芯国际集成电路制造(上海)有限公司 过刻蚀率的测试结构及其形成方法、过刻蚀率的测量方法
CN106711179A (zh) * 2016-12-28 2017-05-24 武汉华星光电技术有限公司 Amoled透明显示器及其制作方法
CN107170670A (zh) * 2017-05-16 2017-09-15 京东方科技集团股份有限公司 一种掩膜版、过孔的制作方法及显示基板的制作方法
CN111524957A (zh) * 2020-05-09 2020-08-11 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1873946A (zh) * 2006-06-20 2006-12-06 友达光电股份有限公司 形成显示装置的接触孔的方法及显示装置基板
CN102142393A (zh) * 2010-01-28 2011-08-03 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
KR20130007362A (ko) * 2011-07-01 2013-01-18 지에스나노텍 주식회사 박막 전지 제조용 패턴 마스크 및 이의 제조 방법, 이를 사용한 박막 전지용 고체 전해질 제조 방법
CN104425450A (zh) * 2013-09-05 2015-03-18 中芯国际集成电路制造(上海)有限公司 过刻蚀率的测试结构及其形成方法、过刻蚀率的测量方法
CN103515353A (zh) * 2013-10-18 2014-01-15 上海华力微电子有限公司 一种光刻胶填充式金属互连结构及其制造方法
CN106711179A (zh) * 2016-12-28 2017-05-24 武汉华星光电技术有限公司 Amoled透明显示器及其制作方法
CN107170670A (zh) * 2017-05-16 2017-09-15 京东方科技集团股份有限公司 一种掩膜版、过孔的制作方法及显示基板的制作方法
CN111524957A (zh) * 2020-05-09 2020-08-11 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230326760A1 (en) * 2022-04-11 2023-10-12 Changxin Memory Technologies, Inc. Method for fabricating semiconductor structure, and semiconductor structure
WO2023197340A1 (zh) * 2022-04-11 2023-10-19 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
WO2024021631A1 (zh) * 2022-07-26 2024-02-01 华进半导体封装先导技术研发中心有限公司 一种硅通孔结构及其制作方法
CN116053203A (zh) * 2023-03-07 2023-05-02 合肥晶合集成电路股份有限公司 互连结构的制备方法

Also Published As

Publication number Publication date
CN111900128B (zh) 2020-12-25

Similar Documents

Publication Publication Date Title
CN111900128B (zh) 一种金属互连结构的形成方法
US9613861B2 (en) Damascene wires with top via structures
US6908565B2 (en) Etch thinning techniques for wafer-to-wafer vertical stacks
JP4690509B2 (ja) 改良二重ダマスク構造体
JP3229208B2 (ja) 集積回路チップのエッジを正確に画定する方法
US20070032059A1 (en) Method of manufacturing a semiconductor structure having a wafer through-contact and a corresponding semiconductor structure
EP3203322A1 (en) Mark structure and fabrication method thereof
Chen et al. Low-loss broadband package platform with surface passivation and TSV for wafer-level packaging of RF-MEMS devices
KR100445854B1 (ko) 전자디바이스분리프로세스
US20170358507A1 (en) Fabrication of sacrificial interposer test structure
JP7299952B2 (ja) 半導体ユニットのテスト方法
US8349734B2 (en) Integrated circuits having backside test structures and methods for the fabrication thereof
CN112201620B (zh) 一种金属互连结构的形成方法
TW201918721A (zh) 半導體測試結構及其形成方法
CN105789172A (zh) 晶片封装体及其制造方法
US6498384B1 (en) Structure and method of semiconductor via testing
TWI508206B (zh) 在後段處理期間關於層特性的電容性監控方法
US20190221523A1 (en) Structure and method to reduce shorts and contact resistance in semiconductor devices
CN115084030B (zh) 一种高压器件的形成方法及高压器件
US10833149B2 (en) Capacitors
JP5686851B2 (ja) スルーチップ接続を有するフロントエンドプロセス済ウェハ
US10276461B2 (en) Split probe pad structure and method
US11315872B1 (en) Self-aligned top via
US20080237854A1 (en) Method for forming contact pads
CN104425362B (zh) 互连结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant