CN111897391A - 电流镜电路、偏置电路结构、集成电路、电子设备 - Google Patents

电流镜电路、偏置电路结构、集成电路、电子设备 Download PDF

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CN111897391A CN202010825957.5A CN202010825957A CN111897391A CN 111897391 A CN111897391 A CN 111897391A CN 202010825957 A CN202010825957 A CN 202010825957A CN 111897391 A CN111897391 A CN 111897391A
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Abstract

本申请公开了一种电流镜电路、偏置电路结构、集成电路、电子设备，包括：第一晶体管，所述第一晶体管的源端与供电端相连，漏端为所述电流镜电路的输入端；第二晶体管，所述第二晶体管的源端与供电端相连，栅端与所述第一晶体管的栅端相连，漏端为所述电流镜电路的输出端；运算放大器，所述运算放大器的第一输入端与所述第一晶体管的漏端相连，第二输入端与所述第二晶体管的漏端相连，输出端与所述第一晶体管的栅端相连。该电流镜电路在保证精度的同时，降低了所述电流镜电路输出支路的电压消耗，进而增大了所述电流镜电路的输出电流，提高了与所述电流镜电路电连接的电子器件的灵敏度。

Description

电流镜电路、偏置电路结构、集成电路、电子设备
技术领域
本申请涉及电路技术领域，尤其涉及一种电流镜电路、一种包括该电流镜电路的偏置电路结构以及包括该电流镜电路的集成电路和包括该集成电路的电子设备。
背景技术
随着传感器技术的发展，集成片内传感器对自身的偏置电路要求越来越高，以霍尔(hall)器件为例，霍尔器件的偏置电流直接反映器件的灵敏度，所以在电路设计过程中，都会尽量精确的去设计器件的偏置电流。在实际应用中，传感器的偏置电流一般都由芯片的偏置电路产生，然后通过电流镜电路传送到传感器,因此对于传感器来说，电流镜电路的最终输出电流将会直接影响到传感器的灵敏度。因此，如何提高电流镜电路的输出电流，以提高与该电流镜电路相连的传感器的灵敏度成为本领域技术人员的研究热点。
发明内容
为解决上述技术问题，本申请实施例提供了一种电流镜电路，以提高电流镜电路的输出电流，从而提高与该电流镜电路电连接的电子器件的灵敏度。
为解决上述问题，本申请实施例提供了如下技术方案：
本申请实施例提供了一种电流镜电路，包括：
第一晶体管，所述第一晶体管的源端与供电端相连，漏端为所述电流镜电路的输入端；
第二晶体管，所述第二晶体管的源端与供电端相连，栅端与所述第一晶体管的栅端相连，漏端为所述电流镜电路的输出端；
运算放大器，所述运算放大器的第一输入端与所述第一晶体管的漏端相连，第二输入端与所述第二晶体管的漏端相连，输出端与所述第一晶体管的栅端相连。
可选的，所述电流镜电路所述第一晶体管所在支路的负反馈强度大于所述第二晶体管所在支路的负反馈强度。
可选的，所述电流镜电路的输出阻抗小于所述电流镜电路的输入阻抗。
可选的，所述电流镜电路所述第一晶体管为P型场效应管，所述第二晶体管为P型场效应管。
可选的，所述电流镜电路所述第一晶体管为N型场效应管，所述第二晶体管为N型场效应管。
可选的，所述电流镜电路所述运算放大器的正极输入端与所述第一晶体管的漏端相连，负极输入端与所述第二晶体管的漏端相连。
本申请实施例还提供了一种偏置电路结构，所述偏置电路结构包括：
偏置电流产生电路，用于产生第一偏置电流；
电流镜电路，所述电流镜电路的输入端与所述偏置电流产生电路的输出端相连，用于将基于所述第一偏置电流产生的第二偏置电流输出至所述电流镜电路的输出端。
可选的，所述电流镜电路为上述任一实施例所提供的电流镜电路。
本申请实施例还提供了一种集成电路，所述集成电路包括：偏置电流产生电路、电流镜电路和阻性传感器，其中，所述偏置电流产生电路产生第一偏置电流，所述电流镜电路的输入端与所述偏置电流产生电路的输出端相连，输出端与所述阻性传感器相连，将基于所述第一偏置电流产生的第二偏置电流输出至所述阻性传感器；
可选的，所述电流镜电路为上述任一实施例所提供的电流镜电路。
可选的，所述阻性传感器为霍尔传感器或压力传感器。
本申请实施例还提供了一种电子设备，所述电子设备包括上述任一实施例所述的集成电路。
与现有技术相比，上述技术方案具有以下优点：
本申请实施例所提供的电流镜电路包括第一晶体管、第二晶体管和运算放大器，其中，所述第一晶体管的源端和所述第二晶体管的源端均与供电端相连，所述第一晶体管的栅端与所述第二晶体管的栅端相连，以实现所述第一晶体管和所述第二晶体管的共源共栅，使得所述第一晶体管的栅端与源端之间的电压差VGS10与所述第二晶体管的栅端与源端之间的电压差VGS20相同，所述第一晶体管的漏端与所述运算放大器的第一输入端相连，所述第二晶体管的漏端与所述运算放大器的第二输入端相连，所述运算放大器的输出端与所述第一晶体管的栅端相连，以通过所述运算放大器使得所述第一晶体管的漏端与源端之间的电压差VDS10和所述第二晶体管的漏端与源端之间的电压差VDS20相同，保证所述电流镜电路的输出精度。
而且，本申请实施例所提供的电流镜电路中，所述第二晶体管的源端与所述供电端相连，漏端为所述电流镜电路的输出端，从而使得所述电流镜电路输出端的电压为供电端电压与一个晶体管的漏端与源端之间的电压VDS的电压差，降低了所述电流镜电路输出支路上的电压消耗，增大了所述电流镜电路输出端的电压，进而增大了所述电流镜电路的输出电流，提高了与所述电流镜电路相连的电子器件的灵敏度。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种采用共源共栅结构的电流镜电路的结构示意图；
图2为本申请实施例提供的一种电流镜电路的结构示意图；
图3为本申请实施例所提供的一种偏置电路结构的结构示意图；
图4为本申请实施例所提供的另一种偏置电路结构的结构示意图；
图5为本申请实施例所提供的一种集成电路的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术部分所述，如何提高电流镜电路的输出电流，以提高与该电流镜电路相连的传感器的灵敏度成为本领域技术人员的研究热点。
需要说明的是，在电流镜电路设计过程中，为了保证电流镜电路的精准度，都会采用共源共栅架构。如图1所示，图1为一种采用共源共栅架构的电流镜电路的结构示意图。
从图1中可以看出，该电流镜电路包括：串联的第一MOS管M1和第二MOS管M2以及串联的第三MOS管M3和第四MOS管M4；其中，第二MOS管M2的漏端与偏置电路相连，接收偏置电路输出的第三偏置电流；第四MOS管M4的漏端与电子器件相连，用于给电子器件提供第四偏置电流；第一MOS管M1的源端和第三MOS管M3的源端相连，且第一MOS管M1的栅端和第三MOS管M3的栅端相连，以使得第一MOS管M1和第三MOS管M3采用共源共栅结构，将第一MOS管M1所在支路中的电流镜像到第三MOS管M3所在的支路中，经第四MOS管M4输出给电子器件。
具体的，MOS管的输出电流公式为：
ID＝1/2*k(W/L)(VGS-VTH)2(λVDS)；
其中，k为MOS管制作时的工艺参数，λ为MOS管的沟道长度调制系数，W为MOS管的沟道宽度，L为MOS管的沟道长度，VTH为MOS管的阈值电压，VGS为MOS管的栅端与源端之间的电压差，VDS为MOS管的漏端与源端之间的电压差。
从MOS管的输出电流公式可以看出：MOS管的输出电流ID不仅与MOS管的VGS有关，也与MOS管的VDS有关，因此，上述电流镜电路在工作时，为了保证第三MOS管M3的输出电流的精度，不仅要求第一MOS管M1的栅端与源端之间的电压差VGS1和第三MOS管M3的栅端与源端之间的电压差VGS3相同，也要保证第一MOS管M1的漏端与源端之间的电压差VDS1和第三MOS管M3的漏端与源端之间的电压差VDS3相同。
而要保证第一MOS管M1的漏端与源端之间的电压差VDS1和第三MOS管M3的漏端与源端之间的电压差VDS3相同，则要保证第二MOS管M2的漏端与源端之间的电压差VDS2和第四MOS管M4的漏端与源端之间的电压差VDS4大于其饱和电压Vdsat，Vdsat＝VGS-VTH，以使得第二MOS管M2和第四MOS管M4工作在饱和区，不会进入到线性区。
又由于MOS管的饱和电压Vdsat与流过MOS管的电流ID有关，流过第二MOS管M2的电流和第四MOS管M4的电流越大，第二MOS管M2的饱和电压和第四MOS管M4饱和电压越大，相应的，第二MOS管M2的漏端与源端之间的电压差VDS2和第四MOS管M4的漏端与源端之间的电压差VDS4就会越大。
由图1可知，上述电流镜电路的输出电流的计算公式为：
IOUT＝(VDD-VDS3-VDS4)/R；
其中，VDS3表示第三MOS管M3的漏端与源端之间电压差，VDS4表示第四MOS管M4的漏端与源端之间的电压差，R表示与该电流镜电路相连的电子器件的阻抗，即电流镜电路的输出阻抗。
由电流镜电路的输出电流的计算公式可以看出，如果第四MOS管M4的漏端与源端之间的电压差VDS4变大，电流镜电路的输出电流IOUT将会变小，相应的，与该电流镜电路输出端相连的电子器件的灵敏度就会降低。
有鉴于此，本申请实施例提供了一种电流镜电路，如图2所示，该电流镜电路包括：
第一晶体管M10，所述第一晶体管M10的源端与供电端VDD相连，漏端为所述电流镜电路的输入端Iin；
第二晶体管M20，所述第二晶体管M20的源端与供电端VDD相连，栅端与所述第一晶体管M10的栅端相连，漏端为所述电流镜电路的输出端IOUT；
运算放大器OP，所述运算放大器OP的第一输入端与所述第一晶体管M10的漏端相连，第二输入端与所述第二晶体管M20的漏端相连，输出端与所述第一晶体管M10的栅端相连，即所述运算放大器OP的输出端与所述第一晶体管M10的栅端和所述第二晶体管M20的栅端均相连。
具体的，在本申请的一个实施例中，所述第一晶体管M10的源端与供电端VDD相连，所述第二晶体管M20的源端与供电端VDD相连，即所述第一晶体管M10的源端和所述第二晶体管M20的源端均与供电端VDD相连，并且所述第一晶体管M10的栅端与所述第二晶体管M20的栅端相连，因此，在本申请实施例中，所述第一晶体管M10与所述第二晶体管M20采用共源共栅结构，从而使得所述第一晶体管M10的栅端与源端之间的电压差VGS10和所述第二晶体管M20的栅端与源端之间的电压差VGS20相同。
需要说明的是，为了确保所述电流镜电路的输出精准度，除了保证所述第一晶体管M10的栅端与源端之间的电压差VGS10和所述第二晶体管M20的栅端与源端之间的电压差VGS20相同，还要保证所述第一晶体管M10的漏端与源端之间的电压差VDS10和所述第二晶体管M20的漏端与源端之间的电压差VDS20相同。
因此，本申请实施例所提供的电流镜电路还包括运算放大器OP，所述运算放大器OP的第一输入端与所述第一晶体管M10的漏端相连，第二输入端与所述第二晶体管M20的漏端相连，输出端与所述第一晶体管M10的栅端以及所述第二晶体管M20的栅端相连，从而可以根据其第一输入端和其第二输入端输入的信号的大小，输出不同的控制信号给所述第一晶体管M10的栅端以及所述第二晶体管M20的栅端，以调节所述第一晶体管M10的漏端电压以及所述第二晶体管M20的漏端电压，使得所述第一晶体管M10的漏端与源端之间的电压差VDS10和所述第二晶体管M20的漏端与源端之间的电压差VDS20相同。
在上述实施例的基础上，在本申请的一个实施例中，所述第一晶体管M10所在支路的负反馈强度大于所述第二晶体管M20所在支路的负反馈强度，以使得所述运算放大器OP在调节所述第一晶体管M10的漏端电压以及所述第二晶体管M20的漏端电压的过程中，使得所述第一晶体管M10的漏端电压逐渐接近所述第二晶体管M20的漏端电压，直至所述第一晶体管M10的漏端电压和所述第二晶体管M20的漏端电压相同。但本申请对此并不做限定，在本申请的其他实施例中，所述第一晶体管M10所在支路的负反馈强度也可以小于所述第二晶体管M20所在支路的负反馈强度，以使得所述运算放大器OP在调节所述第一晶体管M10的漏端电压以及所述第二晶体管M20的漏端电压的过程中，使得所述第二晶体管M20的漏端电压逐渐接近第一晶体管M10的漏端电压，直至所述第一晶体管M10的漏端电压和所述第二晶体管M20的漏端电压相同，具体视情况而定。
下面以所述第一晶体管M10所在支路的负反馈强度大于所述第二晶体管M20所在支路的负反馈强度为例，对本申请实施例所提供的电流镜电路进行描述。
可选的，在上述任一实施例的基础上，在本申请的一个实施例中，所述电流镜电路的输出阻抗小于所述电流镜电路的输入阻抗，以使得所述第一晶体管M10所在支路的负反馈强度大于所述第二晶体管M20所在支路的负反馈强度，但本申请对此并不做限定，在本申请的其他实施例中，还可以通过其他方式，使得所述第一晶体管M10所在支路的负反馈强度大于所述第二晶体管M20所在支路的负反馈强度，具体视情况而定。
在上述任一实施例的基础上，在本申请的一个实施例中，所述第一晶体管M10和所述第二晶体管M20的类型相同，可选的，在本申请的一个实施例中，所述第一晶体管M10为P型场效应管，所述第二晶体管M20为P型场效应管。在本申请的另一个实施例中，所述第一晶体管M10为N型场效应管，所述第二晶体管M20为N型场效应管。但本申请对此并不做限定，在本申请的其他实施例中，所述第一晶体管M10和所述第二晶体管M20的类型也可以不同，具体视情况而定。
下面以所述第一晶体管M10为P型场效应管，所述第二晶体管M20为P型场效应管为例，对本申请实施例所提供的电流镜电路进行描述。
可选的，在上述实施例的基础上，在本申请的一个实施例中，所述第一输入端为所述运算放大器OP的正极输入端，所述第二输入端为所述运算放大器OP的负极输入端，即所述运算放大器OP的正极输入端与所述第一晶体管M10的漏端相连，负极输入端与所述第二晶体管M20的漏端相连，但本申请对从并不做限定，具体视情况而定。
下面以所述第一输入端为所述运算放大器OP的正极输入端，所述第二输入端为所述运算放大器OP的负极输入端为例，对本申请实施例所提供的电流镜电路进行描述。
具体的，在本申请的一个实施例中，当所述运算放大器OP的正极输入端的电压高于所述运算放大器OP的负极输入端的电压时，所述运算放大器OP的输出端电压为正，使得所述第一晶体管M10的栅端电压高于其漏端电压，所述第二晶体管M20的栅端电压高于其漏端电压，从而使得所述第一晶体管M10的漏端电压相较于其栅端电压表现为负极性，所述第二晶体管M20的漏端电压相较于其栅端电压表现为负极性，进而使得所述第一晶体管M10的漏端电压和所述第二晶体管M20的漏端电压降低。
又由于本申请实施例所提供的电流镜电路的输出阻抗小于所述电流镜电路的输入阻抗，即所述电流镜电路所述第一晶体管M10所在支路的负反馈强度大于所述第二晶体管M20所在支路的负反馈强度，所以，所述第一晶体管M10漏端产生的压降要大于所述第二晶体管M20漏端产生的压降，从而减小所述第一晶体管M10漏端电压和所述第二晶体管M20漏端电压之间的电压差，即减小所述运算放大器OP的正极输入端电压和其负极输入端电压之间的电压差，直至所述运算放大器OP的正极输入端的电压与所述运算放大器OP的负极输入端的电压相同，从而使得所述第一晶体管M10漏端电压和所述第二晶体管M20漏端电压相同，进而使得所述第一晶体管M10的漏端与源端之间的电压差VDS10和所述第二晶体管M20的漏端与源端之间的电压差VDS20相同。
在本申请的另一个实施例中，当所述运算放大器OP的正极输入端的电压低于所述运算放大器OP的负极输入端的电压时，所述运算放大器OP的输出端电压为负，使得所述第一晶体管M10的栅端电压低于其漏端电压，所述第二晶体管M20的栅端电压低于其漏端电压，从而使得所述第一晶体管M10的漏端电压相较于其栅端电压表现为正极性，所述第二晶体管M20的漏端电压相较于其栅端电压表现为正极性，使得所述第一晶体管M10的漏端电压和所述第二晶体管M20的漏端电压升高。
又由于本申请实施例中所提供的电流镜电路的输出阻抗小于所述电流镜电路的输入阻抗，即所述电流镜电路所述第一晶体管M10所在支路的负反馈强度大于所述第二晶体管M20所在支路的负反馈强度，所以，所述第一晶体管M10的漏端产生的电压升高要大于所述第二晶体管M20漏端产生的电压升高，从而减小所述第一晶体管M10漏端电压和所述第二晶体管M20漏端电压之间的电压差，即减小所述运算放大器OP的正极输入端电压和其负极输入端电压之间的电压差，直至所述运算放大器OP的正极输入端的电压与所述运算放大器OP的负极输入端的电压相同，从而使得所述第一晶体管M10漏端电压和所述第二晶体管M20漏端电压相同，进而使得所述第一晶体管M10的漏端与源端之间的电压差VDS10和所述第二晶体管M20的漏端与源端之间的电压差VDS20相同。
需要说明的是，在本申请实施例中，在所述电流镜电路工作过程中，所述第一晶体管M10和所述第二晶体管M20均工作在饱和区，以避免所述电流镜电路将所述第一晶体管M10所在支路的电流镜像到所述第二晶体管M20所在支路中时发生失配。
由上可知，在本申请实施例中，所述电流镜电路的输出电压为VDD-VDS20，相应的，所述电流镜电路的输出电流为：IOUT＝(VDD-VDS20)/R；其中，VDS20为所述第二晶体管M20的漏端与源端之间的电压差，R为与所述电流镜电路输出端电连接的电子器件的阻抗，即电流镜电路的输出阻抗。
根据所述电流镜电路的输出电压和输出电流的计算公式可知，本申请实施例中所提供的电流镜电路的输出电压只与供电端电压VDD以及所述第二晶体管M20的漏端与源端之间的电压差VDS20有关，相应的，所述电流镜电路的输出电流IOUT也只与供电端电压VDD、所述第二晶体管M20的漏端与源端之间的电压差VDS20以及与所述电流镜电路输出端电连接的电子器件的阻抗R有关。
与图1中一种采用共源共栅架构的电流镜电路相比，本申请实施例所提供的电流镜电路输出端的电压为供电端电压VDD与一个晶体管的漏端与源端之间的电压差VDS的电压差，降低了所述电流镜电路中输出支路的电压消耗，增大了所述电流镜电路的输出电压，在所述电流镜电路输出阻抗相同的前提下，增大了所述电流镜电路的输出电流，从而提高了与所述电流镜电路输出端电连接电子器件的灵敏度。
并且，图1中的电流镜电路采用MOS管实现第一MOS管M1的漏端电压和第三MOS管M3的漏端电压尽可能相同，从而使得第一MOS管M1的漏端与源端之间的电压差VDS1和第三MOS管M3的漏端与源端之间的电压差VDS3尽可能相同，而本申请实施例所提供的电流镜电路中，采用运算放大器实现所述第一晶体管M10的漏端电压和所述第二晶体管M20的漏端电压尽可能相同，从而使得所述第一晶体管M10的漏端与源端之间的电压差VDS10和所述第二晶体管M20的漏端与源端之间的电压差VDS20尽可能相同。由于运算放大器的增益远大于MOS管的增益，因此，相较于图1所示的电流镜电路，本申请实施例所提供的电流镜电路在工作时，所述第一晶体管M10的漏端电压和所述第二晶体管M20的漏端电压之间的差值较小，从而使得所述第一晶体管M10的漏端与源端之间的电压差VDS10和所述第二晶体管M20的漏端与源端之间的电压差VDS20之间的差值较小，所述电流镜电路的精度较高。
相应的，本申请实施例还提供了一种偏置电路结构，如图3所述，图3为本申请实施例所提供的一种偏置电路结构的结构示意图，所述偏置电路结构包括：偏置电流产生电路11和电流镜电路12；所述偏置电流产生电路11，用于产生第一偏置电流；所述电流镜电路12的输入端与所述偏置电流产生电路11的输出端相连，用于将基于所述第一偏置电流产生的第二偏置电流输出至所述电流镜电路12的输出端，提供给与所述电流镜电路输出端电连接的电子器件。其中，所述电流镜电路为上述任一实施例所述的电流镜电路。
具体的，在本申请的一个实施例中，如图4所示，图4为本申请实施例所提供的另一种偏置电路结构的结构示意图。在本申请实施例中，所述偏置电流产生电路11包括：电流源、串联的第三晶体管M30和第四晶体管M40，以及串联的第五晶体管M50和第六晶体管M60；其中，所述电流源的输入端与供电端VDD相连，用于产生第一偏置电流；所述第五晶体管M50的源端与所述电流源的输出端相连，栅端与其源端相连，漏端与所述第六晶体管M60的源端相连，所述第六晶体管M60的源端接地，栅端与其源端相连，所述第三晶体管M30的源端与所述电流镜电路12的输入端相连，栅端与第五晶体管M50的栅端相连，漏端与所述第四晶体管M40的源端相连，所述第四晶体管M40的漏端接地，栅端与所述第六晶体管M60的栅端相连，从而使得所述第三晶体管M30、第四晶体管M40、第五晶体管M50和第六晶体管M60组成电流镜，将所述电流源输出的第一偏置电流镜像到所述第三晶体管M30所在的支路中，输出给所述电流镜电路12。
需要说明的是，在本申请实施例中，所述第六晶体管M60的栅端与所述第四晶体管M40的栅端相连，源端与所述第四晶体管M40的源端相连，即所述第四晶体管M40和所述第六晶体管M60采用共源共栅结构，使得所述第四晶体管M40的栅端与源端之间的电压差VGS40和所述第六晶体管M60的栅端与源端之间的电压差VGS60相同。与此同时，在本申请施例中，所述第三晶体管M30和所述第五晶体管M50工作在饱和区，不会进入线性区，可以保证所述第四晶体管M40的漏端与源端之间的电压差VDS40和所述第六晶体管M60的漏端与源端之间的电压差VDS60相同。
需要说明的是，在本申请实施例中，所述第三晶体管M30、第四晶体管M40工作在饱和区，以使得所述电流镜电路具有较大的输入阻抗，从而使得所述电流镜电路的输入阻抗大于所述电流镜电路的输出阻抗，进而使得所述第一晶体管M10所在支路的负反馈强度大于所述第二晶体管M20所在支路的负反馈强度。
还需要说明的是，所述第三晶体管M30、第四晶体管M40、第五晶体管M50以及第六晶体管M60可以为P型场效应管也可以为N型场效应管，本申请对此并不做限制，具体视情况而定。
在本申请实施例中，所述电流镜电路12包括：第一晶体管M10，第二晶体管M20以及运算放大器OP；其中，所述第一晶体管M10的源端与供电端VDD相连，漏端为所述电流镜电路的输入端Iin与所述第三晶体管M30的源端相连；所述第二晶体管M20的源端与供电端VDD相连，栅端与所述第一晶体管M10的栅端相连，漏端为所述电流镜电路12的输出端IOUT；所述运算放大器OP的第一输入端与所述第一晶体管M10的漏端相连，第二输入端与所述第二晶体管M20的漏端相连，输出端与所述第一晶体管M10的栅端相连，即所述运算放大器OP的输出端与所述第一晶体管M10的栅端和所述第二晶体管M20的栅端均相连。其中，所述第一晶体管M10和所述第二晶体管M20均工作在饱和区。
具体的，在本申请的一个实施例中，所述第一晶体管M10的源端与供电端VDD相连，所述第二晶体管M20的源端与供电端VDD相连，即所述第一晶体管M10的源端与所述第二晶体管M20的源端均与供电端VDD相连，并且所述第一晶体管M10的栅端与所述第二晶体管M20的栅端相连，因此，在本申请实施例中，所述第一晶体管M10与所述第二晶体管M20采用共源共栅结构，从而使得所述第一晶体管M10的栅端与源端之间的电压差VGS10和所述第二晶体管M20的栅端与源端之间的电压差VGS20相同。
为了确保所述电流镜电路12的输出精度，除了保证所述第一晶体管M10的栅端与源端之间的电压差VGS10和所述第二晶体管M20的栅端与源端之间的电压差VGS20相同，还要保证所述第一晶体管M10的漏端与源端之间的电压差VDS10和所述第二晶体管M20的漏端与源端之间的电压差VDS20相同。
因此，本申请实施例所提供的电流镜电路12还包括运算放大器OP，所述运算放大器OP的第一输入端与所述第一晶体管M10的漏端相连，第二输入端与所述第二晶体管M20的漏端相连，输出端与所述第一晶体管M10的栅端以及所述第二晶体管M20的栅端相连，从而可以根据其第一输入端和其第二输入端输入的信号大小，输出不同的控制信号给所述第一晶体管M10的栅端以及所述第二晶体管M20的栅端，以调节所述第一晶体管M10的漏端电压以及所述第二晶体管M20的漏端电压，使得所述第一晶体管M10的源端与漏端之间的电压差VDS10和所述第二晶体管M20的源端与漏端之间的电压差VDS20相同。由于所述运算放大器OP的工作过程在上述各实施例中已经详细描述，这里不再赘述。
需要说明的是，在本申请实施例中，所述第一晶体管M10所在支路的晶体管数量多于所述第二晶体管M20所在支路的晶体管数量，且本申请实施例所提供的晶体管均工作在饱和区，因此，所述第一晶体管M10所在支路的阻抗大于所述第二晶体管M20所在支路的阻抗，所述第一晶体管M10所在支路的负反馈强度大于所述第二晶体管M20所在支路的负反馈强度
还需要说明的是，所述电流镜电路12的输出阻抗越小时，所述电流镜电路12中所述第二晶体管M20漏端与源端之间的电压差VDS20对与所述电流镜电路12的输出端电连接的电子器件上的电流影响越大，因此，在本申请的一个实施例中，上述任一实施例所提供的电流镜电路12在应用于阻抗较小的电子器件时，可以显著提高所述电流镜电路12的输出电流，提高与所述电流镜电路12输出端电连接的电子器件的灵敏度。
可选的，在本申请的一个实施例中，所述电流镜电路12输出端电连接的电子器件为阻性传感器等阻抗较小的电子器件。
基于此，本申请实施例还提供了一种集成电路，如图5所示，图5为本申请实施例所提供的一种集成电路的结构示意图，在本申请实施例中，所述集成电路包括：偏置电流产生电路11、电流镜电路12和阻性传感器13；具体的，在本申请实施例中，所述偏置电流产生电路11产生第一偏置电流，所述电流镜电路12的输入端与所述偏置电流产生电路11的输出端相连，输出端与所述阻性传感器13相连，将基于所述第一偏置电流产生第二偏置电流输出至所述阻性传感器13。其中，所述电流镜电路为上述任一实施例所述的电流镜电路。由于所述电流镜电路的工作过程在上述实施例中已经详细描述，这里不再赘述。
具体的，在上述任一实施例的基础上，在本申请的一个实施例中，所述阻性传感器13为霍尔传感器，在本申请的另一个实施例中，所述阻性传感器为压力传感器。在本申请的其他实施例中，所述阻性传感器还可以为其他阻抗较小的传感器，本申请对此并不做限定，具体视情况而定。
另外，本申请实施例还提供了一种电子设备，所述电子设备包括上述任一实施例所提供的集成电路。
综上，本申请实施例所提供的电流镜电路、包括该电流镜电路的偏置电路结构以及包括该电流镜电路的集成电路和包括该集成电路的电子设备，包括第一晶体管M10、第二晶体管M20和运算放大器OP，其中，所述第一晶体管M10的源端和所述第二晶体管M20的源端均与供电端相连，所述第一晶体管M10的栅端与所述第二晶体管M20的栅端相连，以实现所述第一晶体管M10和所述第二晶体管M20的共源共栅，使得所述第一晶体管M10的栅端与源端之间的电压差VGS10和所述第二晶体管M20的栅端与源端之间的电压差VGS20相同，所述第一晶体管M10的漏端与所述运算放大器OP的第一输入端相连，所述第二晶体管M20的漏端与所述运算放大器OP的第二输入端相连，所述运算放大器OP的输出端与所述第一晶体管M10的栅端和所述第二晶体管M20的栅端均相连，以通过所述运算放大器OP使得所述第一晶体管M10的漏端与源端之间的电压差VDS10和所述第二晶体管M20的漏端与源端之间的电压差VDS20相同，保证所述电流镜电路的输出精度。
而且，本申请实施例所提供的电流镜电路、包括该电流镜电路的偏置电路结构以及包括该电流镜电路的集成电路和包括该集成电路的电子设备，所述第二晶体管M20的源端与所述供电端VDD相连，漏端为所述电流镜电路的输出端，从而使得所述电流镜电路输出端的电压仅为供电端VDD与一个晶体管的漏端与源端之间的电压差VDS的电压差，减小了所述电流镜电路的电压消耗，增大了所述电流镜电路的输出电压，进而增大了所述电流镜电路的输出电流，提高了与所述电流镜电路相连的传感器的灵敏度。
另外，本申请实施例所提供的电流镜电路、包括该电流镜电路的偏置电路结构以及包括该电流镜电路的集成电路和包括该集成电路的电子设备，利用增益较大的运算放大器OP，使得所述第一晶体管M10的漏端电压和所述第二晶体管M20的漏端电压尽可能相同，从而使得所述第一晶体管M10的漏端与源端之间的电压差VDS10和所述第二晶体管M20的漏端与源端之间的电压差VDS20尽可能相同，提高了所述电流镜电路的精度。
由此可见，本申请实施例所提供的电流镜电路、包括该电流镜电路的偏置电路结构以及包括该电流镜电路的集成电路和包括该集成电路的电子设备，所述电流镜电路的精度较高，电压损耗较小，输出电压较大，输出电流较大，可以提高与所述电流镜电路相连的电子器件的灵敏度。
本说明书中各个部分采用并列和递进相结合的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，本说明书中各实施例中记载的特征可以相互替换或组合，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种电流镜电路，其特征在于，包括：
第一晶体管，所述第一晶体管的源端与供电端相连，漏端为所述电流镜电路的输入端；
第二晶体管，所述第二晶体管的源端与供电端相连，栅端与所述第一晶体管的栅端相连，漏端为所述电流镜电路的输出端；
运算放大器，所述运算放大器的第一输入端与所述第一晶体管的漏端相连，第二输入端与所述第二晶体管的漏端相连，输出端与所述第一晶体管的栅端相连。
2.根据权利要求1所述的电流镜电路，其特征在于，所述第一晶体管所在支路的负反馈强度大于所述第二晶体管所在支路的负反馈强度。
3.根据权利要求2所述的电流镜电路，其特征在于，所述电流镜电路的输出阻抗小于所述电流镜电路的输入阻抗。
4.根据权利要求1所述的电流镜电路，其特征在于，所述第一晶体管为P型场效应管，所述第二晶体管为P型场效应管。
5.根据权利要求1所述的电流镜电路，其特征在于，所述第一晶体管为N型场效应管，所述第二晶体管为N型场效应管。
6.根据权利要求1所述的电流镜电路，其特征在于，所述运算放大器的正极输入端与所述第一晶体管的漏端相连，负极输入端与所述第二晶体管的漏端相连。
7.一种偏置电路结构，其特征在于，包括：
偏置电流产生电路，用于产生第一偏置电流；
电流镜电路，所述电流镜电路的输入端与所述偏置电流产生电路的输出端相连，用于将基于所述第一偏置电流产生的第二偏置电流输出至所述电流镜电路的输出端；
其中，所述电流镜电路为权利要求1-6任一项所述的电流镜电路。
8.一种集成电路，其特征在于，包括：偏置电流产生电路、电流镜电路和阻性传感器，其中，所述偏置电流产生电路产生第一偏置电流，所述电流镜电路的输入端与所述偏置电流产生电路的输出端相连，输出端与所述阻性传感器相连，将基于所述第一偏置电流产生的第二偏置电流输出至所述阻性传感器；
其中，所述电流镜电路为权利要求1-6任一项所述的电流镜电路。
9.根据权利要求8所述的集成电路，其特征在于，所述阻性传感器为霍尔传感器或压力传感器。
10.一种电子设备，其特征在于，包括权利要求8或9所述的集成电路。
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