CN115437454A

CN115437454A - 电流镜电路

Info

Publication number: CN115437454A
Application number: CN202211146207.0A
Authority: CN
Inventors: 王野; 于翔; 谢程益
Original assignee: SG Micro Beijing Co Ltd
Current assignee: SG Micro Beijing Co Ltd
Priority date: 2022-09-20
Filing date: 2022-09-20
Publication date: 2022-12-06
Anticipated expiration: 2042-09-20
Also published as: CN115437454B

Abstract

本发明公开了一种电流镜电路，包括偏置电路，用于提供第一偏置电流、第二偏置电流以及第一偏置电压；输入电路，用于提供输入电流和输入电压；输出电路，用于提供输出电流和输出电压；电流镜主体电路，提供第一输入节点、第二输入节点、输出节点、第一偏置端以及第二偏置端，用于控制所述输入电流与所述输出电流的镜像比例，其中，第一输入节点与输入电路相连，用于接收输入电流；输出节点与输出电路相连，用于输出输出电流；第二输入节点、第一偏置端和第二偏置端与偏置电路相连，用于分别接收第一偏置电压、第一偏置电流和第二偏置电流，从而可以在不影响电流镜精度的情况下降低最低输入电压。

Description

电流镜电路

技术领域

本发明涉及集成电路技术领域，特别涉及一种电流镜电路。

背景技术

在集成电路中，电流镜电路通常作为一个偏置或信号处理模块存在于整个芯片中，现有的高精度电流镜电路，输入电压和输出电压都比较高，在对一些输入和输出的最低电压有更高要求的使用场景中，现有技术无法满足要求。

图1示出了根据现有技术的一种电流镜电路的连接示意图。如图1所示的电流镜电路是经典的威尔逊(wilson)电流镜结构，利用了共源共栅的结构来减小沟道长度调制效应对下方电流镜的影响，提高电流镜精度，但是这样会造成输入电压Vin和输出电压Vout的升高，该电路的最低输入电压Vin＝Vgs1+Vgs3，最低输出电压Vout＝Vds2+Vds4≈Vgs1+Vds4。

图2示出了根据现有技术的另一种电流镜电路的连接示意图。图2所示的电流镜电路既利用共源共栅的结构减小了沟道长度调制效应对下方电流镜的影响，提高了电流镜精度，又通过偏置电压Vb降低了输入电压Vin和输出电压Vout，该电路的最低输入电压Vin＝Vgs1，最低输出电压Vout＝Vds2+Vds4。

虽然图2所示的电流镜电路相对于图1所示的电流镜电路进行了优化，但是这两种电流镜电路需要在输入电压高于2Vgs或Vgs的条件下才能工作，因此，有待提出一种新的电流镜电路可以在更低输入电压的条件下工作。

发明内容

鉴于上述问题，本发明的目的在于提供一种电流镜电路，从而可以在不影响电流镜精度的情况下降低最低输入电压。

根据本发明的一方面，提供一种电流镜电路，包括偏置电路，用于提供第一偏置电流、第二偏置电流以及第一偏置电压；输入电路，用于提供输入电流和输入电压；输出电路，用于提供输出电流和输出电压；电流镜主体电路，提供第一输入节点、第二输入节点、输出节点、第一偏置端以及第二偏置端，用于控制所述输入电流与所述输出电流的镜像比例，其中，所述第一输入节点与所述输入电路相连，用于接收所述输入电流；所述输出节点与所述输出电路相连，用于输出所述输出电流；所述第二输入节点、所述第一偏置端和所述第二偏置端与所述偏置电路相连，用于分别接收所述第一偏置电压、所述第一偏置电流和所述第二偏置电流。

可选地，所述电流镜主体电路包括第一晶体管，源端接地；第二晶体管，源端接地，栅端与所述第一晶体管的栅端相连用于接收所述第一偏置电压，其中，所述第二晶体管与所述第一晶体管相连的节点为所述第二输入节点；第四晶体管，漏端为所述第一偏置端用于接收所述第一偏置电流，源端与所述第一晶体管的漏端相连，其中，所述第四晶体管与所述第一晶体管相连的节点为所述第一输入节点；第五晶体管，漏端为所述第二偏置端用于接收所述第二偏置电流，源端与所述第二晶体管的漏端相连，栅端与所述第四晶体管的栅端相连用于接收第二偏置电压，其中，所述第五晶体管与所述第二晶体管相连的节点为所述输出节点。

可选地，所述输入电路包括第三电流源，输入端连接至电源，输出端用于提供所述输入电流和输入电压；第六晶体管，漏端与所述第三电流源的输出端相连，栅端用于接收所述第二偏置电压，源端与所述第一晶体管的漏端相连。

可选地，所述输出电路包括第三晶体管，漏端用于提供所述输出电流和输出电压，栅端用于接收所述第二偏置电压，源端与所述第二晶体管的漏端相连。

可选地，所述电流镜电路在工作状态下的输入电压不低于所述第六晶体管的漏端和源端之间的电压差与所述第一晶体管的漏端和源端之间的电压差之和。

可选地，所述电流镜电路在工作状态下的输出电压不低于所述第三晶体管的漏端和源端之间的电压差与所述第二晶体管的漏端和源端之间的电压差之和。

可选地，所述偏置电路包括第一电流源，输入端连接至所述电源，输出端与所述第四晶体管的漏端相连；第二电流源，输入端连接至所述电源，输出端与所述第五晶体管的漏端相连，其中，所述第一电流源与所述第四晶体管相连的节点用于提供所述第一偏置电压。

可选地，所述第一电流源用于提供所述第一偏置电流，所述第二电流源用于提供所述第二偏置电流，其中，所述第一偏置电流和所述第二偏置电流的电流比例与所述第四晶体管和所述第五晶体管的尺寸比例相等。

可选地，所述第一至第六晶体管均为NMOS管。

本发明提供的电流镜电路，通过偏置电路向第一晶体管和第二晶体管的栅端提供第一偏置电压，以使第一晶体管和第二晶体管工作于饱和区，从而在输入电压不小于第六晶体管的漏端和源端的电压差与第一晶体管的漏端和源端的电压差之和时即可工作，降低了电流镜电路工作时的最低输入电压，且最低输出电压的电压值与最低输入电压的电压值相等，适用于对电流镜电路的输入电压和输出电压有更高要求的集成电路。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出了根据现有技术的一种电流镜电路的连接示意图；

图2示出了根据现有技术的另一种电流镜电路的连接示意图；

图3示出了根据本发明实施例的电流镜电路的连接示意图；

图4示出了MOS管在不同工作状态下电压随时间变化的示意图。

具体实施方式

以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件或者模块采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

应当理解，在以下的描述中，“电路”可包括单个或多个组合的硬件电路、可编程电路、状态机电路和/或能存储由可编程电路执行的指令的元件。当称元件或电路“连接到”另一元件或称元件或电路“连接在”两个节点之间时，它可以直接耦合或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的，或者其结合。相反，当称元件“直接耦合到”或“直接连接到”另一元件时，意味着两者不存在中间元件。

同时，在本专利说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域普通技术人员应当可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本专利说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。

此外，还需要说明的是，在本文中，诸如第一和第二之类的关系术语仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其它变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

图3示出了根据本发明实施例的电流镜电路的连接示意图，如图3所示，该电流镜电路包括输入电路110、偏置电路120、电流镜主体电路130以及输出电路140。

输入电路110的输入端与电源VDD相连，用于提供输入电流Iin和输入电压Vin。

输出电路140与电流镜主体电路130相连，用于提供输出电流Iout和输出电压Vout。

偏置电路120与电流镜主体电路130相连，用于向电流镜主体电路130提供偏置电流I1、I2以及偏置电压VA。

电流镜主体电路130提供输入节点B、输入节点C、输出节点D、第一偏置端E以及第二偏置端F，用于控制输入电流Iin与输出电流Iout的镜像比例，其中，输入节点C与输入电路110相连，用于接收输入电流Iin，输出节点D与输出电路140相连，用于输出输出电流Iout，输入节点B、第一偏置端E和第二偏置端F与偏置电路120相连，用于分别接收偏置电压VA、第一偏置电流I1和第二偏置电流I2。

电流镜主体电路130包括晶体管M1、晶体管M2、晶体管M4和晶体管M5，晶体管M4和晶体管M5的源端分别连接至晶体管M1和晶体管M2的漏端，晶体管M4和晶体管M5的漏端分别接收偏置电路120提供的偏置电流I1和偏置电流I2，晶体管M4和晶体管M5的栅端相连用于接收外部电路提供的偏置电压Vb1，偏置电压Vb1保证了晶体管M4和晶体管M5工作在饱和区，晶体管M1的漏端还与输入电路110的输出端相连，晶体管M2的漏端还与输出电路140的输入端相连，晶体管M1和晶体管M2的源端接地，晶体管M1和晶体管M2的栅端相连用于接收偏置电路120提供的偏置电压VA，偏置电压VA保证了晶体管M1和晶体管M2工作在饱和区，从而避免电流镜主体电路130在镜像过程中发生失配。

其中，电流镜主体电路130的晶体管M4和晶体管M5的漏端分别为第一偏置端E和第二偏置端F，晶体管M4与晶体管M1相连的节点为输入节点C，晶体管M5与晶体管M2相连的节点为输出节点D，晶体管M1和晶体管M2的相连的节点为输入节点B。

偏置电路120包括连接于电源VDD与晶体管M4的漏端之间的第一电流源121以及连接于电源VDD与晶体管M5的漏端之间的第二电流源122，其中，第一电流源121和第二电流源122用于分别向晶体管M4的漏端和晶体管M5的漏端提供偏置电流I1和偏置电流I2，晶体管M4的漏端与第一电流源121相连的节点A连接至输入节点B，以向输入节点B提供偏置电压VA，从而在保证晶体管M4和晶体管M5工作在饱和区。

在本申请中，晶体管M1-M6的尺寸比例需要满足M6:M3＝M4:M5＝M1:M2。其中，I1:I2＝M4:M5，Iin:Iout＝M6:M3，则I1+Iin:I2+Iout＝M6:M3＝M4:M5＝M1:M2，从而保证了节点C和节点D的电流比例与晶体管M1和晶体管M2的尺寸比例相同，使得晶体管M1的漏端电压等于晶体管M2的漏端电压。

由于晶体管M1和晶体管M2漏端电压相等且栅端相连、源端均接地，所以晶体管M1的栅端与源端之间的电压差Vgs1和晶体管M2的栅端与源端之间的电压差Vgs2相等，晶体管M1的漏端与源端之间的电压差Vds1和晶体管M2的漏端与源端之间的电压差Vds2相等，从而确保了电流镜电路的输出精准度。

输入电路110包括依次连接于电源VDD与晶体管M1漏端的第三电流源111和晶体管M6，其中，第三电流源111用于向晶体管M6的漏端提供输入电流Iin和输入电压Vin，晶体管M6的栅端用于接收偏置电压Vb1，晶体管M6的源端连接至晶体管M1和晶体管M4相连的输入节点C，偏置电压Vb1保证了晶体管M6工作在饱和区。

输出电路140包括晶体管M3，晶体管M3的漏端用作电流镜电路的输出端，用于提供输出电流Iout以及输出电压Vout，栅端用于接收偏置电压Vb1，源端连接至晶体管M2与晶体管M5相连的输出节点D，偏置电压Vb1保证了晶体管M3工作在饱和区。

由偏置电路120提供晶体管M1和晶体管M2的栅端电压，打破了传统电路由输入电压Vin为晶体管M1和晶体管M2提供栅端电压的做法，使得电流镜电路的不再需要在输入电压Vin不小于晶体管M1的栅端与源端之间的电压差Vgs1时工作。

本申请的电流镜电路在输入电压Vin不小于晶体管M6的漏端与源端之间的电压差Vds6和晶体管M1的漏端与源端之间的电压差Vds1之和，输出电压Vout不小于晶体管M3的漏端与源端之间的电压差Vds3和晶体管M2的漏端与源端之间的电压差Vds2之和时即可正常工作，即本申请的电流镜电路的最低输入电压Vin＝Vds6+Vds1，最低输出电压Vout＝Vds2+Vds3。

进一步地，晶体管M1-M6的类型相同，晶体管M1-M6均为NMOS管或者晶体管M1-M6均为PMOS管。

进一步地，晶体管M1-M6可以部分为NMOS管，部分为PMOS管。

图4示出了MOS管在不同工作状态下电压随时间变化的示意图。图4中t0-t1阶段表示MOS管工作于截止区，此时MOS管的漏端和源端的电压差Vds较高，处于稳定值；t1时刻，MOS管的栅端和源端的电压差Vgs等于阈值电压Vth，MOS管导通，MOS管的漏端和源端的电压差Vds开始缓慢下降；t2-t3阶段，MOS管的栅端和源端的电压差Vgs到达米勒平台电压，MOS管工作于放大区，MOS管的漏端和源端的电压差Vds迅速下降；t3-t4阶段，MOS管的米勒平台效应消失，MOS管工作于饱和区，MOS管栅端和源端的电压差Vgs逐渐上升至电源电压VDD，由于MOS管的导通电阻Rdson未降到最低，所以MOS管的漏端和源端的电压差Vds还会缓慢降低；t4时刻之后，MOS管依旧工作于饱和区，但是MOS管的导通电阻Rdson降至最低，所以MOS管漏端和源端的电压差Vds维持于较低值，MOS管栅端和源端的电压差Vgs维持于电源电压VDD。

从图4可以看出，当MOS管工作于饱和区之后，MOS管漏端和源端的电压差Vds远低于栅端和源端的电压差Vgs，由于本申请的所有晶体管M1-M6均工作于饱和区，所以本申请的电流镜电路工作时的最低输入电压Vds1+Vds6远低于现有技术的最低输入电压Vgs1。

根据本发明实施例提供的电流镜电路，通过偏置电路120向晶体管M1和晶体管M2的栅端提供偏置电压VA，保证了晶体管M1和晶体管M2工作于饱和区，使得本申请的电流镜电路在输入电压Vin不小于晶体管M6的漏端和源端的电压差Vds6与晶体管M1的漏端和源端的电压差Vds1之和时即可工作，降低了电流镜电路的最低输入电压Vin，且最低输出电压Vout也与现有技术中的最低输出电压2Vds相等，可以适用于对电流镜电路的输入电压Vin和输出电压Vout有更高要求的集成电路。

依照本发明的实施例如上文，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明的保护范围应当以本发明权利要求及其等效物所界定的范围为准。

Claims

1.一种电流镜电路，包括：

偏置电路，用于提供第一偏置电流、第二偏置电流以及第一偏置电压；

输入电路，用于提供输入电流和输入电压；

输出电路，用于提供输出电流和输出电压；

电流镜主体电路，提供第一输入节点、第二输入节点、输出节点、第一偏置端以及第二偏置端，用于控制所述输入电流与所述输出电流的镜像比例，

其中，所述第一输入节点与所述输入电路相连，用于接收所述输入电流；

所述输出节点与所述输出电路相连，用于输出所述输出电流；

所述第二输入节点、所述第一偏置端和所述第二偏置端与所述偏置电路相连，用于分别接收所述第一偏置电压、所述第一偏置电流和所述第二偏置电流。

2.根据权利要求1所述的电流镜电路，其中，所述电流镜主体电路包括：

第一晶体管，源端接地；

第二晶体管，源端接地，栅端与所述第一晶体管的栅端相连用于接收所述第一偏置电压，其中，所述第二晶体管与所述第一晶体管相连的节点为所述第二输入节点；

第四晶体管，漏端为所述第一偏置端用于接收所述第一偏置电流，源端与所述第一晶体管的漏端相连，其中，所述第四晶体管与所述第一晶体管相连的节点为所述第一输入节点；

第五晶体管，漏端为所述第二偏置端用于接收所述第二偏置电流，源端与所述第二晶体管的漏端相连，栅端与所述第四晶体管的栅端相连用于接收第二偏置电压，其中，所述第五晶体管与所述第二晶体管相连的节点为所述输出节点。

3.根据权利要求2所述的电流镜电路，其中，所述输入电路包括：

第三电流源，输入端连接至电源，输出端用于提供所述输入电流和输入电压；

第六晶体管，漏端与所述第三电流源的输出端相连，栅端用于接收所述第二偏置电压，源端与所述第一晶体管的漏端相连。

4.根据权利要求3所述的电流镜电路，其中，所述输出电路包括：

第三晶体管，漏端用于提供所述输出电流和输出电压，栅端用于接收所述第二偏置电压，源端与所述第二晶体管的漏端相连。

5.根据权利要求4所述的电流镜电路，其中，所述电流镜电路在工作状态下的输入电压不低于所述第六晶体管的漏端和源端之间的电压差与所述第一晶体管的漏端和源端之间的电压差之和。

6.根据权利要求5所述的电流镜电路，其中，所述电流镜电路在工作状态下的输出电压不低于所述第三晶体管的漏端和源端之间的电压差与所述第二晶体管的漏端和源端之间的电压差之和。

7.根据权利要求3所述的电流镜电路，其中，所述偏置电路包括：

第一电流源，输入端连接至所述电源，输出端与所述第四晶体管的漏端相连；

第二电流源，输入端连接至所述电源，输出端与所述第五晶体管的漏端相连。

8.根据权利要求7所述的电流镜电路，其中，所述第一电流源与所述第四晶体管相连的节点用于提供所述第一偏置电压。

9.根据权利要求7所述的电流镜电路，其中，所述第一电流源用于提供所述第一偏置电流，所述第二电流源用于提供所述第二偏置电流，其中，所述第一偏置电流与所述第二偏置电流的电流比例和所述第四晶体管和所述第五晶体管的尺寸比例相等。

10.根据权利要求1-9任一项所述的电流镜电路，其中，所述第一至第六晶体管均为NMOS管。