CN111883649B - 一种异质衬底上的薄膜结构及其制备方法 - Google Patents
一种异质衬底上的薄膜结构及其制备方法 Download PDFInfo
- Publication number
- CN111883649B CN111883649B CN202010719062.3A CN202010719062A CN111883649B CN 111883649 B CN111883649 B CN 111883649B CN 202010719062 A CN202010719062 A CN 202010719062A CN 111883649 B CN111883649 B CN 111883649B
- Authority
- CN
- China
- Prior art keywords
- thin film
- substrate layer
- film material
- layer
- material substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 218
- 239000010409 thin film Substances 0.000 title claims abstract description 142
- 238000002360 preparation method Methods 0.000 title abstract description 11
- 239000000463 material Substances 0.000 claims abstract description 133
- 238000000137 annealing Methods 0.000 claims abstract description 87
- 238000000034 method Methods 0.000 claims abstract description 64
- 230000008646 thermal stress Effects 0.000 claims abstract description 55
- 230000007547 defect Effects 0.000 claims abstract description 53
- 230000035882 stress Effects 0.000 claims abstract description 41
- 230000008569 process Effects 0.000 claims abstract description 32
- 239000010408 film Substances 0.000 claims abstract description 6
- 230000008859 change Effects 0.000 claims description 19
- 238000009826 distribution Methods 0.000 claims description 16
- 150000002500 ions Chemical class 0.000 claims description 13
- 238000004458 analytical method Methods 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 8
- 238000012544 monitoring process Methods 0.000 claims description 5
- 230000004660 morphological change Effects 0.000 claims description 5
- 230000003287 optical effect Effects 0.000 claims description 5
- 229910003327 LiNbO3 Inorganic materials 0.000 claims description 3
- 229910012463 LiTaO3 Inorganic materials 0.000 claims description 3
- 239000007789 gas Substances 0.000 claims description 3
- 239000011521 glass Substances 0.000 claims description 3
- 239000001257 hydrogen Substances 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- -1 hydrogen ions Chemical class 0.000 claims description 3
- 229910052594 sapphire Inorganic materials 0.000 claims description 3
- 239000010980 sapphire Substances 0.000 claims description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 3
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 3
- 235000012431 wafers Nutrition 0.000 description 39
- 238000010586 diagram Methods 0.000 description 6
- 238000004088 simulation Methods 0.000 description 6
- 238000004220 aggregation Methods 0.000 description 3
- 230000002776 aggregation Effects 0.000 description 3
- 230000001276 controlling effect Effects 0.000 description 3
- 230000001105 regulatory effect Effects 0.000 description 3
- WSMQKESQZFQMFW-UHFFFAOYSA-N 5-methyl-pyrazole-3-carboxylic acid Chemical compound CC1=CC(C(O)=O)=NN1 WSMQKESQZFQMFW-UHFFFAOYSA-N 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 238000005452 bending Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67242—Apparatus for monitoring, sorting or marking
- H01L21/67248—Temperature monitoring
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/01—Manufacture or treatment
- H10N30/04—Treatments to modify a piezoelectric or electrostrictive property, e.g. polarisation characteristics, vibration characteristics or mode tuning
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/01—Manufacture or treatment
- H10N30/07—Forming of piezoelectric or electrostrictive parts or bodies on an electrical element or another base
- H10N30/072—Forming of piezoelectric or electrostrictive parts or bodies on an electrical element or another base by laminating or bonding of piezoelectric or electrostrictive bodies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/50—Piezoelectric or electrostrictive devices having a stacked or multilayer structure
- H10N30/508—Piezoelectric or electrostrictive devices having a stacked or multilayer structure adapted for alleviating internal stress, e.g. cracking control layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/704—Piezoelectric or electrostrictive devices based on piezoelectric or electrostrictive films or coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
- H01L2221/68386—Separation by peeling
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physical Vapour Deposition (AREA)
Abstract
本发明涉及薄膜材料技术领域，特别涉及一种异质衬底上的薄膜结构及其制备方法，包括：提供键合体，键合体包括异质衬底层和键合于异质衬底层上的薄膜材料基板层，薄膜材料基板层中具有缺陷层；获取预设剥离应力，所述预设剥离应力为在第一退火温度时所述薄膜材料基板层中所述缺陷层处的第一最大热应力；在第一退火温度条件下，对键合体进行退火处理，使薄膜材料基板层以预设剥离应力沿缺陷层开始剥离；在剥离过程中，通过调整退火温度控制薄膜材料基板层以预设剥离应力沿缺陷层剥离，至得到异质衬底上的薄膜结构。本发明能够有效降低热应力差异对薄膜剥离厚度的影响，提高异质衬底上薄膜结构的厚度均一性。
Description
技术领域
本发明涉及薄膜材料技术领域，特别涉及一种异质衬底上的薄膜结构及其制备方法。
背景技术
智能剥离方法(Smart-Cut)是当前制备功能材料薄膜的主要方法之一，例如在异质衬底上制备硅薄膜(SOI)晶圆或压电材料薄膜(POI)晶圆等。在其制备过程中，需要在功能材料基板中形成缺陷层，并进行退火，以使功能材料基板剥离，得到功能材料薄膜层。但在退火过程中，由于线膨胀系数差异，异质衬底与功能材料基板形成的键合体会产生弯曲，从而造成功能材料基板内的热应力差异，进而影响薄膜剥离厚度的均一性，如图1示出的现有技术中剥离制备的硅衬底上钽酸锂薄膜结构的厚度分布图。
因此，需要提供一种改进的异质衬底上的薄膜结构的制备方法，以解决上述现有技术中存在的问题。
发明内容
针对现有技术的上述问题，本公开提供一种异质衬底上的薄膜结构及其制备方法，具体技术方案如下：
一方面，本公开提供一种异质衬底上的薄膜结构制备方法，所述方法包括：
提供键合体，所述键合体包括异质衬底层和键合于所述异质衬底层上的薄膜材料基板层，所述薄膜材料基板层中具有缺陷层；
获取预设剥离应力，所述预设剥离应力为在第一退火温度时所述薄膜材料基板层中所述缺陷层处的第一最大热应力；
在所述第一退火温度条件下，对所述键合体进行退火处理，使所述薄膜材料基板层以所述预设剥离应力沿所述缺陷层开始剥离；
在剥离过程中，通过调整退火温度控制所述薄膜材料基板层以所述预设剥离应力沿所述缺陷层剥离，至得到所述异质衬底上的薄膜结构。
另一方面，本公开提供一种异质衬底上的薄膜结构，采用如上述的制备方法制得。
由于上述技术方案，本发明提供的异质衬底上的薄膜结构及其制备方法，具有以下有益效果：
本公开通过调整键合体的退火温度，调控薄膜材料基板的剥离条件，以控制其在同一应力条件下完成剥离过程，有效降低热应力差异对薄膜剥离厚度的影响，提高异质衬底上薄膜结构的厚度均一性。
附图说明
为了更清楚地说明本发明的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它附图。
图1：本公开实施例提供的现有技术中剥离制备的硅衬底上钽酸锂薄膜结构的厚度分布图；
图2：本公开实施例提供的异质衬底上的薄膜结构的制备方法的流程图；
图3：本公开实施例提供的键合体在第一退火温度条件下的第一热应力分布模拟图；
图4：本公开实施例提供的异质衬底上的薄膜结构的制备过程中牛顿环状态变化模拟图。
其中，1-发生剥离前的压电材料晶圆基板层，2-剥离初期的压电材料晶圆基板层，3-剥离中期的压电材料晶圆基板层，4-压电材料晶圆薄膜结构，A-未剥离的压电材料晶圆基板层，B-牛顿环。
具体实施方式
下面将结合本发明实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
对于以下定义的术语，除非在权利要求书或本说明书中的其他地方给出一个不同的定义，否则应当应用这些定义。所有数值无论是否被明确指示，在此均被定义为由术语“约”修饰。术语“约”大体上是指一个数值范围，本领域的普通技术人员将该数值范围视为等同于所陈述的值以产生实质上相同的性质、功能、结果等。由一个低值和一个高值指示的一个数值范围被定义为包括该数值范围内包括的所有数值以及该数值范围内包括的所有子范围。
需要说明的是，本公开的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。
以下介绍本公开实施例提供的异质衬底上的薄膜结构制备方法，请参考图2，图2是所述制备方法的流程示意图。本说明书提供了如实施例或流程图所述的方法操作步骤，但基于常规或者无创造性的劳动可以包括更多或者更少的操作步骤。实施例中列举的步骤顺序仅仅为众多步骤执行顺序中的一种方式，不代表唯一的执行顺序。在实际中的制备方法执行时，可以按照实施例或者附图所示的方法顺序执行或者并行执行。所述方法包括：
S100：提供键合体，所述键合体包括异质衬底层和键合于所述异质衬底层上的薄膜材料基板层，所述薄膜材料基板层中具有缺陷层；
其中，所述异质衬底层与所述薄膜材料基板层由不同的材料构成。
在实际应用中，所述缺陷层的深度直接影响薄膜结构的厚度，缺陷层与键合面间的距离越小，制备的薄膜结构的厚度越小。
在一些实施例中，所述异质衬底层整体或其表面可以为绝缘体。
S200：获取预设剥离应力，所述预设剥离应力为在第一退火温度时所述薄膜材料基板层中所述缺陷层处的第一最大热应力；
需要说明的是，相对于所述薄膜材料基板的厚度，所述缺陷层的厚度很小，因此，所述缺陷层处并不是严格限定为缺陷层位置，可以为所述缺陷层附近，或者靠近所述缺陷层的位置。
在实际应用中，所述第一退火温度可以通过实验确定，也可以根据模拟计算确定。不同的离子注入剂量和预期剥离时间可以设置不同的第一退火温度，在所述第一退火温度条件下对所述键合体进行退火时，所述薄膜材料基板能够沿所述缺陷层开始剥离。
进一步地，可以优化所述第一退火温度，使得在第一退火温度下，所述第一最大热应力对应的位置尽可能靠近所述缺陷层。
在一些实施例中，产生所述第一最大热应力的位置位于所述薄膜材料基板层的边缘，且靠近所述缺陷层的位置。
在一个实施例中，所述薄膜材料基板为圆板，所述第一最大热应力对应的位置为所述薄膜材料基板侧面的、靠近所述缺陷层的一圈区域。
在另一个实施例中，所述薄膜材料基板为方板，所述第一最大热应力对应的位置分别位于所述薄膜材料基板四个侧边的、靠近所述缺陷层的区域。
S300：在所述第一退火温度条件下，对所述键合体进行退火处理，使所述薄膜材料基板层以所述预设剥离应力沿所述缺陷层开始剥离；
在实际应用中，退火时缺陷层内的缺陷会发生演化聚集，以形成多孔层，热应力会影响演化聚集的深度。具体地，热应力越大，演化聚集的深度越深，多孔层形成的深度越深，剥离后得到的薄膜结构厚度越大；热应力越小，演化聚集的深度越浅，多孔层形成的深度越浅，剥离后得到的薄膜结构厚度越小。
进一步地，由于线膨胀系数差异，键合体在退火温度下会产生弯曲，从而造成热应力差异，对缺陷层演化聚集的深度有重要影响，从而影响剥离后薄膜结构厚度的均一性。在一些情况下，薄膜结构的厚度差异可以达到10nm-50nm，十分不利于后续工艺的处理。
S400：在剥离过程中，通过调整退火温度控制所述薄膜材料基板层以所述预设剥离应力沿所述缺陷层剥离，至得到所述异质衬底上的薄膜结构。
在实际应用中，在剥离过程中，控制所述薄膜材料基板层发生剥离位置的应力约等于所述预设剥离应力。
如此，通过调整键合体的退火温度，调控薄膜材料基板层的剥离条件，以控制其在同一应力条件下完成剥离过程，有效降低热应力差异对薄膜剥离厚度的影响，提高异质衬底上薄膜结构的厚度均一性。
基于上述部分或全部实施方式，本公开实施例中，所述步骤S200可以包括：
S210：获取所述键合体的第一建模结果；
在实际应用中，可以根据所述键合体的尺寸、异质衬底层的厚度和薄膜材料基板层的厚度直接对所述键合体进行建模，得到第一建模结果；也可以分别获取异质衬底和薄膜材料基板的尺寸和厚度，对异质衬底和薄膜材料基板进行建模，再模拟得到键合体的第一建模结果。
S220：根据所述第一建模结果，以及所述薄膜材料基板层和所述异质衬底层的热力学参数进行有限元分析，得到在第一退火温度时所述薄膜材料基板层的第一热应力分布；
具体实施例中，所述热力学参数包括但不限于弹性模量、泊松比、线膨胀系数、材料密度和刚度矩阵等中的一个或几个。
S230：根据所述第一热应力分布确定所述薄膜材料基板层的、位于所述缺陷层处的第一最大热应力。
基于上述部分或全部实施方式，本公开实施例中，所述步骤S400可以包括：
S410：监测所述薄膜材料基板层在剥离过程中的形态变化。
在实际应用中，所述薄膜材料基板层在第一退火温度下开始剥离，完成剥离的位置厚度变小，产生形态变化，此时未剥离上的薄膜材料基板层的、位于缺陷层处的最大应力发生变化。
S420：根据所述形态变化更新所述第一建模结果，得到第二建模结果。
在实际应用中，根据薄膜材料基板层的形态变化，如尺寸变化，更新键合体的第一建模结果。
具体实施例中，可以间隔预设时间更新建模结果。
S430：根据所述第二建模结果，以及所述薄膜材料基板层和所述异质衬底层的热力学参数进行有限元分析，得到在所述第一退火温度条件下、当前形态的所述薄膜材料基板层的第二热应力分布。
S440：根据所述第二热应力分布确定当前形态的所述薄膜材料基板层的、位于所述缺陷层处的第二最大热应力。
在一些实施例中，此时确定的第二最大热应力小于所述第一最大热应力。
S450：根据所述第二建模结果和第二最大热应力进行有限元分析，得到当所述第二最大热应力等于所述预设剥离应力时的第二退火温度。
在实际应用中，根据第二建模结果，以及所述薄膜材料基板层和所述异质衬底层的热力学参数进行有限元分析，以退火温度为变量，计算得到第二退火温度；在处于第二退火温度条件下时，当前形态下，未剥离的薄膜材料基板缺陷层处的第二最大热应力等于预设剥离应力。
在一些实施例中，所述第二退火温度大于所述第一退火温度。
S460：调整退火温度至所述第二退火温度，使当前形态的所述薄膜材料基板层继续以所述预设剥离应力剥离。
在实际应用中，调整退火实验装置中的退火温度，至等于根据有限元计算得到的第二退火温度。
S470：重复上述过程至剥离过程结束，得到所述异质衬底上的薄膜结构。
在一些实施例中，在剥离过程中，根据所述薄膜材料基板层的形态变化进行建模结果的更新迭代，得到第N次建模结果，代入有限元分析得到第一退火温度条件下的第N次热应力分布，以确定第N最大应力，进而得到第N最大应力等于预设剥离应力时对应的第N退火温度，调整退火温度至所述第N退火温度，使当前形态的所述薄膜材料基板层继续以所述预设剥离应力剥离，至得到所述异质衬底上的薄膜结构。
在另一些实施例中，在剥离过程中，根据所述薄膜材料基板层的形态变化进行建模结果的更新迭代，得到第N次建模结果，代入有限元分析得到第N-1退火温度条件下的第N次热应力分布，以确定第N最大应力，进而得到第N最大应力等于预设剥离应力时对应的第N退火温度，调整退火温度至所述第N退火温度，使当前形态的所述薄膜材料基板层继续以所述预设剥离应力剥离，至得到所述异质衬底上的薄膜结构。
基于上述部分或全部实施方式，在一些实施例中，所述步骤S410可以包括：
S411：利用光学设备监测所述薄膜材料基板层在剥离过程中的牛顿环状态变化。
S412：根据所述牛顿环状态变化得到所述薄膜材料基板层在剥离过程中的形态变化。
在实际应用中，初始状态下的薄膜材料基板间与衬底基板层间没有空气隙，因而不能产生牛顿环。在进行退火处理过程中，薄膜材料基板层上完成剥离的区域形成薄膜，该剥离过程能够在形成薄膜的区域引入空气隙，光学设备发射的光线在薄膜上产生衍射，进而形成牛顿环，可以通过产生或未产生牛顿环的区域观察剥离进度，以及估测当前形态的薄膜材料基板层的形状和大小。
具体实施例中，所述光学设备可以发射可见光线和/或红外光线。
在一些实施例中，所述牛顿环状态变化包括最内圈牛顿环的位置变化。
基于上述部分或全部实施方式，本公开实施例中，所述方法还可以包括：
S500：统计剥离过程中退火温度随时间变化的温度曲线。
S600：根据至少一次统计的温度曲线对所述第一建模结果对应的键合体进行退火处理，得到所述异质衬底上的薄膜结构。
在实际应用中，当具有多次统计的退火温度随时间变化的温度曲线时，可以将多条温度曲线拟合处理，得到一条拟合温度曲线，根据拟合温度曲线对具有相同或相似的第一建模结果的所述键合体进行退火处理。
基于上述部分或全部实施方式，本公开实施例中，所述键合体包括采用下述方式制备：
S110：提供异质衬底和薄膜材料基板；
S120：对所述薄膜材料基板进行离子注入，以形成缺陷层；
S130：键合所述异质衬底和具有所述缺陷层的薄膜材料基板，得到所述键合体；其中，所述薄膜材料基板的、靠近所述缺陷层的表面为键合面。
基于上述部分或全部实施方式，在一些实施例中，所述离子注入所注入的离子包括氢离子和稀有气体离子中的一种或几种。
基于上述部分或全部实施方式，在一些实施例中，在离子注入过程中，注入离子的能量范围为20kev～2000kev，注入离子的剂量为1e15～1e17。
在实际应用中，所述注入离子的能量越高，剂量越大，其注入深度越深，缺陷层与键合面间的距离越大。
基于上述部分或全部实施方式，在一些实施例中，所述薄膜结构的厚度为10nm～2000nm。
基于上述部分或全部实施方式，在一些实施例中，所述异质衬底层为硅衬底层、玻璃衬底层、碳化硅衬底层、蓝宝石衬底层或具有氧化层的硅衬底层。
基于上述部分或全部实施方式，在一些实施例中，所述薄膜材料基板层为LiNbO3基板层或LiTaO3基板层。
基于上述部分或全部实施方式，在一些实施例中，所述第一退火温度为100℃～300℃。整个退火过程中的退火温度也可以为100℃～300℃。
本公开实施例还提供的一种异质衬底上的薄膜结构，采用前文所述的制备方法制得。
综上，本公开通过调整键合体的退火温度，调控薄膜材料基板的剥离条件，以控制其在同一应力条件下完成剥离过程，有效降低热应力差异对薄膜剥离厚度的影响，提高异质衬底上薄膜结构的厚度均一性。
实施例1
本实施例公开一种异质衬底上的薄膜结构制备方法，请参考图1和图3-4，所述制备方法包括如下步骤：
S1：提供薄膜材料基板和异质衬底；
其中，薄膜材料基板为压电材料晶圆基板，所述压电材料晶圆基板为LiNbO3基板或LiTaO3基板；异质衬底为硅衬底、玻璃衬底、碳化硅衬底、蓝宝石衬底或具有氧化层的硅衬底。
S2：对所述压电材料晶圆基板进行离子注入，以形成缺陷层；其中，注入的离子包括氢离子和稀有气体离子中的一种或几种，注入离子的能量范围为20kev～2000kev，注入离子的剂量为1e15～1e17。
S3：分别获取压电材料晶圆基板和异质衬底的直径和厚度，对异质衬底和薄膜材料基板进行建模，再模拟得到键合体的第一建模结果。
S4：将压电材料晶圆基板的键合面键合于异质衬底上，得到具有异质衬底层和压电材料晶圆基板层的键合体；其中，键合面为靠近缺陷层的表面。
S5：将第一建模结果、压电材料晶圆基板和异质衬底的热力学参数代入有限元分析，设定退火温度为第一退火温度，得到压电材料晶圆基板的第一热应力分布。
请参考图3，图3示出了键合体在第一退火温度条件下的第一热应力分布模拟图，图中上层为压电材料晶圆基板层，下层为异质衬底层。
其中，第一退火温度为100℃～300℃。
S6：根据第一热应力分布得到压电材料晶圆基板层的、位于缺陷层处的第一最大热应力，将第一最大热应力作为预设剥离应力。
如图3所示，在第一退火温度条件下，键合体产生了弯曲变形，位于压电材料晶圆基板层侧面的、缺陷层处(图3中的虚线方框区域)的热应力最大，即位于压电材料晶圆基板层的边缘处，靠近键合面的位置，该处的热应力为第一最大热应力。
S7：在第一退火温度的条件下对键合体进行退火处理，使压电材料晶圆基板层以预设剥离应力开始剥离，初始剥离的位置位于产生第一最大热应力的位置。
本实施例中，压电材料晶圆基板层沿径向从最外圈向内、沿缺陷层开始剥离。
S8：利用红外光学设备发射红外光至压电材料晶圆基板层，得到在剥离过程中，第一个预设时间段时压电材料晶圆基板层的牛顿环状态变化。
S9：根据牛顿环状态变化得到第一个预设时间段时，压电材料晶圆基板层的直径变化。
请参考图4，图4示出了异质衬底上的薄膜结构的制备过程中的牛顿环状态变化模拟图，发生剥离前的薄膜材料基板层1与衬底基板层之间没有空气隙，因此不会产生牛顿环B。在退火过程开始后，压电材料晶圆基板层从外圈开始逐渐剥离，完成剥离的区域引入了空气隙，在红外光的照射下产生牛顿环B，剥离中期的压电材料晶圆基板层3上的牛顿环数量明显多于剥离初期的压电材料晶圆基板层2。压电材料晶圆基板层上产生最大热应力的位置沿其径向朝向圆心方向移动，根据最内圈的牛顿环B位置可以确定未剥离的压电材料晶圆基板层A的直径，以确定压电材料晶圆基板层的直径变化。
S10：根据直径变化更新键合体的第一建模结果，得到第二建模结果；
S11：将第二建模结果、压电材料晶圆基板和异质衬底的热力学参数代入有限元分析，设定退火温度为第一退火温度，得到未剥离的压电材料晶圆基板层A的第二热应力分布。
S12：根据第二热应力分布得到压电材料晶圆基板层的、位于缺陷层处的第二最大热应力。第二最大应力的位置位于未剥离的压电材料晶圆基板层A的侧面。
S13：通过有限元分析进行计算，得到当第二最大热应力等于预设剥离应力(第一最大热应力)时的第二退火温度。
S14：调整当前退火装置中的退火温度至第二退火温度，使未剥离的压电材料晶圆基板层A继续以预设剥离应力沿径向从最外圈向内剥离。
S15：重复上述步骤至剥离过程结束，得到所述异质衬底上的压电材料晶圆薄膜结构4。
实施例2
本实施例公开一种异质衬底上的薄膜结构制备方法，与实施例1相类似之处在此不再赘述，本实施例与实施例1的不同之处在于：
在一种实施方式中，所述制备方法还包括：
S16：统计一次制备过程中步骤S7-S15中退火温度随时间变化的温度曲线。
S17：提供具有相同或相似的第一建模结果的键合体，控制退火设备按上述温度曲线对该键合体进行退火处理，得到异质衬底上的压电材料晶圆薄膜结构4。
在另一种实施方式中，所述制备方法还包括：
S16：统计N次制备过程中步骤S7-S15中退火温度随时间变化的温度曲线，其中，N大于等于2。
S17：将N次得到的温度曲线拟合，得到拟合温度曲线，其中，可以通过平均值法进行拟合。
S18：根据该拟合温度曲线对具有相同或相似的第一建模结果的键合体进行退火处理，得到异质衬底上的压电材料晶圆薄膜结构4。
上述说明已经充分揭露了本发明的具体实施方式。需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。
Claims (13)
1.一种异质衬底上的薄膜结构制备方法，其特征在于，所述方法包括：
提供键合体，所述键合体包括异质衬底层和键合于所述异质衬底层上的薄膜材料基板层，所述薄膜材料基板层中具有缺陷层；
获取预设剥离应力，所述预设剥离应力为在第一退火温度时所述薄膜材料基板层中所述缺陷层处的第一最大热应力；
在所述第一退火温度条件下，对所述键合体进行退火处理，使所述薄膜材料基板层以所述预设剥离应力沿所述缺陷层开始剥离；
在剥离过程中，通过调整退火温度控制所述薄膜材料基板层以所述预设剥离应力沿所述缺陷层剥离，至得到所述异质衬底上的薄膜结构。
2.根据权利要求1中所述的制备方法，其特征在于，所述获取在第一退火温度时所述薄膜材料基板层的、所述缺陷层处的第一最大热应力，包括：
获取所述键合体的第一建模结果；
根据所述第一建模结果，以及所述薄膜材料基板层和所述异质衬底层的热力学参数进行有限元分析，得到在第一退火温度时所述薄膜材料基板层的第一热应力分布；
根据所述第一热应力分布确定所述薄膜材料基板层的、所述缺陷层处的第一最大热应力。
3.根据权利要求2中所述的制备方法，其特征在于，所述通过调整退火温度控制所述薄膜材料基板层以所述预设剥离应力沿所述缺陷层剥离，至得到所述异质衬底层上的薄膜结构包括：
监测所述薄膜材料基板层在剥离过程中的形态变化；
根据所述形态变化更新所述第一建模结果，得到第二建模结果；
根据所述第二建模结果，以及所述薄膜材料基板层和所述异质衬底层的热力学参数进行有限元分析，得到在所述第一退火温度条件下、当前形态的所述薄膜材料基板层的第二热应力分布；
根据所述第二热应力分布确定当前形态的所述薄膜材料基板层的、位于所述缺陷层处的第二最大热应力；
根据所述第二建模结果和第二最大热应力进行有限元分析，得到当所述第二最大热应力等于所述预设剥离应力时的第二退火温度；
调整退火温度至所述第二退火温度，使当前形态的所述薄膜材料基板层继续以所述预设剥离应力剥离；
重复上述步骤至剥离过程结束，得到所述异质衬底上的薄膜结构。
4.根据权利要求3中所述的制备方法，其特征在于，所述监测所述薄膜材料基板层在剥离过程中的形态变化包括：
利用光学设备监测所述薄膜材料基板层在剥离过程中的牛顿环状态变化；
根据所述牛顿环状态变化得到所述薄膜材料基板层在剥离过程中的形态变化。
5.根据权利要求2-4中任一所述的制备方法，其特征在于，所述方法还包括：
统计剥离过程中退火温度随时间变化的温度曲线；
根据至少一次统计的温度曲线对所述第一建模结果对应的键合体进行退火处理，得到所述异质衬底上的薄膜结构。
6.根据权利要求1-4中任一所述的制备方法，其特征在于，所述键合体包括采用下述方式制备：
提供异质衬底和薄膜材料基板；
对所述薄膜材料基板进行离子注入，以形成缺陷层；
键合所述异质衬底和具有所述缺陷层的薄膜材料基板，得到所述键合体；其中，所述薄膜材料基板的、靠近所述缺陷层的表面为键合面。
7.根据权利要求6中所述的制备方法，其特征在于，所述离子注入所注入的离子包括氢离子和稀有气体离子中的一种或几种。
8.根据权利要求6中所述的制备方法，其特征在于，在离子注入过程中，注入离子的能量范围为20kev～2000kev，注入离子的剂量为1e15～1e17。
9.根据权利要求1中所述的制备方法，其特征在于，所述薄膜结构的厚度为10nm～2000nm。
10.根据权利要求1中所述的制备方法，其特征在于，所述异质衬底层为硅衬底层、玻璃衬底层、碳化硅衬底层、蓝宝石衬底层或具有氧化层的硅衬底层。
11.根据权利要求1中所述的制备方法，其特征在于，所述薄膜材料基板层为LiNbO3基板层或LiTaO3基板层。
12.根据权利要求1中所述的制备方法，其特征在于，所述第一退火温度为100℃～300℃。
13.一种异质衬底上的薄膜结构，其特征在于，采用如权利要求1-12中任一所述的制备方法制得。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010719062.3A CN111883649B (zh) | 2020-07-23 | 2020-07-23 | 一种异质衬底上的薄膜结构及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010719062.3A CN111883649B (zh) | 2020-07-23 | 2020-07-23 | 一种异质衬底上的薄膜结构及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111883649A CN111883649A (zh) | 2020-11-03 |
| CN111883649B true CN111883649B (zh) | 2021-04-27 |
Family
ID=73156405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010719062.3A Active CN111883649B (zh) | 2020-07-23 | 2020-07-23 | 一种异质衬底上的薄膜结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111883649B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102014002600A1 (de) * | 2014-02-24 | 2015-08-27 | Siltectra Gmbh | Kombiniertes Waferherstellungsverfahren mit Laserbehandlung und temperaturinduzierten Spannungen |
| CN105374664A (zh) * | 2015-10-23 | 2016-03-02 | 中国科学院上海微系统与信息技术研究所 | 一种InP薄膜复合衬底的制备方法 |
| CN108493334A (zh) * | 2018-03-15 | 2018-09-04 | 中国科学院上海微系统与信息技术研究所 | 一种薄膜异质结构的制备方法 |
| CN109166792A (zh) * | 2018-08-17 | 2019-01-08 | 中国科学院上海微系统与信息技术研究所 | 基于应力补偿制备柔性单晶薄膜的方法及柔性单晶薄膜 |
-
2020
- 2020-07-23 CN CN202010719062.3A patent/CN111883649B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102014002600A1 (de) * | 2014-02-24 | 2015-08-27 | Siltectra Gmbh | Kombiniertes Waferherstellungsverfahren mit Laserbehandlung und temperaturinduzierten Spannungen |
| CN105374664A (zh) * | 2015-10-23 | 2016-03-02 | 中国科学院上海微系统与信息技术研究所 | 一种InP薄膜复合衬底的制备方法 |
| CN108493334A (zh) * | 2018-03-15 | 2018-09-04 | 中国科学院上海微系统与信息技术研究所 | 一种薄膜异质结构的制备方法 |
| CN109166792A (zh) * | 2018-08-17 | 2019-01-08 | 中国科学院上海微系统与信息技术研究所 | 基于应力补偿制备柔性单晶薄膜的方法及柔性单晶薄膜 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111883649A (zh) | 2020-11-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4743258B2 (ja) | 圧電デバイスの製造方法 | |
| US6323109B1 (en) | Laminated SOI substrate and producing method thereof | |
| US7820549B2 (en) | Layered semiconductor wafer with low warp and bow, and process for producing it | |
| US6664166B1 (en) | Control of nichorme resistor temperature coefficient using RF plasma sputter etch | |
| JP4425631B2 (ja) | 超小型構成部品を含む薄膜層を製造するための方法 | |
| JP4817342B2 (ja) | Ｓｏｉタイプのウェハの製造方法 | |
| JPH07142567A (ja) | Ｓｏｉ膜厚制御法 | |
| JPH06236976A (ja) | Ｓｏｉ及びその構成方法 | |
| EP0738004B1 (en) | Method for manufacturing of a semiconductor substrate | |
| CN111883649B (zh) | 一种异质衬底上的薄膜结构及其制备方法 | |
| KR20070084075A (ko) | 반도체 웨이퍼의 제조방법 | |
| JP2007242972A (ja) | Ｓｏｉウェーハの製造方法 | |
| JPH05335216A (ja) | Ｘ線マスク及びその製造方法 | |
| WO2021038909A1 (ja) | 半導体装置の製造方法 | |
| CN111799367B (zh) | 基于同一衬底制备不同厚度薄膜的方法及其结构、及应用器件 | |
| JPH05291543A (ja) | 半導体装置の製造方法 | |
| JPH11191557A (ja) | Ｓｏｉ基板の製造方法 | |
| CN111883648B (zh) | 一种压电薄膜的制备方法、压电薄膜及带通滤波器 | |
| CN111799366B (zh) | 一种异质衬底薄膜的制备方法 | |
| CN111884616B (zh) | 一种衬底基板/压电材料薄膜结构及其制备方法和应用 | |
| JPH08255882A (ja) | Ｓｏｉ基板の製造方法およびｓｏｉ基板 | |
| FR3079070B1 (fr) | Procede de fabrication d'une pluralite d'ilots semi-conducteurs cristallins presentant une variete de parametres de maille | |
| JPH09102470A (ja) | 半導体装置の製造方法 | |
| JPS63312632A (ja) | 半導体装置の製造方法 | |
| JPH11145074A (ja) | 半導体基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20220222 Address after: 201800 J, floor 3, building 8, No. 55, Huiyuan Road, Jiading District, Shanghai Patentee after: Shanghai Xinsi polymer semiconductor Co.,Ltd. Address before: 200050 No. 865, Changning Road, Shanghai, Changning District Patentee before: SHANGHAI INSTITUTE OF MICROSYSTEM AND INFORMATION TECHNOLOGY, CHINESE ACADEMY OF SCIENCES |