JPH11145074A

JPH11145074A - 半導体基板の製造方法

Info

Publication number: JPH11145074A
Application number: JP9308493A
Authority: JP
Inventors: Koichi Hayashi; 宏一林; Shoichi Yamauchi; 庄一山内; Akitoshi Yamanaka; 山中　　昭利; Masaki Matsui; 正樹松井
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1997-11-11
Filing date: 1997-11-11
Publication date: 1999-05-28

Abstract

(57)【要約】【課題】支持基板上に当該支持基板と電気的に絶縁し
た状態の素子形成用半導体層を設ける場合に、その半導
体層の膜厚精度を大幅に向上すること。【解決手段】単結晶シリコン基板１４には、イオン注
入工程などを経ることにより、その表面から所定深さ位
置の全域に水素イオン注入層１５が形成されると共に、
これより浅い所定位置に酸素イオン注入層１７が部分的
に形成される。（ｅ）、（ｆ）に示す貼り合わせ工程で
は、単結晶シリコン基板１４に支持基板１２が貼り合わ
される。（ｇ）に示す剥離工程を兼用した熱処理工程で
は、熱処理に応じて、単結晶シリコン基板１４が水素イ
オン注入層１５部分で剥離されて薄膜状シリコン層１８
が形成されると共に、酸素イオン注入層１７がシリコン
酸化領域１７′に遷移される。（ｈ）に示す剥離面研磨
工程では、シリコン酸化領域１７′をストッパとした選
択研磨により、所定厚さ寸法の単結晶シリコン膜１３を
形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、支持基板上に当該
支持基板と電気的に絶縁した状態で素子形成用の半導体
層を設けて成る半導体基板の製造方法に関する。

【０００２】

【発明が解決しようとする課題】この種の半導体基板と
しては、例えば、半導体層としてシリコン単結晶膜を設
ける構成のＳＯＩ（Silicon On Insulator）基板があ
る。これは、支持基板となるシリコン基板上に絶縁用の
酸化膜を形成すると共に、その上にシリコン単結晶膜を
形成した構造を有するもので、このような半導体基板を
用いることにより、基板との絶縁分離工程を別途に実施
する必要がなくなり、分離性能が良く、高い集積度でシ
リコン単結晶膜に素子を形成して集積回路を作り込むこ
とができるようになる。

【０００３】このようなＳＯＩ構造のためのシリコン単
結晶膜の製造方法としては、従来より種々の方法が採用
されているが、その中で以下のような３段階の工程を経
て製造するようにした半導体薄膜製造技術が特開平５−
２１１１２８号公報に開示されている。以下に、その製
造方法について図４を用いて説明する。

【０００４】まず、第１段階として、半導体基板材料１
中へ、その表面側から水素ガス若しくは希ガスをイオン
注入することにより（図４（ａ）参照）、半導体基板材
料１の所定深さに注入イオンが分布したイオン注入層２
を形成する。次に、第２段階として、この半導体基板材
料１のイオン注入側の面１ａに、少なくとも１つの剛性
材料から形成された支持基板３を貼り合わせ法などによ
り結合させる（図４（ｂ）参照）。尚、支持基板３は、
シリコンウェハから成るもので、その貼り合わせ面は、
絶縁膜４によって被覆された状態となっている。

【０００５】次に、第３段階として、半導体基板材料１
及び支持基板３の一体物に対して熱処理を施すことによ
り、イオン注入層２に形成されるマイクロボイド（微小
気泡）部分Ｐを境界として半導体基板材料１の貼り合わ
せ面側を薄膜状に剥離するものであり、以て支持基板３
上に絶縁膜４を介してシリコン単結晶膜５が接合された
状態とする（図４（ｃ）参照）。

【０００６】実際には、シリコン単結晶膜５の剥離面に
は数ｎｍ程度の表面段差及び欠陥層が存在するため、そ
の剥離面に研磨処理及びエッチング処理などを施して当
該シリコン単結晶膜５を平坦に仕上げると共に所定膜厚
（例えば１μｍ以下、場合によっては０．１μｍ程度）
に調整してＳＯＩ基板６を完成させるものである（図４
（ｄ）参照）。

【０００７】ところで、上記のようにシリコン単結晶膜
５の剥離面に研磨処理を施す場合には、その研磨量の制
御、つまりシリコン単結晶膜５の膜厚制御を、研磨レー
トを考慮した時間管理により行うことになる。しかしな
がら、このような研磨処理では、その研磨精度が低くな
らざるを得ないため、最終的に得られるＳＯＩ層（シリ
コン単結晶膜５）の膜厚精度を高めることが困難になっ
て、その膜厚が大小ばらつくことになるという問題点が
ある。具体的には、膜厚が１μｍ以下の薄いＳＯＩ層を
形成しようとする場合には、上記のような研磨精度の制
約からＳＯＩ層の膜厚のばらつきが許容範囲を越える頻
度が高くなるものであり、このため所望の素子を作り込
むことが不可能になるなどの問題点が出てくる。

【０００８】本発明は上記のような事情に鑑みてなされ
たものであり、その目的は、支持基板上に当該支持基板
と電気的に絶縁した状態の素子形成用半導体層を設ける
場合に、その半導体層の膜厚精度を大幅に向上できるよ
うになるなどの効果を奏する半導体基板の製造方法を提
供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に請求項１に記載したような半導体基板の製造方法を採
用できる。この製造方法によれば、半導体基板材料に
は、剥離用イオン注入工程及び酸素イオン注入工程の実
行に応じて、その表面から所定深さの位置に剥離用イオ
ン注入層（１５）が形成されると共に、これより浅い所
定位置に酸素イオン注入層（１７）が形成されることに
なる。このように２層のイオン注入層が形成された半導
体基板材料（１４）に対しては、貼り合わせ工程におい
て、そのイオン注入側の面に支持基板（１２）が貼り合
わされる。

【００１０】さらに、剥離工程において、上記半導体基
板材料（１４）及び支持基板（１２）の一体物に対し熱
処理が施されることにより、半導体基板材料（１４）が
剥離用イオン注入層（１５）により形成される欠陥層部
分で剥離されるようになり、以て支持基板（１２）側に
残置された状態の薄膜状半導体材料層（１８）が形成さ
れる。この場合、薄膜状半導体材料層（１８）の厚さ寸
法は、剥離用イオン注入層（１５）の深さ位置に依存す
ることになる。また、酸素イオン注入層（１７）は、剥
離用イオン注入層（１５）より浅い位置に形成されたも
のであるから、薄膜状半導体材料層（１８）は、当該酸
素イオン注入層（１７）を内包した状態となる。

【００１１】この後、上記酸素イオン注入層（１７）に
あっては、熱処理工程の実行に応じて半導体酸化領域
（１７′）へ遷移されるものである。つまり、薄膜状半
導体材料層（１８）内には、酸素イオン注入層（１７）
と同じ位置に、研磨レートが当該薄膜状導体材料層（１
８）より遅い半導体酸化領域（１７′）が形成されるこ
とになる。

【００１２】そして、剥離面研磨工程では、上記薄膜状
半導体材料層（１８）における剥離面を、半導体酸化領
域（１７′）をストッパとした状態で選択研磨すること
により、所定厚さ寸法の半導体層（１３）を形成する。
このように半導体酸化領域（１７′）をストッパとした
選択研磨が行われる結果、半導体層（１３）の厚さ寸法
を、その研磨精度の影響を受けることなく、酸素イオン
注入層（１７）のイオン注入深さのみに依存させること
が可能になり、その膜厚精度が大幅に向上するようにな
る。従って、半導体層（１３）の膜厚が０．１μｍ程度
に薄く設定されるような状況下でも、所望の半導体素子
を作り込むことが不可能になる事態を招く恐れがなくな
るものである。

【００１３】請求項２記載の製造方法のように、前記剥
離工程での熱処理を前記熱処理工程での熱処理と兼用し
た工程として実行する場合には、製造効率の向上を実現
できるようになる。

【００１４】請求項３記載の製造方法のように、前記酸
素イオン注入工程に先立って、半導体基板材料（１４）
の表面に、素子の非形成領域において部分的に開口した
マスク部材（１６）を形成するマスキング工程を実行す
る。その後の酸素イオン注入工程の実行後に上記マスク
部材（１６）を除去するマスク除去工程を実行する。そ
の場合には、剥離面研磨工程において、半導体酸化領域
（１７′）が露出した時点（半導体酸化領域（１７′）
をストッパとした状態の選択研磨が終了した時点）で、
所望の厚さ寸法の半導体層（１３）を形成できることに
なり、半導体酸化領域（１７′）は素子の非形成領域に
形成されるので、その半導体酸化領域（１７′）を除去
するなどの後加工が不要になる。

【００１５】この場合、請求項４記載の製造方法のよう
に、マスク部材（１６）における開口領域（１６ａ）が
半導体基板材料（１４）の表面全体にほぼ均一に分布し
た状態となるように形成する構成とした場合には、その
後に形成されることになる半導体酸化領域（１７′）の
分布もほぼ均一となるから、その半導体酸化領域（１
７′）による研磨ストッパ機能を確実に働かせ得るよう
になる。

【００１６】

【発明の実施の形態】以下、本発明の一実施例について
図面を参照しながら説明する。尚、図１及び図２は、Ｓ
ＯＩ基板の製造工程を摸式的な断面図により示し、図３
は、その製造工程の全体の流れを容易に把握できるよう
にするための参考工程図である。

【００１７】図２（ｈ）には、本発明でいうところの半
導体基板であるＳＯＩ基板１１が示されている。このＳ
ＯＩ基板１１は、単結晶シリコン基板のような半導体材
料により形成された支持基板１２上に、素子形成用の単
結晶シリコン膜１３（本発明でいう半導体層に相当）を
設けて成るもので、それら支持基板１２及び単結晶シリ
コン膜１３間には絶縁膜としてのシリコン酸化膜１２ａ
が介在されている。

【００１８】このような構造のＳＯＩ基板１１は、その
後に素子形成工程において、単結晶シリコン膜１３を利
用して各種半導体素子を形成する場合に、全体として支
持基板１２とは絶縁された状態で回路を形成することが
でき、電気的特性に優れたものを得ることができる。ま
た、ＳＯＩ構造となっていることから、素子形成工程に
先立って、素子形成領域を設けるための絶縁分離拡散な
どの時間を要する加工工程が不要となる利点がある。

【００１９】次に、上記構成のＳＯＩ基板１１を製造す
る手順について説明する。まず、図１（ａ）に示す水素
イオン注入工程（本発明でいう剥離用イオン注入工程に
相当）では、半導体基板材料としての単結晶シリコン基
板１４に対し、その表面から水素イオン（プロトン）を
所定の加速エネルギーで注入し、表面から所定深さの位
置の全域に、その表面と平行した状態の水素イオン注入
層１５（本発明でいう剥離用イオン注入層に相当）を形
成する。

【００２０】この場合、上記水素イオン注入工程でのド
ーズ量は、１×１０^１６atoms/cm^２〜１×１０^１７atom
s/cm^２の範囲、好ましくは５×１０^１６atoms/cm^２〜１
×１０^１７atoms/cm^２の範囲に設定する。さらに、イオ
ン注入エネルギは、水素イオン注入層１５を形成する深
さに応じて設定することになるが、例えば、水素イオン
の注入深さが０．５μｍの場合で約４０ＫｅＶ程度、
１．０μｍの場合で約１００ＫｅＶ程度となる。尚、注
入イオンとしては、上述した水素以外に、希ガスなど種
々のものを利用することが考えられる。

【００２１】また、実際には、上記のような水素イオン
注入工程の実行に先立って、単結晶シリコン基板１４の
表面に、熱酸化による成膜、またはＣＶＤ法やＰＶＤ法
のような堆積法によって、均一な膜厚（例えば５０〜１
００ｎｍ低度）のシリコン酸化膜を汚染保護膜として形
成しておくことが望ましい。この汚染保護膜は、水素イ
オン注入工程において単結晶シリコン基板１４が重金属
などにより汚染される事態を防止するためのもので、水
素イオン注入工程の実行後には、エッチング手段或いは
機械研磨手段などを利用して除去することになるが、一
部残した状態としても良い。

【００２２】次に、図１（ｂ）に示すマスキング工程で
は、例えばフォトリソグラフィ技術及びドライエッチン
グ技術を用いることにより、単結晶シリコン基板１４の
表面（イオン注入側の面）に、開口領域１６ａを部分的
に有したマスク部材１６を形成する。

【００２３】この場合、マスク部材１６の開口領域１６
ａは、前記単結晶シリコン膜１３（図２（ｈ）参照）に
おける半導体素子の非形成領域に対応した位置に存する
ように、格子状或いは島状などの適宜形状に設定される
ものであるが、単結晶シリコン基板１４の表面全体にほ
ぼ均一に分布した状態となるように形成する。また、そ
の開口領域１６ａの合計面積は、単結晶シリコン基板１
４表面の面積の１０〜５０％程度の範囲に収まるように
設定することが望ましい。

【００２４】次いで、図１（ｃ）に示す酸素イオン注入
工程では、単結晶シリコン基板１４に対し、その表面
（マスク部材１６側の面）から酸素イオンを注入するこ
とにより、当該単結晶シリコン基板１４における前記水
素イオン注入層１５より浅い所定位置に、前記開口領域
１６ａと対応した形状の酸素イオン注入層１７を形成す
る。

【００２５】この場合、上記酸素イオン注入工程でのド
ーズ量は、１×１０^１７atoms/cm^２以上、好ましくは５
×１０^１７atoms/cm^２以上に設定する。さらに、イオン
注入エネルギは、酸素イオン注入層１７を形成する深さ
に応じて設定することになるが、例えば、酸素イオンの
注入深さが０．５μｍの場合で約２００ＫｅＶ程度以
下、１．０μｍの場合で約４２０ＫｅＶ程度以下とな
る。

【００２６】この後、図１（ｄ）に示すマスク除去工程
では、マスク部材１６をエッチング手段などにより除去
することによって、単結晶シリコン基板１４の表面全体
を露出させる。

【００２７】このマスク除去工程の実行後には、図２
（ｅ）及び（ｆ）に示すような貼り合わせ工程を実行す
る。この貼り合わせ工程においては、水素イオン注入層
１５及び酸素イオン注入層１７が形成された状態の単結
晶シリコン基板１４と、支持基板１２とを貼り合わせる
ものであるが、その前処理として親水化処理を行う。

【００２８】この親水化処理時には、シリコン酸化膜１
２ａが予め形成された状態の支持基板１２及び単結晶シ
リコン基板１４を、所定温度に保温された硫酸と過酸化
水素水の混合溶液（例えば、Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝
４：１）などの酸性溶液中に浸漬したり、或いは酸素プ
ラズマ照射及びＯＨ⁻イオン照射するなどの手段によっ
て、支持基板１２の表面及び単結晶シリコン基板１４の
表面に１〜１００ｎｍ程度の酸化層を形成して親水性を
持たせ、しかる後に超純水にて洗浄する処理を行い、さ
らに、スピンドライヤなどによる乾燥を行って、それら
の表面に吸着する水分量を制御する。

【００２９】このような親水化処理の実行後には、ま
ず、単結晶シリコン基板１４の表面と支持基板１２の表
面（シリコン酸化膜１２ａの表面）とを密着させる。こ
れにより、各基板１４及び１２はそれぞれの表面に形成
されたシラノール基及び表面に吸着した水分子の水素結
合によって接合される。

【００３０】この後には、図２（ｇ）に示すように、本
発明でいう剥離工程を兼用した熱処理工程を行う。この
熱処理工程では、単結晶シリコン基板１４及び支持基板
１２の一体物に対して、例えば窒素などの不活性ガス雰
囲気中において高温（１１００℃〜１２００℃程度以
上）の熱処理を１時間程度以上施すものである。

【００３１】すると、その温度上昇過程において、単結
晶シリコン基板１４の温度が４００〜６００℃程度にな
った時点で、水素イオン注入層１５により形成される欠
陥層領域部分で微小な気泡が凝集してマクロな気泡を生
じ、これにより当該欠陥層領域部分を境界とした剥離が
生ずるようになる。このような剥離に伴い、支持基板１
２側に残置された状態の薄膜状シリコン層１８（本発明
でいう薄膜状半導体材料層に相当）が形成されるもので
あり、その薄膜状シリコン層１８の厚さ寸法は、水素イ
オン注入層１５の深さ位置（つまり、水素イオン注入工
程でのイオン注入深さ）に依存することになる。また、
酸素イオン注入層１７は、水素イオン注入層１５より浅
い位置に形成されたものであるから、薄膜状シリコン層
１８は、当該酸素イオン注入層１７を内包した状態とな
る。

【００３２】また、上記のような剥離後においても高温
の熱処理が継続されることにより、酸素イオン注入層１
７が、薄膜状シリコン層１８と反応してシリコン酸化領
域１７′（本発明でいう半導体酸化領域に相当）が形成
されると共に、単結晶シリコン基板１４及び支持基板１
２間の貼り合わせ面の接合強度が増大されることにな
る。

【００３３】つまり、上記のような熱処理工程が実行さ
れるのに応じて、酸素イオン注入層１７がシリコン酸化
領域１７′（図２（ｈ）参照）へ遷移されるものであ
り、これにより、薄膜状シリコン層１８内には、酸素イ
オン注入層１７と同じ位置に、研磨レートが当該薄膜状
導体材料層１８より遅い状態のシリコン酸化領域１７′
が形成されることになる。

【００３４】この後、図２（ｈ）に示す剥離面研磨工程
では、上記薄膜状シリコン層１８に対して、その剥離面
側からシリコン酸化領域１７′をストッパとした状態の
選択研磨を施すものである。この剥離面研磨工程は、シ
リコン酸化領域１７′が露出した状態で終了されるもの
であり、これに応じて、シリコン酸化領域１７′の位置
（つまり、酸素イオン注入層１７のイオン注入深さ）に
依存した厚さ寸法の単結晶シリコン膜１３を備えたＳＯ
Ｉ基板１１が完成されることになる。尚、上記剥離面研
磨工程の終了検知をより高精度に行うためには、研磨面
がシリコン酸化領域１７′に到達したときの発熱量の増
大現象、或いは研磨音の周波数変化現象などを利用して
行うことができる。

【００３５】従って、上記した製造方法により得られる
ＳＯＩ基板１１にあっては、単結晶シリコン層１３の厚
さ寸法を、剥離面研磨工程での研磨精度の影響を受ける
ことなく、酸素イオン注入層１７のイオン注入深さのみ
に依存させることが可能になり、その膜厚精度が大幅に
向上するようになる。この結果、その単結晶シリコン層
１３の膜厚が０．１μｍ程度に設定されるような状況下
でも、所望の半導体素子を作り込むことが不可能になる
事態を招く恐れがなくなるものである。

【００３６】この場合、剥離面研磨工程において、シリ
コン酸化領域１７′が露出した時点で、所望の厚さ寸法
の単結晶シリコン膜１３を形成できることになるが、そ
のシリコン酸化領域１７′は、単結晶シリコン膜１３に
おける半導体素子の非形成領域に形成されたものである
から、これを除去するなどの後加工が不要になる。しか
も、マスク部材１６における開口領域１６ａが単結晶シ
リコン基板１４の表面全体にほぼ均一に分布した状態と
なるように設けられる結果、その後に形成されることに
なるシリコン酸化領域１７′の分布もほぼ均一となるか
ら、剥離面研磨工程の実行時において、当該シリコン酸
化領域１７′による研磨ストッパ機能を確実に働かせ得
るようになる。

【００３７】また、本実施例による製造方法では、単結
晶シリコン基板１４から薄膜状シリコン層１８を剥離す
るための剥離工程での熱処理、シリコン酸化領域１７′
を形成する熱処理と共に、貼り合わせ面の接合強度を向
上させるための熱処理工程での熱処理での熱処理を兼用
することによって、それらの工程を連続した一連の工程
として実行するようになっているから、製造効率の向上
を実現できるようになる。

【００３８】さらに、本実施例においてＳＯＩ基板１１
を得るときに、単結晶シリコン基板１４は、単結晶シリ
コン膜１３の品質を確保するために、通常の半導体素子
を形成する場合のものと同様に不純物濃度が一定値に管
理されると共に結晶性が確保された製品ウェハを用いる
ことが望ましいのに対して、貼り合わせる支持基板１２
は、シリコン酸化膜１２ａを介して単結晶シリコン膜１
３を保持する基板としての機能を果すことで十分である
から、不純物濃度を特に管理していないダミーウェハを
用いることで低コスト化を図ることができる。

【００３９】また、剥離工程後において、薄膜状シリコ
ン層１８が剥離された状態の単結晶シリコン基板１４
は、その剥離面を研磨などにより平坦化することで再び
他のＳＯＩ基板１１を製造するためのものとして繰り返
し何度も使用することができるようになり（リサイク
ル）、資源の有効活用ができると共に、総じてコストの
低減を図ることができるものである。

【００４０】尚、本発明は上記した実施例に限定される
ものではなく、次のような変形または拡張が可能であ
る。剥離工程を兼用した熱処理工程を行う構成とした
が、剥離工程のための熱処理を行った後に、もう一度熱
処理工程を行う構成としても良いことは勿論である。ま
た、マスキング工程を実行することなく、酸素イオン注
入工程を実行することにより、単結晶シリコン基板１４
の全体に渡った状態の酸素イオン注入層を形成し、その
後に剥離工程、上記酸素イオン注入層を薄膜状シリコン
層と反応させてシリコン酸化領域を形成する熱処理工程
を実行した後に、剥離面研磨工程を実行する構成として
も良い。但し、この場合には、剥離面研磨工程後に上記
シリコン酸化領域をエッチング手段などにより除去する
後加工が必要となる。

【００４１】単結晶シリコン基板１４としては、単結晶
シリコンウェハ上に、シリコンをエピタキシャル成長さ
せた基板や、多孔質のシリコン面上に単結晶シリコンを
エピタキシャル成長させた基板などを用いることができ
る。

【００４２】半導体基板材料としては、単結晶シリコン
に限らず、４族元素を主体とした半導体であれば、例え
ば、Ｇｅ（ゲルマニウム）、ＳｉＣ（炭化シリコン）、
ＳｉＧｅ（シリコンゲルマニウム）などの基板材料を用
いることができ、また、支持基板のための半導体材料と
しては、単結晶シリコン基板に限らず、他の半導体基板
或いは絶縁性を有するセラミック基板はガラス基板など
を用いることもでき、特に絶縁性を有するものを用いる
場合には、絶縁膜（本実施例の場合、シリコン酸化膜１
２ａ）が不要になる。

【図面の簡単な説明】

【図１】本発明の一実施例による製造工程を摸式的に示
す断面図その１

【図２】製造工程を摸式的に示す断面図その２

【図３】製造工程の流れを説明するための工程図

【図４】従来の製造工程を摸式的に示す断面図

【符号の説明】

１１はＳＯＩ基板（半導体基板）、１２は支持基板、１
２ａはシリコン酸化膜（絶縁膜）、１３は単結晶シリコ
ン膜（半導体層）、１４は単結晶シリコン基板（半導体
基板材料）、１５は水素イオン注入層（剥離用イオン注
入層）、１６はマスク部材、１６ａは開口領域、１７は
酸素イオン注入層、１７′はシリコン酸化領域（半導体
酸化領域）、１８は薄膜状シリコン層（薄膜状半導体材
料層）を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者松井正樹愛知県刈谷市昭和町１丁目１番地株式会社デンソー内

Claims

【特許請求の範囲】

【請求項１】支持基板（１２）上に当該支持基板（１
２）と電気的に絶縁した状態で素子形成用の半導体層
（１３）を設けて成る半導体基板（１１）の製造方法に
おいて、前記半導体層（１３）を形成するための半導体基板材料
（１４）の表面から所定深さの位置にイオン注入して剥
離用イオン注入層（１５）を形成する剥離用イオン注入
工程、前記半導体基板材料（１４）の表面側から酸素イオンを
注入することにより、当該半導体基板材料（１４）にお
ける前記剥離用イオン注入層（１５）より浅い所定位置
に酸素イオン注入層（１７）を形成する酸素イオン注入
工程、前記半導体基板材料（１４）のイオン注入側の面に前記
支持基板（１２）を貼り合わせる貼り合わせ工程、前記半導体基板材料（１４）及び支持基板（１２）の一
体物に対し熱処理を施すことにより、前記半導体基板材
料（１４）を前記剥離用イオン注入層（１５）により形
成される欠陥層部分で剥離して前記酸素イオン注入層
（１７）を内包した薄膜状半導体材料層（１８）を形成
する剥離工程、前記酸素イオン注入層（１７）を半導体と反応させて半
導体酸化領域（１７′）を形成するための熱処理工程、前記薄膜状半導体材料層（１８）における剥離面を前記
半導体酸化領域（１７′）をストッパとした状態で選択
研磨することにより前記半導体層（１３）を形成する剥
離面研磨工程、を実行することを特徴とする半導体基板の製造方法。
【請求項２】前記剥離工程での熱処理を、前記熱処理
工程での熱処理により兼用した状態で実行することを特
徴とする請求項１記載の半導体基板の製造方法。
【請求項３】前記酸素イオン注入工程に先立って、前
記半導体基板材料（１４）の表面に、素子の非形成領域
において部分的に開口したマスク部材（１６）を形成す
るマスキング工程を実行すると共に、当該酸素イオン注
入工程の実行後に前記マスク部材（１６）を除去するマ
スク除去工程を実行することを形成する請求項１または
２記載の半導体基板の製造方法。
【請求項４】請求項３記載の半導体基板の製造方法に
おいて、前記マスキング工程では、前記マスク部材（１６）を、
その開口領域（１６ａ）が前記半導体基板材料（１４）
の表面全体にほぼ均一に分布した状態となるように形成
することを特徴とする半導体基板の製造方法。
【請求項５】請求項１ないし４記載の半導体基板の製
造方法において、前記支持基板（１２）の材料として半導体材料を使用
し、前記貼り合わせ工程の実行前の段階で、前記支持基
板（１２）上における前記半導体基板材料（１４）との
貼り合わせ面側に絶縁膜（１２ａ）を形成する絶縁膜形
成工程を実行することを特徴とする半導体基板の製造方
法。
【請求項６】請求項１ないし４記載の半導体基板の製
造方法において、前記支持基板（１２）の材料として半導体材料を使用
し、前記貼り合わせ工程の実行前の段階で、前記半導体基板
材料（１４）における前記支持基板（１２）との貼り合
わせ面側に絶縁膜（１２ａ）を形成する絶縁膜形成工程
を実行することを特徴とする半導体基板の製造方法。