CN111863099A - 存储器控制方法、存储器存储装置及存储器控制电路单元 - Google Patents

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Abstract

本发明提供一种存储器控制方法、存储器存储装置及存储器控制电路单元。所述方法包括：根据解码历史信息决定重试门槛值，其中所述解码历史信息包括与过去执行过的至少一第一解码操作有关的信息；以及在基于第一解码模式所执行的至少一第二解码操作失败后，根据所述重试门槛值决定是否进入第二解码模式，其中所述第二解码模式的解码能力高于所述第一解码模式的解码能力。藉此，可更佳的在数据的解码速度与解码成功率之间取得平衡。

Description

存储器控制方法、存储器存储装置及存储器控制电路单元
技术领域
本发明涉及一种存储器控制技术，尤其涉及一种存储器控制方法、存储器存储装置及存储器控制电路单元。
背景技术
数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatilememory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。
随着可复写式非易失性存储器模块的使用时间增加和/或发生温度改变，可复写式非易失性存储器模块中的存储单元可能会发生电压偏移，从而导致所存储的数据中的错误比特增加。一般来说，存储器控制器可先对从可复写式非易失性存储器模块读取的数据执行硬解码，以尝试快速更正读取数据中的错误。若硬比特解码无法成功，则可切换为软解码以使用更多辅助信息来执行解码，以尝试提高解码成功率。然而，在某些情况下，存储器控制器往往花费过多时间在执行硬解码(包含调整读取电压电平)而非快速启动软解码，从而导致针对错误率较高的数据的解码效率低落。但是，若跳过硬解码而直接执行软解码又可能导致系统资源的浪费。
发明内容
本发明提供一种存储器控制方法、存储器存储装置及存储器控制电路单元，可在数据的解码速度与解码成功率之间取得平衡。
本发明的范例实施例提供一种存储器控制方法，其用于可复写式非易失性存储器模块。所述存储器控制方法包括：根据解码历史信息决定重试门槛值，其中所述解码历史信息包括与过去执行过的至少一第一解码操作有关的信息；以及在基于第一解码模式所执行的至少一第二解码操作失败后，根据所述重试门槛值决定是否进入第二解码模式，其中所述第二解码模式的解码能力高于所述第一解码模式的解码能力。
在本发明的一范例实施例中，根据所述解码历史信息决定所述重试门槛值的步骤包括：将所述重试门槛值从第一数值调整为第二数值，其中所述第二数值小于所述第一数值；以及从多个候选数据表格中移除Q个数据表格，其中Q的值对应所述第一数值与所述第二数值之间的差值，且所述多个候选数据表格是用以在所述第一解码模式中调整读取电压电平。
在本发明的一范例实施例中，根据所述解码历史信息决定所述重试门槛值的步骤包括：将所述重试门槛值从第三数值调整为第四数值，其中所述第四数值大于所述第三数值；以及将R个数据表格加入至多个候选数据表格中，其中R的值对应所述第三数值与所述第四数值之间的差值，且所述多个候选数据表格是用以在所述第一解码模式中调整读取电压电平。
在本发明的一范例实施例中，根据所述解码历史信息决定所述重试门槛值的步骤还包括：根据所述至少一第一解码操作中与至少一成功解码操作有关的信息，决定所述R个数据表格的内容。
在本发明的一范例实施例中，根据所述重试门槛值决定在基于所述第一解码模式所执行的所述至少一第二解码操作失败后是否进入所述第二解码模式的步骤包括：若所述至少一第二解码操作的累积解码次数未达到所述重试门槛值，不进入所述第二解码模式；以及若所述累积解码次数达到所述重试门槛值，进入所述第二解码模式。
本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以根据解码历史信息决定重试门槛值。所述解码历史信息包括与过去执行过的至少一第一解码操作有关的信息。在基于第一解码模式所执行的至少一第二解码操作失败后，所述存储器控制电路单元更用以根据所述重试门槛值决定是否进入第二解码模式。所述第二解码模式的解码能力高于所述第一解码模式的解码能力。
本发明的范例实施例另提供一种存储器控制电路单元，其用以控制存储器存储装置。所述存储器存储装置包括可复写式非易失性存储器模块。所述存储器控制电路单元包括主机接口、存储器接口、解码电路及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口、所述存储器接口及所述解码电路。所述存储器管理电路用以根据解码历史信息决定重试门槛值。所述解码历史信息包括与所述解码电路过去执行过的至少一第一解码操作有关的信息。在所述解码电路基于第一解码模式所执行的至少一第二解码操作失败后，所述存储器管理电路更用以根据所述重试门槛值决定是否进入第二解码模式。所述第二解码模式的解码能力高于所述第一解码模式的解码能力。
在本发明的一范例实施例中，所述解码历史信息反映在过去的N次解码操作中，有M次的解码操作是在对所述可复写式非易失性存储器模块中的第一实体单元重读P次后才解码成功，N、M及P皆为正整数，且M不大于N。
在本发明的一范例实施例中，P的值更反映在成功解码从所述第一实体单元读取的数据之前，在第一解码模式中为了调整读取电压电平所参考的至少一数据表格的总数。
在本发明的一范例实施例中，根据所述解码历史信息决定所述重试门槛值的操作包括：将所述重试门槛值从第一数值调整为第二数值，其中所述第二数值小于所述第一数值；以及从多个候选数据表格中移除Q个数据表格，其中Q的值对应所述第一数值与所述第二数值之间的差值，且所述多个候选数据表格是用以在所述第一解码模式中调整读取电压电平。
在本发明的一范例实施例中，根据所述解码历史信息决定所述重试门槛值的操作包括：将所述重试门槛值从第三数值调整为第四数值，其中所述第四数值大于所述第三数值；以及将R个数据表格加入至多个候选数据表格中，其中R的值对应所述第三数值与所述第四数值之间的差值，且所述多个候选数据表格是用以在所述第一解码模式中调整读取电压电平。
在本发明的一范例实施例中，根据所述解码历史信息决定所述重试门槛值的操作还包括：根据所述至少一第一解码操作中与至少一成功解码操作有关的信息，决定所述R个数据表格的内容。
在本发明的一范例实施例中，根据所述重试门槛值决定所述解码电路在基于所述第一解码模式所执行的所述至少一第二解码操作失败后是否进入所述第二解码模式的操作包括：若所述至少一第二解码操作的累积解码次数未达到所述重试门槛值，不进入所述第二解码模式；以及若所述累积解码次数达到所述重试门槛值，进入所述第二解码模式。
本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以将重试门槛值决定为第一数值并根据所述第一数值决定在基于第一解码模式所执行的至少一第三解码操作失败后是否进入第二解码模式。所述存储器控制电路单元更用以将所述重试门槛值决定为第二数值并根据所述第二数值决定在基于所述第一解码模式所执行的至少一第四解码操作失败后是否进入所述第二解码模式。所述第一数值不同于所述第二数值。所述第二解码模式的解码能力高于所述第一解码模式的解码能力。
基于上述，一个重试门槛值可根据解码历史信息而决定。所述解码历史信息包括与过去执行过的至少一第一解码操作有关的信息。在基于第一解码模式所执行的至少一第二解码操作失败后，可根据所述重试门槛值而决定是否进入解码能力较高的第二解码模式。藉此，可在数据的解码速度与解码成功率之间取得平衡。
附图说明
图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；
图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；
图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图；
图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图；
图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图；
图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图；
图7是根据本发明的一范例实施例所示出的第一解码模式中使用不同的硬决策电压电平来读取第一实体单元的示意图；
图8是根据本发明的一范例实施例所示出的第二解码模式中使用多个软决策电压电平来读取第一实体单元的示意图；
图9是根据本发明的一范例实施例所示出的历史解码信息与数据表格的示意图；
图10是根据本发明的一范例实施例所示出的调整重试门槛值的示意图；
图11是根据本发明的一范例实施例所示出的调整重试门槛值的示意图；
图12是根据本发明的一范例实施例所示出的存储器控制方法的流程图；
图13是根据本发明的一范例实施例所示出的存储器控制方法的流程图。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。
请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆连接至系统总线(system bus)110。
在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。
在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主板20可以经由有线或无线方式连接至存储器存储装置10。存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通信(Near FieldCommunication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网路接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主板20可通过无线传输装置207存取无线存储器存储装置204。
在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以计算机系统来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等系统，而存储器存储装置30可为其所使用的安全数字(SecureDigital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi MediaCard,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。
图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。
连接接口单元402用以将存储器存储装置10连接至主机系统11。存储器存储装置10可通过连接接口单元402与主机系统11通信。在本范例实施例中，连接接口单元402是相容于串行高级技术附件(Serial Advanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402亦可以是符合并行高级技术附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(MemoryStick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。
存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模块406是连接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell，QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制栅极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。
在本范例实施例中，可复写式非易失性存储器模块406的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(Least Significant Bit，LSB)是属于下实体程序化单元，并且一存储单元的最高有效比特(Most Significant Bit，MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。
在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在本范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。
图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504、存储器接口506及错误检查与校正电路508。
存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。
在本范例实施例中，存储器管理电路502的控制指令是以固件型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
在另一范例实施例中，存储器管理电路502的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
此外，在另一范例实施例中，存储器管理电路502的控制指令亦可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。
主机接口504是连接至存储器管理电路502。存储器管理电路502可通过主机接口504与主机系统11通信。主机接口504可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口504来传送至存储器管理电路502。此外，存储器管理电路502可通过主机接口504将数据传送至主机系统11。在本范例实施例中，主机接口504是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504亦可以是相容于PATA标准、IEEE 1394标准、PCI Express标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口506是连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。
错误检查与校正电路(亦称为解码电路)508是连接至存储器管理电路502并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC)和/或错误检查码(error detectingcode，EDC)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路508会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。
在一范例实施例中，存储器控制电路单元404还包括缓存存储器510与电源管理电路512。缓存存储器510是连接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路512是连接至存储器管理电路502并且用以控制存储器存储装置10的电源。
在一范例实施例中，图4的可复写式非易失性存储器模块406亦称为快闪(flash)存储器模块，且存储器控制电路单元404亦称为用于控制快闪存储器模块的快闪存储器控制器。在一范例实施例中，图5的存储器管理电路502亦称为快闪存储器管理电路。
图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路502可将可复写式非易失性存储器模块406的实体单元610(0)～610(B)逻辑地分组至存储区601与替换区602。存储区601中的实体单元610(0)～610(A)是用以存储数据，而替换区602中的实体单元610(A+1)～610(B)则是用以替换存储区601中损坏的实体单元。例如，若从某一个实体单元中读取的数据所包含的错误过多而无法被更正时，此实体单元会被视为是损坏的实体单元。此外，若替换区602中没有可用的实体抹除单元，则存储器管理电路502可能会将整个存储器存储装置10宣告为写入保护(write protect)状态，而无法再写入数据。
在本范例实施例中，每一个实体单元是指一个实体程序化单元。然而，在另一范例实施例中，一个实体单元亦可以是指一个实体地址、一个实体抹除单元或由多个连续或不连续的实体地址组成。存储器管理电路502会配置逻辑单元612(0)～612(C)以映射存储区601中的实体单元610(0)～610(A)。在本范例实施例中，每一个逻辑单元是指一个逻辑地址。然而，在另一范例实施例中，一个逻辑单元也可以是指一个逻辑程序化单元、一个逻辑抹除单元或者由多个连续或不连续的逻辑地址组成。此外，逻辑单元612(0)～612(C)中的每一者可被映射至一或多个实体单元。
存储器管理电路502可将逻辑单元与实体单元之间的映射关系(亦称为逻辑-实体地址映射关系)记录于至少一逻辑-实体地址映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路502可根据此逻辑-实体地址映射表来执行对于存储器存储装置10的数据存取操作。
在图1的存储器存储装置10使用一段时间后和/或环境温度发生较大变化时，存储器存储装置10的存储单元可能会老化和/或损耗。响应于存储单元的老化和/或损耗，存储单元的临界电压可能会发生偏移。存储单元的临界电压发生偏移是指存储单元的临界电压改变，例如从某一个电压位置偏移到另一个电压位置。存储单元的临界电压发生偏移可能会影响从存储单元中读取的数据的正确性。例如，假设原先经程序化的某一个存储单元的临界电压大于一个预设读取电压电平。但是，受到老化和/或损耗影响，此存储单元的临界电压可能会偏移至小于此预设读取电压电平。因此，若使用此预设读取电压电平来读取此存储单元，则可能会从此存储单元读取到错误比特。
在一范例实施例中，错误检查与校正电路508可包含一或多个解码电路。此解码电路可用于解码从可复写式非易失性存储器模块406读取的数据。例如，解码电路可尝试更正从老化和/或损耗的存储单元中读取的数据中部分或所有错误比特。例如，在一范例实施例中，错误检查与校正电路508可使用低密度奇偶检查码(Low-density parity-check code,LDPC code)来编码与解码数据。然而，在另一范例实施例中，错误检查与校正电路508亦可以支援BCH码、回旋码(convolutional code)、涡轮码(turbo code)等等，本发明不加以限制。须注意的是，在某些情况下，若存储单元的临界电压的偏移量太大，则解码电路的解码能力(例如解码成功率)和/或解码速度可能会下降。
在一范例实施例中，在从可复写式非易失性存储器模块406的某一个实体单元中读取数据后，错误检查与校正电路508可基于某一解码模式(亦称为第一解码模式)来解码所读取的数据。在判定第一解码模式无法成功解码此数据后，错误检查与校正电路508可基于另一解码模式(亦称为第二解码模式)来解码所读取的数据。在一范例实施例中，第一解码模式亦称为硬比特解码模式或重试模式，而第二解码模式亦称为软比特解码模式。
在第一解码模式中，存储器管理电路502可发送至少一读取指令序列至可复写式非易失性存储器模块406。此读取指令序列可指示可复写式非易失性存储器模块406使用某一个读取电压电平(亦称为硬决策电压电平)来读取某一实体单元(亦称为第一实体单元)中的存储单元。然后，错误检查与校正电路508可解码所读取的数据。若解码成功，解码成功的数据可被输出。若解码失败，存储器管理电路502可调整所使用的读取电压电平并指示可复写式非易失性存储器模块406使用经调整的读取电压电平来再次读取第一实体单元。然后，错误检查与校正电路508可再次解码所读取的数据。存储器管理电路502与错误检查与校正电路508可以重复上述操作，直到解码成功或一个重试计数达到预设值为止。例如，在第一解码模式中，每调整一次读取电压电平，重试计数可被更新(例如加1)。若重试计数达到一个重试门槛值，存储器管理电路502可指示错误检查与校正电路508进入第二解码模式。例如，假设当前的重试门槛值为60，则当连续使用60个不同的读取电压电平读取同一个实体单元后，此重试计数可被更新为60。此时，重试计数会等于重试门槛值，并且错误检查与校正电路508会进入第二解码模式。
在第二解码模式中，存储器管理电路502可发送至少一读取指令序列至可复写式非易失性存储器模块406。此读取指令序列可指示可复写式非易失性存储器模块406使用多个读取电压电平(亦称为软决策电压电平)来读取第一实体单元中的存储单元。须注意的是，在第二解码模式中，多个读取电压电平可被用于读取单一个存储单元，以获得多个比特(亦称为验证比特)。此些验证比特中的某一个比特亦称为硬比特，而其余比特亦称为软比特。例如，假设使用5个读取电压电平来连续读取某一个存储单元而获得5个验证比特，则这5个验证比特可包含1个硬比特与4个软比特。在一范例实施例中，这4个软比特亦可以通过执行逻辑操作而减少为2个软比特。此外，本发明不限制在第二解码模式中用于读取某一个存储单元的读取电压电平的数目、从某一个存储单元读取的硬比特的数目和/或从某一个存储单元读取的软比特的数目。然后，错误检查与校正电路508可解码所读取的数据。
须注意的是，在第二解码模式中，存储器管理电路502可根据所述软比特来更新可靠度信息。例如，相较于预设的可靠度信息，经更新的可靠度信息可更加符合当前存储单元的老化和/或损耗状态。根据经更新的可靠度信息，错误检查与校正电路508有更高的机率成功解码所读取的数据。
在一范例实施例中，可靠度信息可包括对数相似性比值(Log Likelihood Ratio,LLR)。此对数相似性比值可反映从某一个存储单元读取的数据是比特“0”和/或比特“1”的机率。在一范例实施例中，可靠度信息可通过查表而获得。例如，由存储器模块的供应商所提供的至少一可靠度信息表格可存储于可复写式非易失性存储器模块406中。存储器管理电路502可根据所获得的软比特来查询可靠度信息表格，以获得解码所使用的可靠度信息。在一范例实施例中，可靠度信息亦可通过即时运算而获得。例如，存储器管理电路502可根据所获得的软比特来估计临界电压属于某一个电压范围内的存储单元的总数。存储器管理电路502可根据此总数而动态计算对应于此些存储单元的可靠度信息。在一范例实施例中，根据所述总数而动态获得的可靠度信息可更加符合当前存储单元的老化和/或损耗状态。因此，使用所述动态获得的可靠度信息亦可提高错误检查与校正电路508的解码成功率。
图7是根据本发明的一范例实施例所示出的第一解码模式中使用不同的硬决策电压电平来读取第一实体单元的示意图。请参照图7，假设第一实体单元中的存储单元的临界电压分布包括状态701与702。属于状态701的存储单元用于存储某一比特数据(例如比特“0”)，而属于状态702的存储单元则用于存储另一比特数据(例如比特“1”)。此外，属于状态701和/或702的存储单元也可用以存储其他比特数据，本发明不加以限制。此外，状态701与702有部分的重叠。因此，当使用某些读取电压电平来读取存储单元时，部分属于状态701的存储单元会被误判为属于状态702，而部分属于状态702的存储单元则会被误判为属于状态701，从而产生所读取的数据中的错误比特。
在第一解码模式中，读取电压电平RVL(1)可先被用于读取第一实体单元中的存储单元。使用读取电压电平RVL(1)读到的数据可被解码。若解码成功，此数据可被输出。若解码失败，则下一个读取电压电平RVL(2)可用于再次读取第一实体单元中的存储单元。使用读取电压电平RVL(2)读到的数据可被解码。若解码成功，此数据可被输出。依此类推，读取电压电平RVL(3)与RVL(4)可接续被用于读取第一实体单元中的存储单元，直到所读取的数据被成功解码或者重试计数达到重试门槛值为止。须注意的是，图7中的读取电压电平RVL(1)～RVL(4)仅为范例，第一解码模式中使用的读取电压电平的总数以及每一个读取电压电平的电压值皆可视实务需求调整，本发明不加以限制。
图8是根据本发明的一范例实施例所示出的第二解码模式中使用多个软决策电压电平来读取第一实体单元的示意图。请参照图8，假设第一实体单元中的存储单元的临界电压分布包括状态810与820。在第二解码模式中，读取电压电平V1～V5可用于读取第一实体单元中的存储单元。根据读取电压电平V1～V5读取此实体单元中某一个存储单元的读取结果，验证比特b1～b5可被获得。例如，读取电压电平V1～V5分别用以读取验证比特b1～b5。根据某一个存储单元的临界电压是位于电压范围801～806中的某一电压范围内，使用读取电压电平V1～V5读取此存储单元所取得的验证比特可为“11111”、“01111”、“00111”、“00011”、“00001”或“00000”。
在一范例实施例中，假设读取电压电平V3为正负号(sign)读取电压电平，则验证比特b3可视为硬比特，而其余验证比特b1、b2、b4及b5可视为软比特。根据经由读取某一个存储单元而获得的验证比特b1～b5，此存储单元的临界电压位于电压范围801～806中的某一个电压范围内可被决定。同时，对应于此电压范围的可靠度信息可被决定。错误检查与校正电路508可根据此可靠度信息来解码从此存储单元读取的数据比特(即硬比特)。
须注意的是，如图7与图8的范例实施例所示，第二解码模式中用于解码数据的信息(例如软比特)可多于第一解码模式中用于解码数据的信息。因此，第二解码模式中错误检查与校正电路508对于数据的解码能力(或解码成功率)可高于第一解码模式中错误检查与校正电路508对于数据的解码能力。此外，第二解码模式中解码操作的复杂度可高于第一解码模式中解码操作的复杂度。因此，第一解码模式中错误检查与校正电路508对于数据的解码速度可高于第二解码模式中错误检查与校正电路508对于数据的解码速度。
在一范例实施例中，存储器管理电路502可根据解码历史信息决定(例如调整或维持)所述重试门槛值。所述解码历史信息包括与过去执行过的至少一解码操作(亦称为第一解码操作)有关的信息。例如，所述解码历史信息可反映在过去总计N次的解码操作中，有M次的解码操作是在对可复写式非易失性存储器模块406中的第一实体单元重读P次后才解码成功。N、M、P皆为正整数，且M不大于N。例如，假设N为10000、M为2且P为4，则所述解码历史信息可反映在过去总计10000次的解码操作中，有2次的解码操作是对可复写式非易失性存储器模块406中的第一实体单元重读4次后才解码成功。N、M与P的数值皆可包括其他正整数，本发明不加以限制。此外，所述解码历史信息还可包括更多有用的信息，例如在过去总计N次的解码操作中，进入第二解码模式后才成功解码数据的次数、解码成功时所使用的可靠度信息和/或解码成功时所使用的读取电压电平等等。
在一范例实施例中，所述P的值可反映在成功解码从第一实体单元读取的数据之前，在第一解码模式中为了调整读取电压电平(即硬决策电压电平)所参考的至少一数据表格的总数。例如，假设预设有60个数据表格存储于存储器控制器单元404或者可复写式非易失性存储器模块406中。这60个数据表格中的每一个数据表格都记录有用于调整读取电压电平的参数。当第一解码模式中的某一次解码失败时，存储器管理电路502可参考这60个数据表格中的某一个数据表格以获得此数据表格所记载的信息。存储器管理电路502可根据此信息来调整读取电压电平并决定下一次使用的读取电压电平。因此，在一范例实施例中，若P为4，表示在成功解码从第一实体单元读取的数据之前，在第一解码模式中为了调整读取电压电平(即硬决策电压电平)所参考的至少一数据表格的总数为4。
图9是根据本发明的一范例实施例所示出的历史解码信息与数据表格的示意图。请参照图9，假设历史解码信息包括信息910，且当前的重试门槛值THD为10。信息910可反映，在过去总计1073次(N＝1073)的解码操作中，在第一解码模式中对数据执行1次(P＝1)的重读就成功解码数据的解码操作的次数为1000次(M＝1000)；在第一解码模式中对数据执行2次(P＝2)的重读才成功解码数据的解码操作的次数为60次(M＝60)；在第一解码模式中对数据执行3次(P＝3)的重读才成功解码数据的解码操作的次数为6次(M＝6)；在第一解码模式中对数据执行4次(P＝4)的重读才成功解码数据的解码操作的次数为2次(M＝2)；在第一解码模式中对数据执行5～10次(P＝5～10)的重读才成功解码数据的解码操作的次数为0次(M＝0)；且在进入第二解码模式后才成功解码数据的解码操作的次数为5次。信息910可根据过去这1073次的解码操作的执行结果进行记载与更新。
须注意的是，数据表格920包含表格Tb(1)～Tb(10)。表格Tb(1)～Tb(10)中的每一者亦称为候选数据表格。在第一解码模式中对数据执行第一次(P＝1)的重读时，表格Tb(1)中的参数可被参照以决定待使用的读取电压电平(例如图7的读取电压电平RVL(1))。在第一解码模式中对数据执行第二次(P＝2)的重读时，表格Tb(2)中的参数可被参照以决定待使用的读取电压电平(例如图7的读取电压电平RVL(2))。依此类推，在第一解码模式中对数据执行第3～10次(P＝3～10)的重读时，表格Tb(3)至Tb(10)中的参数可依序被参照以决定待使用的读取电压电平。若数据表格Tb(1)至Tb(10)都已经被参照且仍然无法在第一解码模式中成功解码数据时，可进入第二解码模式以在第二解码模式中使用解码能力更强的解码操作来解码数据，如图8所示。
在一范例实施例中，根据信息910，在过去的N次解码操作中，使用表格Tb(5)至Tb(10)来调整读取电压电平以重读数据的操作，对于解码成功率的提高帮助不大。更进一步，在第一解码模式中使用表格Tb(5)至Tb(10)来调整读取电压电平甚至只会延后进入第二解码模式的时间点，从而导致解码时间延长。
在一范例实施例中，存储器管理电路502可根据信息910来调整重试门槛值THD。例如，存储器管理电路502可根据信息910中所记载的计数信息(即Count信息)的分布状态来增加或减少重试门槛值THD。此外，对应重试门槛值THD的调整，存储器管理电路502也可调整数据表格920中可用的候选数据表格的总数。
在一范例实施例中，存储器管理电路502可将重试门槛值从某一数值(亦称为第一数值)调整为另一数值(亦称为第二数值)，其中第二数值小于第一数值。同时，存储器管理电路502可从多个候选数据表格中移除Q个数据表格，其中Q的值对应第一数值与第二数值之间的差值。例如，假设第一数值为10且第二数值为4(即重试门槛值THD从10减少为4)，则候选数据表格中的6个数据表格可被移除。须注意的是，此处所述的移除某一数据表格可以是指将此数据表格标记为不使用(unavailable)，而非删除此数据表格。
图10是根据本发明的一范例实施例所示出的调整重试门槛值的示意图。请参照图10，根据信息910，在过去1073次的解码操作中，在第一解码模式中对数据执行5～10次(P＝5～10)的重复读取与解码才成功解码数据的次数为0次。因此，存储器管理电路502可根据信息910将重试门槛值THD从原先的10减少为4。同时，存储器管理电路502可移除图9的数据表格920中的表格Tb(5)～Tb(10)。
在将重试门槛值THD更新为4后，在往后的第一解码模式中，当根据表格Tb(1)～Tb(4)连续使用了4个不同的读取电压电平(例如图7的读取电压电平RVL(1)～RVL(4))来读取第一实体单元并依序对所读取的数据进行解码后，若仍然无法解码成功，则响应于重试计数(即4)等于当前的重试门槛值THD(即4)，存储器管理电路502可指示错误检查与校正电路508直接进入第二解码模式并基于第二解码模式来解码第一实体单元中的数据。
相较于图9的范例实施例，在图10的范例实施例中，对于第一解码模式的解码成功率没有明显帮助的表格(例如表格Tb(5)～Tb(10))可被移除，从而可在往后的解码操作中将进入第二解码模式的时间点提前。在部分范例实施例中，当所读取的数据中的错误比特较多时，将进入第二解码模式的时间点提前可有效提高对于此数据的解码效率。
在一范例实施例中，存储器管理电路502也可将重试门槛值从某一数值(亦称为第三数值)调整为另一数值(亦称为第四数值)，其中第四数值大于第三数值。同时，存储器管理电路502也可将R个数据表格加入至所述候选数据表格中，其中R的值对应第三数值与第四数值之间的差值。例如，假设第三数值为4且第四数值为5(即重试门槛值THD从4增加为5)，则存储器管理电路502可将1个数据表格加入至候选数据表格中，以将候选数据表格中数据表格的总数从4扩充为5。
图11是根据本发明的一范例实施例所示出的调整重试门槛值的示意图。请参照图11，存储器管理电路502可将重试门槛值从4增加为5。同时，存储器管理电路502可将表格Tb(5)’加入至数据表格1120中，以作为新的候选数据表格。
在将重试门槛值THD更新为5后，在往后的第一解码模式中，当根据表格Tb(1)～Tb(4)及Tb(5)’连续使用了5个不同的读取电压电平来读取第一实体单元并依序对所读取的数据进行解码后，若仍然无法解码成功，则响应于重试计数(即5)等于当前的重试门槛值THD(即5)，存储器管理电路502可指示错误检查与校正电路508直接进入第二解码模式并基于第二解码模式来解码第一实体单元中的数据。
在一范例实施例中，数据表格1120中新增的表格Tb(5)’可以是原先被移除的表格Tb(5)。也就是说，表格Tb(5)’的内容可以相同于表格Tb(5)的内容。或者，在一范例实施例中，表格Tb(5)’的内容也可以不相同于表格Tb(5)的内容。
在一范例实施例中，存储器管理电路502可根据所述第一解码操作中与至少一成功解码操作有关的信息，决定所述R个数据表格的内容。例如，存储器管理电路502可根据解码历史信息，将第一解码模式或第二解码模式中的成功解码操作中所使用的某一读取电压电平来决定新的候选数据表格(例如图11中的表格Tb(5)’)中用于调整读取电压电平的参数。藉此，当往后在第一解码操作中执行到第5次重读时，存储器管理电路502可参照表格Tb(5)’中记载的参数而决定使用过去曾经导致解码成功的读取电压电平来读取数据，从而提高在第一解码操作中执行的解码操作的解码成功率。
在一范例实施例中，存储器管理电路502也可根据解码历史信息，从被移除的表格(例如图9中的表格Tb(5)～Tb(10))中选择一个特定表格并将其加回至数据表格1120中。根据此特定表格所使用的读取电压电平可趋近于解码历史信息中记录的第一解码模式或第二解码模式中的成功解码操作中所使用的某一读取电压电平。藉此，同样可提高往后使用此新增的候选数据表格来执行重读与解码时的解码成功率。
须注意的是，在系统后续的运行过程中，信息910也可同步被更新，以反映在套用新的重试门槛值及新的候选数据表格后在不同重试次数下的解码成功率。此外，更新后的信息910也可用以再次更新重试门槛值及候选数据表格，在此不重复赘述。
须注意的是，在图10与图11的范例实施例中，移除与新增的候选数据表格的数目皆可视实务需求加以调整，本发明不加以限制。此外，前述各范例实施例所使用的候选数据表格的总数及重试门槛值的数值也皆为范例，而非用以限定本发明。
在一范例实施例中，在调整所述重试门槛值且基于第一解码模式所执行的至少一解码操作(亦称为第二解码操作、第三解码操作和/或第四解码操作)失败后，存储器管理电路502可根据此重试门槛值决定是否进入第二解码模式。例如，若第二解码操作的累积解码次数未达到重试门槛值，存储器管理电路502与错误检查与校正电路508可不进入第二解码模式。或者，若第二解码操作的累积解码次数达到重试门槛值，存储器管理电路502与错误检查与校正电路508可进入第二解码模式。其中，第二解码操作的累积解码次数可由第一解码操作中持续更新的重试计数反映。相关操作细节皆已详述如上，在此便不赘述。
图12是根据本发明的一范例实施例所示出的存储器控制方法的流程图。请参照图12，在步骤S1201中，根据解码历史信息决定重试门槛值，其中所述解码历史信息包括与过去执行过的至少一第一解码操作有关的信息。在步骤S1202中，在基于第一解码模式所执行的至少一第二解码操作失败后，根据所述重试门槛值决定是否进入第二解码模式，其中所述第二解码模式的解码能力高于所述第一解码模式的解码能力。
图13是根据本发明的一范例实施例所示出的存储器控制方法的流程图。请参照图13，在步骤S1301中，从第一实体单元读取数据。在步骤S1302中，在第一解码模式中解码所读取的数据。在步骤S1303中，判断是否解码成功。若解码成功，在步骤S1304中，输出解码成功的数据。若未解码成功，判断累积解码次数(即重试计数)是否达到重试门槛值。若累积解码次数未达到重试门槛值，在步骤S1306中，调整读取电压电平并回到步骤S1301，使用调整后的读取电压电平再次读取第一实体单元。此外，若累积解码次数达到重试门槛值，在步骤S1307中，进入第二解码模式。
然而，图12与图13中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图12与图13中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图12与图13的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。
综上所述，一个重试门槛值可根据解码历史信息而动态调整。所述解码历史信息包括与过去执行过的至少一第一解码操作有关的信息。此外，对应于重试门槛值的调整，用于在第一解码模式中调整读取电压电平以重读数据的候选数据表格的总数也可动态调整。例如，解码成功率较低的数据表格可被移除和/或解码成功率较高的数据表格可被加入至候选数据表格中。尔后，在基于第一解码模式所执行的至少一第二解码操作失败后，可根据所述重试门槛值而决定是否进入解码能力较高的第二解码模式。藉此，除了可提高第一解码模式的解码成功率之外，对于错误比特较多的数据，也可较快地进入第二解码模式中对其进行解码，从而在数据的解码速度与解码成功率之间取得平衡。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (22)

1.一种存储器控制方法，其特征在于，用于可复写式非易失性存储器模块，且所述存储器控制方法包括：
根据解码历史信息决定重试门槛值，其中所述解码历史信息包括与过去执行过的至少一第一解码操作有关的信息；以及
在基于第一解码模式所执行的至少一第二解码操作失败后，根据所述重试门槛值决定是否进入第二解码模式，
其中所述第二解码模式的解码能力高于所述第一解码模式的解码能力。
2.根据权利要求1所述的存储器控制方法，其中所述解码历史信息反映在过去的N次解码操作中，有M次的解码操作是在对所述可复写式非易失性存储器模块中的第一实体单元重读P次后才解码成功，N、M及P皆为正整数，且M不大于N。
3.根据权利要求2所述的存储器控制方法，其中P的值更反映在成功解码从所述第一实体单元读取的数据之前，在第一解码模式中为了调整读取电压电平所参考的至少一数据表格的总数。
4.根据权利要求1所述的存储器控制方法，其中根据所述解码历史信息决定所述重试门槛值的步骤包括：
将所述重试门槛值从第一数值调整为第二数值，其中所述第二数值小于所述第一数值；以及
从多个候选数据表格中移除Q个数据表格，其中Q的值对应所述第一数值与所述第二数值之间的差值，且所述多个候选数据表格是用以在所述第一解码模式中调整读取电压电平。
5.根据权利要求1所述的存储器控制方法，其中根据所述解码历史信息决定所述重试门槛值的步骤包括：
将所述重试门槛值从第三数值调整为第四数值，其中所述第四数值大于所述第三数值；以及
将R个数据表格加入至多个候选数据表格中，其中R的值对应所述第三数值与所述第四数值之间的差值，且所述多个候选数据表格是用以在所述第一解码模式中调整读取电压电平。
6.根据权利要求5所述的存储器控制方法，其中根据所述解码历史信息决定所述重试门槛值的步骤还包括：
根据所述至少一第一解码操作中与至少一成功解码操作有关的信息，决定所述R个数据表格的内容。
7.根据权利要求1所述的存储器控制方法，其中根据所述重试门槛值决定在基于所述第一解码模式所执行的所述至少一第二解码操作失败后是否进入所述第二解码模式的步骤包括：
若所述至少一第二解码操作的累积解码次数未达到所述重试门槛值，不进入所述第二解码模式；以及
若所述累积解码次数达到所述重试门槛值，进入所述第二解码模式。
8.一种存储器存储装置，包括：
连接接口单元，用以连接至主机系统；
可复写式非易失性存储器模块；以及
存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以根据解码历史信息决定重试门槛值，所述解码历史信息包括与过去执行过的至少一第一解码操作有关的信息，
在基于第一解码模式所执行的至少一第二解码操作失败后，所述存储器控制电路单元更用以根据所述重试门槛值决定是否进入第二解码模式，并且
所述第二解码模式的解码能力高于所述第一解码模式的解码能力。
9.根据权利要求8所述的存储器存储装置，其中所述解码历史信息反映在过去的N次解码操作中，有M次的解码操作是在对所述可复写式非易失性存储器模块中的第一实体单元重读P次后才解码成功，N、M及P皆为正整数，且M不大于N。
10.根据权利要求9所述的存储器存储装置，其中P的值更反映在成功解码从所述第一实体单元读取的数据之前，在第一解码模式中为了调整读取电压电平所参考的至少一数据表格的总数。
11.根据权利要求8所述的存储器存储装置，其中根据所述解码历史信息决定所述重试门槛值的操作包括：
将所述重试门槛值从第一数值调整为第二数值，其中所述第二数值小于所述第一数值；以及
从多个候选数据表格中移除Q个数据表格，其中Q的值对应所述第一数值与所述第二数值之间的差值，且所述多个候选数据表格是用以在所述第一解码模式中调整读取电压电平。
12.根据权利要求8所述的存储器存储装置，其中根据所述解码历史信息决定所述重试门槛值的操作包括：
将所述重试门槛值从第三数值调整为第四数值，其中所述第四数值大于所述第三数值；以及
将R个数据表格加入至多个候选数据表格中，其中R的值对应所述第三数值与所述第四数值之间的差值，且所述多个候选数据表格是用以在所述第一解码模式中调整读取电压电平。
13.根据权利要求12所述的存储器存储装置，其中根据所述解码历史信息决定所述重试门槛值的操作还包括：
根据所述至少一第一解码操作中与至少一成功解码操作有关的信息，决定所述R个数据表格的内容。
14.根据权利要求8所述的存储器存储装置，其中根据所述重试门槛值决定在基于所述第一解码模式所执行的所述至少一第二解码操作失败后是否进入所述第二解码模式的操作包括：
若所述至少一第二解码操作的累积解码次数未达到所述重试门槛值，不进入所述第二解码模式；以及
若所述累积解码次数达到所述重试门槛值，进入所述第二解码模式。
15.一种存储器控制电路单元，用以控制存储器存储装置，其中所述存储器存储装置包括可复写式非易失性存储器模块，且所述存储器控制电路单元包括：
主机接口，用以连接至主机系统；
存储器接口，用以连接至所述可复写式非易失性存储器模块；
解码电路；以及
存储器管理电路，连接至所述主机接口、所述存储器接口及所述解码电路，
其中所述存储器管理电路用以根据解码历史信息决定重试门槛值，所述解码历史信息包括与所述解码电路过去执行过的至少一第一解码操作有关的信息，
在所述解码电路基于第一解码模式所执行的至少一第二解码操作失败后，所述存储器管理电路更用以根据所述重试门槛值决定是否进入第二解码模式，并且
所述第二解码模式的解码能力高于所述第一解码模式的解码能力。
16.根据权利要求15所述的存储器控制电路单元，其中所述解码历史信息反映在过去的N次解码操作中，有M次的解码操作是在对所述可复写式非易失性存储器模块中的第一实体单元重读P次后才解码成功，N、M及P皆为正整数，且M不大于N。
17.根据权利要求16所述的存储器控制电路单元，其中P的值更反映在成功解码从所述第一实体单元读取的数据之前，在第一解码模式中为了调整读取电压电平所参考的至少一数据表格的总数。
18.根据权利要求15所述的存储器控制电路单元，其中根据所述解码历史信息决定所述重试门槛值的操作包括：
将所述重试门槛值从第一数值调整为第二数值，其中所述第二数值小于所述第一数值；以及
从多个候选数据表格中移除Q个数据表格，其中Q的值对应所述第一数值与所述第二数值之间的差值，且所述多个候选数据表格是用以在所述第一解码模式中调整读取电压电平。
19.根据权利要求15所述的存储器控制电路单元，其中根据所述解码历史信息决定所述重试门槛值的操作包括：
将所述重试门槛值从第三数值调整为第四数值，其中所述第四数值大于所述第三数值；以及
将R个数据表格加入至多个候选数据表格中，其中R的值对应所述第三数值与所述第四数值之间的差值，且所述多个候选数据表格是用以在所述第一解码模式中调整读取电压电平。
20.根据权利要求19所述的存储器控制电路单元，其中根据所述解码历史信息决定所述重试门槛值的操作还包括：
根据所述至少一第一解码操作中与至少一成功解码操作有关的信息，决定所述R个数据表格的内容。
21.根据权利要求15所述的存储器控制电路单元，其中根据所述重试门槛值决定所述解码电路在基于所述第一解码模式所执行的所述至少一第二解码操作失败后是否进入所述第二解码模式的操作包括：
若所述至少一第二解码操作的累积解码次数未达到所述重试门槛值，不进入所述第二解码模式；以及
若所述累积解码次数达到所述重试门槛值，进入所述第二解码模式。
22.一种存储器存储装置，包括：
连接接口单元，用以连接至主机系统；
可复写式非易失性存储器模块；以及
存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以将重试门槛值决定为第一数值并根据所述第一数值决定在基于第一解码模式所执行的至少一第三解码操作失败后是否进入第二解码模式，
所述存储器控制电路单元更用以将所述重试门槛值决定为第二数值并根据所述第二数值决定在基于所述第一解码模式所执行的至少一第四解码操作失败后是否进入所述第二解码模式，
所述第一数值不同于所述第二数值，并且
所述第二解码模式的解码能力高于所述第一解码模式的解码能力。
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