CN111816636A - 封装载板以及封装结构 - Google Patents

封装载板以及封装结构 Download PDF

Info

Publication number
CN111816636A
CN111816636A CN201911340555.XA CN201911340555A CN111816636A CN 111816636 A CN111816636 A CN 111816636A CN 201911340555 A CN201911340555 A CN 201911340555A CN 111816636 A CN111816636 A CN 111816636A
Authority
CN
China
Prior art keywords
line patterns
patterns
circuit
package
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911340555.XA
Other languages
English (en)
Other versions
CN111816636B (zh
Inventor
谭瑞敏
黄培彰
柏其君
廖俊霖
王柏翔
陈宣玮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unimicron Technology Corp
Original Assignee
Unimicron Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from TW108141610A external-priority patent/TWI721648B/zh
Application filed by Unimicron Technology Corp filed Critical Unimicron Technology Corp
Publication of CN111816636A publication Critical patent/CN111816636A/zh
Application granted granted Critical
Publication of CN111816636B publication Critical patent/CN111816636B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/103—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by bonding or embedding conductive wires or strips
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0263—High current adaptations, e.g. printed high current conductors or using auxiliary non-printed means; Fine and coarse circuit patterns on one circuit board
    • H05K1/0265—High current adaptations, e.g. printed high current conductors or using auxiliary non-printed means; Fine and coarse circuit patterns on one circuit board characterized by the lay-out of or details of the printed conductors, e.g. reinforced conductors, redundant conductors, conductors having different cross-sections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
    • H05K1/056—Insulated conductive substrates, e.g. insulated metal substrate the metal substrate being covered by an organic insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0338—Layered conductor, e.g. layered metal substrate, layered finish layer, layered thin film adhesion layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09736—Varying thickness of a single conductor; Conductors in the same plane having different thicknesses

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明提供一种封装载板以及封装结构。封装载板包括多个第一线路图案、多个第二线路图案以及绝缘材料层。第二线路图案配置于任两第一线路图案之间，且直接连接至第一线路图案。以剖面观之，每一第一线路图案的第一厚度大于每一第二线路图案的第二厚度。每一第一线路图案的第一表面切齐于每一第二线路图案的第二表面。绝缘材料层至少接触第一线路图案。

Description

封装载板以及封装结构
技术领域
本发明涉及一种封装载板以及封装结构，尤其涉及一种具有二种厚度的线路图案的封装载板及采用此封装载板的封装结构。
背景技术
目前，线路载板上的线路层的厚度约在18微米至70微米之间。若线路层的厚度大于70微米，不管是以电镀或是蚀刻方式来制作，困难度皆变得非常高。更何况，线路之间的线距还必须控制在远小于线路层的厚度，这将极具挑战性。此外，于同一平面上可满足或因应不同的线路需求(如信号走线或电源/接地层)的线路设置，更是目前线路载板发展的重点之一。
发明内容
本发明提供一种封装载板，其具有二种不同厚度的线路图案，可因应不同的线路需求。
本发明还提供一种封装结构，采用上述的封装载板，可具有较佳的应用性及使用灵活度。
本发明的封装载板，其包括多个第一线路图案、多个第二线路图案以及绝缘材料层。第二线路图案配置于任两第一线路图案之间，且直接连接至第一线路图案。以剖面观之，每一第一线路图案的第一厚度大于每一第二线路图案的第二厚度。每一第一线路图案的第一表面切齐于每一第二线路图案的第二表面。绝缘材料层至少接触第一线路图案。
在本发明的一实施例中，上述的绝缘材料层填满第一线路图案之间的空隙，且直接接触每一第一线路图案的侧表面以及每一第二线路图案的底表面。
在本发明的一实施例中，上述的绝缘材料层直接接触每一第一线路图案的底表面，且不接触第二线路图案。
在本发明的一实施例中，上述的封装载板还包括基材。绝缘材料层位于第一线路图案与基材之间。
在本发明的一实施例中，上述的基材包括绝缘基材或导电基材。
在本发明的一实施例中，上述的基材的材质包括金属、合金或陶瓷材料。
在本发明的一实施例中，上述的绝缘材料层的导热系数大于等于10W/(mK)。
在本发明的一实施例中，上述的以剖面观之，每一第一线路图案的第一线宽大于每一第二线路图案的第二线宽。
在本发明的一实施例中，上述的第一厚度介于70微米至500微米之间。
本发明的封装结构，其包括封装载板、至少一电子元件以及封装胶体。封装载板包括多个第一线路图案、多个第二线路图案以及绝缘材料层。第二线路图案配置于任两第一线路图案之间，且直接连接至第一线路图案。以剖面观之，每一第一线路图案的第一厚度大于每一第二线路图案的第二厚度。每一第一线路图案的第一表面切齐于每一第二线路图案的第二表面。绝缘材料层至少接触第一线路图案。电子元件配置于至少一第一线路图案上。封装胶体覆盖电子元件与封装载板。
在本发明的一实施例中，上述的绝缘材料层填满第一线路图案之间的空隙，且直接接触每一第一线路图案的侧表面以及每一第二线路图案的底表面。
在本发明的一实施例中，上述的绝缘材料层直接接触每一第一线路图案的底表面，且不接触第二线路图案。
在本发明的一实施例中，上述的封装载板还包括基材。绝缘材料层位于第一线路图案与基材之间。
在本发明的一实施例中，上述的基材包括绝缘基材或导电基材。
在本发明的一实施例中，上述的基材的材质包括金属、合金或陶瓷材料。
在本发明的一实施例中，上述的绝缘材料层的导热系数大于等于10W/(mK)。
在本发明的一实施例中，上述的以剖面观之，每一第一线路图案的第一线宽大于每一第二线路图案的第二线宽。
在本发明的一实施例中，上述的第一厚度介于70微米至500微米之间。
在本发明的一实施例中，上述的封装结构还包括黏着层，配置于电子元件与至少一第一线路图案之间。
在本发明的一实施例中，上述的封装结构还包括至少一打线。电子元件通过打线电性连接至至少一第一线路图案。
基于上述，在本发明的封装载板的设计中，第二线路图案直接连接至第一线路图案，且以剖面观之，第一线路图案的第一厚度大于第二线路图案的第二厚度，且第一线路图案的第一表面切齐于第二线路图案的第二表面。如此一来，本发明的封装载板于同一平面上可同时具有二种不同厚度的线路图案，可因应不同的线路需求。此外，采用本发明的封装载板的封装结构，则可具有较佳的应用性及使用灵活度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A是本发明的一实施例的一种封装载板的俯视示意图；
图1B是图1A的封装载板的局部剖面示意图；
图2是本发明的另一实施例的一种封装载板的剖面示意图；
图3A是本发明的一实施例的一种封装结构的剖面示意图；
图3B是本发明的另一实施例的一种封装结构的剖面示意图。
附图标号说明：
10a、10b：封装结构
100a、100b：封装载板
110a、110b：第一线路图案
111a、111b：第一表面
113b、123a、123b：底表面
115a、115b、125a、125b：侧表面
120a、120b：第二线路图案
121a、121b：第二表面
130a、130b：绝缘材料层
140：基材
200：电子元件
300：封装胶体
400：打线
500：黏着层
T1、T1’：第一厚度
T2、T2’：第二厚度
W1、W1’：第一线宽
W2、W2’：第二线宽
具体实施方式
图1A是本发明的一实施例的一种封装载板的俯视示意图。图1B是图1A的封装载板的局部剖面示意图。请同时参考图1A与图1B，在本实施例中，封装载板100a包括多个第一线路图案110a、多个第二线路图案120a以及绝缘材料层130a。第二线路图案120a配置于任两第一线路图案110a之间，且直接结构性及电性连接至第一线路图案110a。以剖面观之，每一第一线路图案110a的第一厚度T1大于每一第二线路图案120a的第二厚度T2。每一第一线路图案110a的第一表面111a切齐于每一第二线路图案120a的第二表面121a。绝缘材料层130a至少接触第一线路图案110a。
更进一步来说，本实施例的第一线路图案110a的第一厚度T1例如是100微米以上，较佳地，介于70微米至500微米之间，而任两相邻的第一线路图案110a之间的间距可小于第一厚度T1的1/2。以剖面观之，每一第一线路图案110a的第一线宽W1大于每一第二线路图案120a的第二线宽W2。此处，第一线宽W1例如是至少为0.3毫米，而第二线宽W2例如是0.05毫米至0.3毫米。此处，第一线路图案110a例如是电源/接地接垫，而第二线路图案120a例如是信号走线。
此外，本实施例的绝缘材料层130a填满第一线路图案110a之间的空隙，且直接接触每一第一线路图案110a的侧表面115a以及每一第二线路图案120a的底表面123a。此处，绝缘材料层130a的导热系数大于等于10W/(mK)。
简言之，在本实施例的封装载板100a的设计中，第二线路图案120a直接连接至第一线路图案110a，且以剖面观之，第一线路图案110a的第一厚度T1大于第二线路图案120a的第二厚度T2，且第一线路图案110a的第一表面111a切齐于第二线路图案120a的第二表面121a。如此一来，本实施例的封装载板100a于同一平面上可同时具有二种不同厚度的线路图案，可因应不同的线路需求。
在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图2是本发明的另一实施例的一种封装载板的剖面示意图。请同时参考图1B以及图2，本实施例的封装载板100b与图1B的封装载板100a相似，两者的差异在于：本实施例的绝缘材料层130b直接接触每一第一线路图案110b的底表面113b，且不接触第二线路图案120b。此处，绝缘材料层130b的导热系数例如是大于等于10W/(mK)。
此外，本实施例的封装载板100b还包括基材140，而绝缘材料层130b位于第一线路图案110b与基材140之间。基材140可例如是绝缘基材，其材质例如是陶瓷材料；或者是，可例如是导电基材，其材质包括金属(例如铝)或合金。
在本实施例中，以剖面观之，每一第一线路图案110b的第一厚度T1’大于每一第二线路图案120b的第二厚度T2’。每一第一线路图案110b的第一表面111b切齐于每一第二线路图案120b的第二表面121b。另一方面，每一第一线路图案110b的第一线宽W1’大于每一第二线路图案120b的第二线宽W2’。如此一来，本实施例的封装载板100b于同一平面上可同时具有二种不同厚度的线路图案，可因应不同的线路需求。
图3A是本发明的一实施例的一种封装结构的剖面示意图。请参考图3A，本实施例的封装结构10a包括上述图1B的封装载板100a、至少一电子元件(示意地示出一个电子元件200)以及封装胶体300。电子元件200配置于至少一第一线路图案110a上，其中电子元件200例如是芯片、芯片封装体或被动元件，但不以此为限。
更进一步来说，本实施例的封装结构10a还包括至少一打线(示意地示出两条打线400)，其中电子元件200通过打线400电性连接至第一线路图案110a。此外，本实施例的封装结构10a还包括黏着层500，配置于电子元件200与第一线路图案110a之间，其中电子元件200通过黏着层500而固定于第一线路图案110a上。此处，黏着层500例如是焊料层，但不以此为限。
此外，本实施例的封装胶体300覆盖电子元件200与封装载板100a。如图3A所示，本实施例的封装胶体300覆盖封装载板100a的第一线路层110a的第一表面111a与部分侧表面115a、第二线路层120a的第二表面121a与侧表面125a、绝缘材料层130a、电子元件200、打线400及黏着层500。此处，绝缘材料层130a的材质可与封装胶体300的材质相同或不同，于此不加以限制。
由于本实施例的封装结构10a采用图1B的封装载板100a，因此于同一平面(即第一表面111a与第二表面121a的平面)上可同时具有不同厚度的第一线路图案110a与第二线路图案120a，可因应电源/接地及信号传输等不同的线路需求。如此一来，本实施例的封装结构10a可具有较佳的应用性及使用灵活度。
图3B是本发明的另一实施例的一种封装结构的剖面示意图。请参考图3B，本实施例的封装结构10b包括上述图2的封装载板100b、至少一电子元件(示意地示出一个电子元件200)以及封装胶体300。电子元件200配置于至少一第一线路图案110b上，其中电子元件200例如是芯片、芯片封装体或被动元件，但不以此为限。
更进一步来说，本实施例的封装结构10b还包括至少一打线(示意地示出两条打线400)，其中电子元件200通过打线400电性连接至第一线路图案110b。此外，本实施例的封装结构10b还更包括黏着层500，配置于电子元件200与第一线路图案110b之间，其中电子元件200通过黏着层500而固定于第一线路图案110b上。此处，黏着层500例如是焊料层，但不以此为限。
此外，本实施例的封装胶体300覆盖电子元件200与封装载板100b。如图3B所示，本实施例的封装胶体300覆盖封装载板100b的第一线路层110b的第一表面111b与侧表面115b、第二线路层120b的第二表面121b、侧表面125b及底表面123b、绝缘材料层130b、电子元件200、打线400及黏着层500，且填满第一线路层110b之间的空隙以及第二线路层120b之间的空隙。此处，绝缘材料层130b的材质不同于封装胶体300的材质，但不以此为限。
由于本实施例的封装结构10b采用图2的封装载板100b，因此于同一平面(即第一表面111b与第二表面121b的平面)上可同时具有不同厚度的第一线路图案110b与第二线路图案120b，可因应电源/接地及信号传输等不同的线路需求。如此一来，本实施例的封装结构10b可具有较佳的应用性及使用灵活度。
综上所述，在本发明的封装载板的设计中，第二线路图案直接连接至第一线路图案，且以剖面观之，第一线路图案的第一厚度大于第二线路图案的第二厚度，且第一线路图案的第一表面切齐于第二线路图案的第二表面。如此一来，本发明的封装载板于同一平面上可同时具有二种不同厚度的线路图案，可因应不同的线路需求。此外，采用本发明的封装载板的封装结构，则可具有较佳的应用性及使用灵活度。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (20)

1.一种封装载板，包括：
多个第一线路图案；
多个第二线路图案，配置于任两所述多个第一线路图案之间，且直接连接至所述多个第一线路图案，其中以剖面观之，所述多个第一线路图案的每一个的第一厚度大于所述多个第二线路图案的每一个的第二厚度，且所述多个第一线路图案的每一个的第一表面切齐于所述多个第二线路图案的每一个的第二表面；以及
绝缘材料层，至少接触所述多个第一线路图案。
2.根据权利要求1所述的封装载板，其中所述绝缘材料层填满所述多个第一线路图案之间的空隙，且直接接触所述多个第一线路图案的每一个的侧表面以及所述多个第二线路图案的每一个的底表面。
3.根据权利要求1所述的封装载板，其中所述绝缘材料层直接接触所述多个第一线路图案的每一个的底表面，且不接触所述多个第二线路图案。
4.根据权利要求3所述的封装载板，还包括：
基材，所述绝缘材料层位于所述多个第一线路图案与所述基材之间。
5.根据权利要求4所述的封装载板，其中所述基材包括绝缘基材或导电基材。
6.根据权利要求4所述的封装载板，其中所述基材的材质包括金属、合金或陶瓷材料。
7.根据权利要求1所述的封装载板，其中所述绝缘材料层的导热系数大于等于10W/mK。
8.根据权利要求1所述的封装载板，其中以剖面观之，所述多个第一线路图案的每一个的第一线宽大于所述多个第二线路图案的每一个的第二线宽。
9.根据权利要求1所述的封装载板，其中所述第一厚度介于70微米至500微米之间。
10.一种封装结构，包括：
封装载板，包括：
多个第一线路图案；
多个第二线路图案，配置于任两所述多个第一线路图案之间，且直接连接至所述多个第一线路图案，其中以剖面观之，所述多个第一线路图案的每一个的第一厚度大于所述多个第二线路图案的每一个的第二厚度，且所述多个第一线路图案的每一个的第一表面切齐于所述多个第二线路图案的每一个的第二表面；以及
绝缘材料层，至少接触所述多个第一线路图案；
至少一电子元件，配置于至少一所述多个第一线路图案上；以及
封装胶体，覆盖所述至少一电子元件与所述封装载板。
11.根据权利要求10所述的封装结构，其中所述绝缘材料层填满所述多个第一线路图案之间的空隙，且直接接触所述多个第一线路图案的每一个的侧表面以及所述多个第二线路图案的每一个的底表面。
12.根据权利要求10所述的封装结构，其中所述绝缘材料层直接接触所述多个第一线路图案的底表面，且不接触所述多个第二线路图案。
13.根据权利要求12所述的封装结构，其中所述封装载板还包括：
基材，所述绝缘材料层位于所述多个第一线路图案与所述基材之间。
14.根据权利要求13所述的封装结构，其中所述基材包括绝缘基材或导电基材。
15.根据权利要求13所述的封装结构，其中所述基材的材质包括金属、合金或陶瓷材料。
16.根据权利要求10所述的封装结构，其中所述绝缘材料层的导热系数大于等于10W/mK。
17.根据权利要求10所述的封装结构，其中以剖面观之，所述多个第一线路图案的每一个的第一线宽大于所述多个第二线路图案的每一个的第二线宽。
18.根据权利要求10所述的封装结构，其中所述第一厚度介于70微米至500微米之间。
19.根据权利要求10所述的封装结构，还包括：
黏着层，配置于所述至少一电子元件与至少一所述多个第一线路图案之间。
20.根据权利要求10所述的封装结构，还包括：
至少一打线，所述至少一电子元件通过所述至少一打线电性连接至至少一所述多个第一线路图案。
CN201911340555.XA 2019-04-10 2019-12-23 封装载板以及封装结构 Active CN111816636B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962831738P 2019-04-10 2019-04-10
US62/831,738 2019-04-10
TW108141610 2019-11-15
TW108141610A TWI721648B (zh) 2019-04-10 2019-11-15 封裝載板以及封裝結構

Publications (2)

Publication Number Publication Date
CN111816636A true CN111816636A (zh) 2020-10-23
CN111816636B CN111816636B (zh) 2022-05-31

Family

ID=72747478

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911340555.XA Active CN111816636B (zh) 2019-04-10 2019-12-23 封装载板以及封装结构

Country Status (2)

Country Link
US (1) US10881006B2 (zh)
CN (1) CN111816636B (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6252298B1 (en) * 1997-06-18 2001-06-26 Samsung Electronics Co., Ltd. Semiconductor chip package using flexible circuit board with central opening
CN103650131A (zh) * 2012-03-14 2014-03-19 松下电器产业株式会社 半导体装置
US8796561B1 (en) * 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US20140291871A1 (en) * 2010-09-16 2014-10-02 Tessera, Inc. Impedance controlled packages with metal sheet or 2-layer rdl
CN104900782A (zh) * 2014-03-07 2015-09-09 钰桥半导体股份有限公司 具有隔离件的散热增益型线路板制作方法
US9177897B1 (en) * 2013-06-28 2015-11-03 Stats Chippac Ltd. Integrated circuit packaging system with trace protection layer and method of manufacture thereof
US20160007459A1 (en) * 2014-07-04 2016-01-07 Young-ja KIM Printed circuit board and semiconductor package using the same
US20170048973A1 (en) * 2015-08-10 2017-02-16 Unimicron Technology Corp. Circuit board structure and method for manufacturing the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4614584B2 (ja) 2001-06-28 2011-01-19 三洋電機株式会社 混成集積回路装置およびその製造方法
CN103140036A (zh) 2011-11-24 2013-06-05 先丰通讯股份有限公司 散热电路板的制造方法
KR101432372B1 (ko) 2012-10-02 2014-08-20 삼성전기주식회사 방열 기판 및 방열 기판 제조 방법
EP3015487B1 (en) * 2013-06-27 2018-04-04 Hitachi Chemical Co., Ltd. Resin composition, resin sheet, cured resin sheet, resin sheet structure, cured resin sheet structure, method for producing cured resin sheet structure, semiconductor device, and led device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6252298B1 (en) * 1997-06-18 2001-06-26 Samsung Electronics Co., Ltd. Semiconductor chip package using flexible circuit board with central opening
US8796561B1 (en) * 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US20140291871A1 (en) * 2010-09-16 2014-10-02 Tessera, Inc. Impedance controlled packages with metal sheet or 2-layer rdl
CN103650131A (zh) * 2012-03-14 2014-03-19 松下电器产业株式会社 半导体装置
US9177897B1 (en) * 2013-06-28 2015-11-03 Stats Chippac Ltd. Integrated circuit packaging system with trace protection layer and method of manufacture thereof
CN104900782A (zh) * 2014-03-07 2015-09-09 钰桥半导体股份有限公司 具有隔离件的散热增益型线路板制作方法
US20160007459A1 (en) * 2014-07-04 2016-01-07 Young-ja KIM Printed circuit board and semiconductor package using the same
US20170048973A1 (en) * 2015-08-10 2017-02-16 Unimicron Technology Corp. Circuit board structure and method for manufacturing the same

Also Published As

Publication number Publication date
US10881006B2 (en) 2020-12-29
CN111816636B (zh) 2022-05-31
US20200329565A1 (en) 2020-10-15

Similar Documents

Publication Publication Date Title
KR100524437B1 (ko) 반도체 장치, 반도체 장치용 기판 및 이들의 제조방법 및 전자기기
JP5185885B2 (ja) 配線基板および半導体装置
KR100813624B1 (ko) 반도체 패키지 및 그 제조방법
US4635093A (en) Electrical connection
JP2016213308A (ja) プリント回路板及びプリント配線板
US6034437A (en) Semiconductor device having a matrix of bonding pads
CN103545286B (zh) 线路基板、半导体封装结构及线路基板制作工艺
US7598608B2 (en) Mounting substrate
KR100990942B1 (ko) 반도체 패키지용 기판 및 이를 갖는 반도체 패키지
CN111816636B (zh) 封装载板以及封装结构
KR100813623B1 (ko) 가요성 필름, 이를 이용한 반도체 패키지 및 제조방법
JP6626735B2 (ja) 電子部品搭載用基板、電子装置および電子モジュール
JPS6253000A (ja) 半導体の実装構造
TWI721648B (zh) 封裝載板以及封裝結構
JP6674284B2 (ja) 実装構造及びモジュール
JPH03195053A (ja) インバータ装置
CN103715164A (zh) 柔性电路板及芯片封装结构
CN220172102U (zh) 芯片封装盒及芯片封装系统
US6395994B1 (en) Etched tri-metal with integrated wire traces for wire bonding
CN218041914U (zh) 电路板
JP7368055B2 (ja) 半導体装置、および、半導体装置の実装構造
KR100524480B1 (ko) 테이프캐리어패키지
KR20240072887A (ko) 회로 기판 및 회로 기판의 제조방법
CN118055561A (zh) 电路板及其制造方法
JP2022114627A (ja) 高周波回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant