CN111816635A - 薄膜覆晶封装结构 - Google Patents
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Abstract
本发明提供一种薄膜覆晶封装结构，其包括可挠性薄膜、至少二导电件、绝缘体、至少二第一上引脚、至少二下引脚及芯片。可挠性薄膜具有相对的第一表面与第二表面以及位于第一表面的芯片设置区内的至少一贯孔。第二表面具有与芯片设置区相重叠的投影区。此二导电件与绝缘体设置于贯孔内，且此二导电件被绝缘体分隔开而电性分离。此二第一上引脚设置于芯片设置区内，且分别连接此二导电件。此二下引脚自投影区内向外延伸，且分别通过此二导电件电性连接此二第一上引脚。芯片设置于芯片设置区内且包括至少二第一凸块，此二第一凸块接合于此二第一上引脚。
Description
技术领域
本发明涉及一种封装结构，尤其涉及一种薄膜覆晶封装结构。
背景技术
薄膜覆晶(Chip on Film,COF)封装结构为常见的液晶显示器的驱动芯片的封装型态。随着芯片上的凸块数的增加、引脚数的增加与引脚间距的微缩，凸块与引脚的布局方式日益受限。若凸块与引脚的布局方式不当，则在覆晶接合的程序中容易产生桥接现象。
目前已有双面线路薄膜的技术被提出，其采用一对一的配置方式通过相应数量的导电贯孔电性连接位于薄膜的上表面的上引脚与位于薄膜的下表面的下引脚，据以提高凸块与引脚的布局弹性。上述一对一的配置方式所需设置的导电贯孔的数量较多，需占用薄膜的面积较大，对于引脚布局仍形成某种程度的限制，故高引脚数、高凸块数以及细间距的需求仍有待更进一步的改良设计方能满足。
发明内容
本发明提供一种薄膜覆晶封装结构，其能提高凸块与引脚的布局弹性。
本发明的薄膜覆晶封装结构包括可挠性薄膜、至少二导电件、绝缘体、至少二第一上引脚、至少二下引脚以及芯片。可挠性薄膜具有第一表面、相对于第一表面的第二表面以及贯通第一表面与第二表面的至少一贯孔。第一表面具有芯片设置区，且贯孔位于芯片设置区内。第二表面具有与芯片设置区相重叠的投影区。此二导电件设置于贯孔内。绝缘体设置于贯孔内，以分隔此二导电件，并使此二导电件电性分离。此二第一上引脚设置于芯片设置区内，且分别连接此二导电件。此二下引脚设置于第二表面，其中此二下引脚自投影区内向外延伸，且分别通过此二导电件电性连接此二第一上引脚。芯片设置于芯片设置区内，其中芯片包括至少二第一凸块，且此二第一凸块接合于此二第一上引脚。
基于上述，本发明的薄膜覆晶封装结构采用一对多的配置方式，通过一个导电贯孔电性连接位于可挠性薄膜的第一表面上的至少二第一上引脚与位于可挠性薄膜的第二表面上的至少二下引脚。进一步来说，本发明的导电贯孔是由电性分离的至少二导电件所组成，故能以一个孔位达成至少二组第一上引脚与下引脚的电性连接，并使此二组第一上引脚与下引脚电性分离。因此，本发明的薄膜覆晶封装结构不仅能提高凸块与引脚的布局弹性，亦能满足高引脚数、高凸块数以及细间距的设计需求，据以在有限面积下通过较少数量的导电贯孔电性连接更多组数的第一上引脚与下引脚。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A是本发明一实施例的薄膜覆晶封装结构的俯视示意图。
图1B是图1A的薄膜覆晶封装结构的底视示意图。
图1C是图1A的区域A的放大示意图。
图1D是图1B的区域B的放大示意图。
图1E是图1C沿剖线E-E’的剖面示意图。
图1F是图1A的区域F的放大示意图。
图2是本发明另一实施例的薄膜覆晶封装结构的剖面示意图。
图3A是本发明又一实施例的薄膜覆晶封装结构的俯视示意图。
图3B是本发明又一实施例的薄膜覆晶封装结构的底视示意图。
图3C是图3A的区域C的放大示意图。
图3D是图3B的区域D的放大示意图。
【符号说明】
100、100a、100b：薄膜覆晶封装结构
110：可挠性薄膜
110a：第一表面
110b：第二表面
111：贯孔
120：导电件
130：绝缘体
130a：第一端面
130b：第二端面
131：壁面
140：第一上引脚
141：上接垫
142：延伸部
143：第一内接端
150：下引脚
151：下接垫
152：下引脚延伸部
153：下引脚本体部
160：芯片
160a：第一侧边
160b：第二侧边
161：第一凸块
162：第二凸块
170：第二上引脚
171：第二内接端
E1：第一边缘
E2：第二边缘
A、B、C、D、F：区域
O1、O2、O11、O12、O13、O14：孔部
R1：芯片设置区
R2：投影区
具体实施方式
图1A是本发明一实施例的薄膜覆晶封装结构的俯视示意图。图1B是图1A的薄膜覆晶封装结构的底视示意图。图1C是图1A的区域A的放大示意图。图1D是图1B的区域B的放大示意图。图1E是图1C沿剖线E-E’的剖面示意图。图1F是图1A的区域F的放大示意图。为求清楚表示芯片160与第一上引脚140之间的连接关系，图1A的芯片160采用透视绘法呈现。
请参考图1A至图1F，在本实施例中，薄膜覆晶封装结构100包括可挠性薄膜110、至少二导电件120、绝缘体130、至少二第一上引脚140、至少二下引脚150以及芯片160。可挠性薄膜110具有彼此相对的第一表面110a与第二表面110b。进一步来说，可挠性薄膜110的第一表面110a设有芯片设置区R1，在可挠性薄膜110的第二表面110b上与芯片设置区R1相重叠的区域则为投影区R2。可挠性薄膜110的材质例如是聚酰亚胺(Polyimide,PI)、聚乙烯对苯二甲酸酯(polyethylene terephthalate,PET)、聚醚(polyethersulfone,PES)、碳酸脂(polycarbonate,PC)或其他适合的可挠性材料。
在本实施例中，至少二第一上引脚140(示意地示出多个)设置于第一表面110a的芯片设置区R1内，至少二下引脚150(示意地示出多个)设置于第二表面110b上，并自投影区R2内向外延伸。芯片160设置于芯片设置区R1内并与第一上引脚140电性连接。进一步来说，芯片160以其主动表面朝向第一表面110a，且通过主动表面上的至少二第一凸块161(示意地示出多个)接合于至少二第一上引脚140。
另一方面，可挠性薄膜110还包括贯通第一表面110a与第二表面110b的至少一导电贯孔(示意地示出多个)，其中导电贯孔的结构设计是在位于芯片设置区R1内且贯通第一表面110a与第二表面110b的贯孔111内设置至少二导电件120与绝缘体130，且至少二导电件120由绝缘体130分隔开来而电性分离且无结构上的实质接触。至少二第一上引脚140分别连接导电件120，而至少二下引脚150分别通过导电件120电性连接对应的至少二第一上引脚140。进一步来说，至少二第一上引脚140的其一通过至少二导电件120的其一电性连接至少二下引脚150的其一，而至少二第一上引脚140的另一通过至少二导电件120的另一电性连接至少二下引脚150的另一。
因导电贯孔是由电性分离的至少二导电件120所组成，故能以一个孔位达成至少二组第一上引脚140与下引脚150的电性连接，并使此至少二组第一上引脚140与下引脚150电性分离。因此，薄膜覆晶封装结构100不仅能提高凸块与引脚的布局弹性，亦能满足高引脚数、高凸块数以及细间距的设计需求，据以在有限面积下通过较少数量的导电贯孔电性连接更多组数的第一上引脚140与下引脚150。
在一实施例中，绝缘体130可以将贯孔111划分为彼此分离的孔部O1、O2，此至少二导电件120的其一设置于孔部O1内，而此至少二导电件120的另一设置于孔部O2内。另一方面，每一绝缘体130的相对两壁面131分别面向并紧贴贯孔111的内壁面，以确实将此至少二导电件120分隔开来。
在一实施例中，每一个第一上引脚140还可以包括上接垫141、延伸部142以及第一内接端143，且至少二第一上引脚140可以采对称配置，但本发明不限于此。在每一个第一上引脚140中，延伸部142位于第一内接端143与上接垫141之间，且连接第一内接端143与上接垫141。第一凸块161接合于对应的第一上引脚140的第一内接端143。
在相对应的至少二第一上引脚140与至少二下引脚150中，每一个第一上引脚140通过对应的上接垫141连接对应的导电件120。另一方面，至少二第一上引脚140对称设置于贯孔111的相对两侧，且至少二下引脚150对称设置于贯孔111的相对两侧。进一步来说，每一个下引脚150包括下接垫151、下引脚延伸部152以及下引脚本体部153，在每一个下引脚150中，下引脚延伸部152位于下引脚本体部153与下接垫151之间，且连接下引脚本体部153与下接垫151。每一个下引脚150通过对应的下接垫151连接对应的导电件120。
在连接同一个导电件120的一个第一上引脚140与一个下引脚150中，就正投影位置来看，下引脚本体部153局部对位重叠于第一内接端143，下引脚延伸部152对位重叠于对应的延伸部142，且下接垫151对位重叠于上接垫141。此布设方式可简化可挠性薄膜110上的线路规划，并提高制作线路的效率。也可使可挠性薄膜110上下应力分布较为平均，减少可挠性薄膜110因应力不均产生局部下陷或弯曲，进而导致引脚断裂的问题。位于第二表面110b的下引脚150还可在芯片160与位于第一表面110a上的第一上引脚140热压接合时提供支撑，使凸块与引脚受力均匀地接合，以达到良好电性接合质量。
在一实施例中，薄膜覆晶封装结构100还可以包括多个第二上引脚170，其中所述多个第二上引脚170自芯片设置区R1内向外延伸，且所述多个第二上引脚170的布局方式与所述至少二第一上引脚140的布局方式有所不同。另一方面，芯片160还可以包括多个第二凸块162电性连接多个第二上引脚170。进一步来说，芯片160通过主动表面上的多个第二凸块162接合于所述多个第二上引脚170位于芯片设置区R1内的第二内接端171。
在本实施例中，每一下引脚150的延伸方向可以是与每一个第二上引脚170的延伸方向相同。此外，就正投影位置来看，任二相邻的下引脚150之间设有一个第二上引脚170，或称任二相邻的第二上引脚170之间设有一个下引脚150，然本发明不以此为限。在其他实施例中，就正投影位置来看，每一下引脚150的下引脚本体部153除了局部对位重叠于对应的第一内接端143之外，其余部分可与一第二上引脚170对位重叠而共同向外延伸。通过这样对位重叠的配置，可使可挠性薄膜110上下应力分布较为平均，减少可挠性薄膜110因应力不均产生局部下陷或弯曲，进而导致引脚断裂的问题。位于第二表面110b的下引脚150还可在芯片160与位于第一表面110a上的第一上引脚140与第二上引脚170热压接合时提供支撑，使凸块与引脚受力均匀地接合，以达到良好电性接合质量。
在本实施例中，芯片设置区R1具有相对的第一边缘E1与第二边缘E2，且芯片160具有相对的第一侧边160a与第二侧边160b。第一侧边160a邻近第一边缘E1，且第二侧边160b邻近第二边缘E2。就所述至少二第一凸块161与所述多个第二凸块162相对位置而言，所述多个第二凸块162较所述至少二第一凸块161靠近第一侧边160a。进一步来说，所述至少二第一凸块161可以是排列于平行于第一侧边160a的第一直线段上，所述多个第二凸块162可以是排列于平行于第一侧边160a的第二直线段上，其中第二直线段邻近第一侧边160a，且第一直线段较第二直线段远离第一侧边160a。
需说明的是，所述至少二第一凸块161不限于排列于第一直线段上，所述多个第二凸块162亦不限于排列于第二直线段上，举例来说，所述至少二第一凸块161与所述多个第二凸块162可以是排列于两不同的曲线段、弧线段或不规则线段上，举凡满足所述多个第二凸块162较所述多对第一凸块161靠近第一侧边160a的排列方式皆不脱离本发明的范畴。
本实施例的薄膜覆晶封装结构100中的线路薄膜制造过程可例如下述步骤。首先，提供可挠性薄膜110。接着，对可挠性薄膜110进行钻孔程序(例如激光钻孔)，以形成贯孔111。然后，将绝缘体130形成于贯孔111内，以将贯孔111分隔为二孔部O1、O2，且此二孔部O1、O2未有连通。举例来说，绝缘体130可以是介电材料、绝缘胶材或光致抗蚀剂材料，且连接贯孔111的内壁面，也就是说，绝缘体130并非可挠性薄膜110的一部分。接着，通过电镀、无电镀、化学气相沉积、物理气相沉积或其他适用的制程于可挠性薄膜110的第一表面110a与第二表面110b上分别形成金属层，且同时填充此二孔部O1、O2形成电性分离的二导电件120。之后，通过微影蚀刻技术移除第一表面110a上与第二表面110b上的部分金属层，以制作得到如图1A至图1F所示图案化线路。换言之，贯孔111中的此二导电件120与图案化线路中的上接垫141与下接垫151可为一体成型的结构。
另一方面，绝缘体130具有邻近第一表面110a的第一端面130a与邻近第二表面110b的第二端面130b，其中第一端面130a可以是超出第一表面110a并与上接垫141背向第一表面110a的外表面齐平或共平面，且第二端面130b可以是超出第二表面110b并与下接垫151背向第二表面110b的外表面齐平或共平面。
图2是本发明另一实施例的薄膜覆晶封装结构的剖面示意图。请参考图2，本实施例的薄膜覆晶封装结构100a类似于上述实施例的薄膜覆晶封装结构100，而其差别在于：本实施例的绝缘体130的第一端面130a与可挠性薄膜110的第一表面110a共平面，且第二端面130b与可挠性薄膜110的第二表面110b共平面。换句话说，绝缘体130的第一端面130a相对于上接垫141呈内凹，且第二端面130b相对于下接垫151呈内凹。
图3A是本发明又一实施例的薄膜覆晶封装结构的俯视示意图。图3B是本发明又一实施例的薄膜覆晶封装结构的底视示意图。图3C是图3A的区域C的放大示意图。图3D是图3B的区域D的放大示意图。
请参考图3A至图3D，本实施例的薄膜覆晶封装结构100b类似于上述实施例的薄膜覆晶封装结构100，而其差别在于：本实施例的绝缘体130可以将贯孔111划分为彼此分离的孔部O11、孔部O12、孔部O13与孔部O14，并分别于孔部O11、孔部O12、孔部O13与孔部O14中形成导电件120。进一步而言，因导电贯孔是由电性分离的四导电件120所组成，故能以一个孔位达成至少四组第一上引脚140与下引脚150的电性连接，并使此四组第一上引脚140与下引脚150电性分离。因此，薄膜覆晶封装结构100b不仅能提高凸块与引脚的布局弹性，亦能更进一步满足高引脚数、高凸块数以及细间距的设计需求，据以在有限面积下通过较少数量的导电贯孔电性连接更多组数的第一上引脚140与第二下引脚150。
特别说明的是，第一凸块161并不特别限制配置在第一侧边160a与导电件120之间，举例而言，第一凸块161也可以配置于第二侧边160b与导电件120之间，相应地，部分的第一上引脚140的走向须朝向第二侧边160b延伸以与位于第二侧边160b与导电件120之间的第一凸块161接合，进而增加线路布局的弹性。
综上所述，本发明的薄膜覆晶封装结构采用一对多的配置方式，通过一个导电贯孔电性连接位于可挠性薄膜的第一表面上的至少二第一上引脚与位于可挠性薄膜的第二表面上的至少二下引脚。进一步来说，本发明的导电贯孔是由电性分离的至少二导电件所组成，故能以一个孔位达成至少二组第一上引脚与下引脚的电性连接，并使此二组第一上引脚与下引脚电性分离。因此，本发明的薄膜覆晶封装结构不仅能提高凸块与引脚的布局弹性，亦能满足高引脚数、高凸块数以及细间距的设计需求，据以在有限面积下通过较少数量的导电贯孔电性连接更多组数的第一上引脚与下引脚。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。
Claims (10)
1.一种薄膜覆晶封装结构，其特征在于，包括：
可挠性薄膜，具有第一表面、相对于所述第一表面的第二表面以及贯通所述第一表面与所述第二表面的至少一贯孔，其中所述第一表面具有芯片设置区，且所述贯孔位于所述芯片设置区内，所述第二表面具有与所述芯片设置区相重叠的投影区；
至少二导电件，设置于所述贯孔内；
绝缘体，设置于所述贯孔内，以分隔所述二导电件，并使所述二导电件电性分离；
至少二第一上引脚，设置于所述芯片设置区内，且分别连接所述二导电件；
至少二下引脚，设置于所述第二表面，其中所述二下引脚自所述投影区内向外延伸，且分别通过所述二导电件电性连接所述二第一上引脚；以及
芯片，设置于所述芯片设置区内，其中所述芯片包括至少二第一凸块，且所述二第一凸块接合于所述二第一上引脚。
2.根据权利要求1所述的薄膜覆晶封装结构，其特征在于，所述绝缘体将所述贯孔划分为彼此分离的至少二孔部，所述二导电件分别设置于所述二孔部内。
3.根据权利要求1所述的薄膜覆晶封装结构，其特征在于，各所述第一上引脚包括第一内接端、延伸部以及上接垫，各所述延伸部连接对应的所述第一内接端与所述上接垫，各所述第一内接端接合于对应的所述第一凸块，且各所述上接垫连接对应的所述导电件。
4.根据权利要求3所述的薄膜覆晶封装结构，其特征在于，各所述上接垫与对应的所述导电件为一体成型的结构。
5.根据权利要求3所述的薄膜覆晶封装结构，其特征在于，各所述下引脚包括下引脚本体部、下引脚延伸部以及下接垫，各所述下引脚延伸部连接对应的所述下引脚本体部与所述下接垫，且各所述下接垫连接对应的所述导电件。
6.根据权利要求5所述的薄膜覆晶封装结构，其特征在于，各所述下引脚本体部局部对位重叠于对应的所述第一内接端，各所述下引脚延伸部对位重叠于对应的所述延伸部，且各所述下接垫对位重叠于对应的所述上接垫。
7.根据权利要求5所述的薄膜覆晶封装结构，其特征在于，各所述下接垫与对应的所述导电件为一体成型的结构。
8.根据权利要求5所述的薄膜覆晶封装结构，其特征在于，所述绝缘体具有邻近所述第一表面的第一端面与邻近所述第二表面的第二端面，所述第一端面与所述第一表面或所述上接垫共平面，且所述第二端面与所述第二表面或所述下接垫共平面。
9.根据权利要求1所述的薄膜覆晶封装结构，其特征在于，还包括多个第二上引脚，自所述芯片设置区内向外延伸，其中各所述第二上引脚具有位于所述芯片设置区内的第二内接端，所述芯片还包括多个第二凸块，且所述多个第二凸块接合于所述多个第二内接端。
10.根据权利要求9所述的薄膜覆晶封装结构，其特征在于，所述芯片设置区具有相对的第一边缘与第二边缘，且所述芯片具有相对的第一侧边与第二侧边，所述第一侧边邻近所述第一边缘，且所述第二侧边邻近所述第二边缘，所述多个第二上引脚自所述芯片设置区内经过所述第一边缘而向外延伸，其中所述多个第二凸块邻近所述第一侧边，且所述多个第一凸块较所述多个第二凸块远离所述第一侧边。
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|---|---|---|---|---|
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| TWM268600U (en) * | 2004-12-10 | 2005-06-21 | Innolux Display Corp | Structure of chip on glass and liquid crystal display device using the structure |
| KR102017158B1 (ko) * | 2013-03-04 | 2019-09-02 | 삼성전자주식회사 | 칩 온 필름 패키지 및 이를 갖는 표시 장치 |
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|---|---|---|---|---|
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