CN111800120B - Lvds驱动器电路、集成电路装置、振荡器、电子设备以及移动体 - Google Patents

Lvds驱动器电路、集成电路装置、振荡器、电子设备以及移动体 Download PDF

Info

Publication number
CN111800120B
CN111800120B CN202010241569.2A CN202010241569A CN111800120B CN 111800120 B CN111800120 B CN 111800120B CN 202010241569 A CN202010241569 A CN 202010241569A CN 111800120 B CN111800120 B CN 111800120B
Authority
CN
China
Prior art keywords
output
signal
node
transistor
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010241569.2A
Other languages
English (en)
Other versions
CN111800120A (zh
Inventor
野村昌生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of CN111800120A publication Critical patent/CN111800120A/zh
Application granted granted Critical
Publication of CN111800120B publication Critical patent/CN111800120B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
    • H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
    • H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • H04L25/029—Provision of high-impedance states
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Logic Circuits (AREA)

Abstract

提供LVDS驱动器电路、集成电路装置、振荡器、电子设备以及移动体，能够防止在从高阻抗模式切换为信号输出模式时产生过冲。LVDS驱动器电路包含：电流源；差动部，其被输入第1输入信号和第2输入信号，输出第1输出信号和第2输出信号；以及反馈控制电路，其与第1输出节点、第2输出节点连接，通过向晶体管的栅极输出控制电压，进行设定差动输出信号的公共电压的反馈控制。在高阻抗模式下，差动部的第1输出节点和第2输出节点为高阻抗状态，在信号输出模式下，差动部输出第1输出信号和第2输出信号，高阻抗模式下的控制电压比信号输出模式下的控制电压大。

Description

LVDS驱动器电路、集成电路装置、振荡器、电子设备以及移 动体
技术领域
本发明涉及LVDS驱动器电路、集成电路装置、振荡器、电子设备以及移动体等。
背景技术
以往，公知有以LVDS(Low Voltage Differential Signaling：低电压差分信号)的信号方式输出信号的LVDS驱动器电路。在专利文献1中公开了一种LVDS驱动器电路，其能够进行逻辑输出和高阻抗输出，在使用了不同的终端电阻的情况下也不会使输出波形变形。该LVDS驱动器电路具有：恒流源；输出切换电路，其设定输出状态；旁路电路，其在高阻抗输出时对来自恒流源的电流进行分流，该LVDS驱动器电路将旁路电路的中间节点的电位设定为终端电压。
专利文献1：日本特开2005-109897号公报
在专利文献1的LVDS驱动器电路中，存在如下的课题：由于在高阻抗输出时也经由旁路电路持续流过电流，所以不输出信号的高阻抗输出时的功耗会增加。
发明内容
本公开的一个方式涉及LVDS驱动器电路，其具有高阻抗模式和信号输出模式，其中，该LVDS驱动器电路包含：电流源，其供给电流；差动部，其设置在所述电流源与第1节点之间，被输入构成差动输入信号的第1输入信号和第2输入信号，并输出构成差动输出信号的第1输出信号和第2输出信号；晶体管，其设置在所述第1节点与地节点之间；以及反馈控制电路，其与输出所述第1输出信号的第1输出节点和输出所述第2输出信号的第2输出节点连接，通过向所述晶体管的栅极输出控制电压，进行设定所述差动输出信号的公共电压的反馈控制，在所述高阻抗模式下，所述差动部的所述第1输出节点和所述第2输出节点为高阻抗状态，在所述信号输出模式下，所述差动部输出所述第1输出信号和所述第2输出信号，所述高阻抗模式下的所述控制电压比所述信号输出模式下的所述控制电压大。
附图说明
图1是LVDS驱动器电路的第1结构例的信号输出模式的说明图。
图2是LVDS驱动器电路的第1结构例的高阻抗模式的说明图。
图3是LVDS的差动输出信号的信号波形的说明图。
图4是运算放大器的结构例。
图5是比较例的LVDS驱动器电路的结构例的说明图。
图6是对比较例的LVDS驱动器电路的动作进行说明的信号波形例。
图7是对本实施方式的LVDS驱动器电路的动作进行说明的信号波形例。
图8是LVDS驱动器电路的第2结构例的说明图。
图9是LVDS驱动器电路的第3结构例的信号输出模式的说明图。
图10是LVDS驱动器电路的第3结构例的高阻抗模式的说明图。
图11是本实施方式的集成电路装置的结构例。
图12是输出电路的结构例。
图13是PECL驱动器电路的说明图。
图14是HCSL驱动器电路的说明图。
图15是CMOS驱动器电路的说明图。
图16是振荡器的第1构造例。
图17是振荡器的第2构造例。
图18是电子设备的结构例。
图19是移动体的结构例。
标号说明
ISP、ISB：电流源；TA1～TA4、TB1～TB4、TS：晶体管；SW1、SW2、SW3、SW4、SW5、SWA、SWB：开关；SWD1、SWD2：检测开关；RD1、RD2：检测电阻；OP：运算放大器；ISS：灌电流(sinkcurrent)源；RS：电阻；IN、INX：输入信号；OUT、OUTX：输出信号；VC：控制电压；VM：检测电压；VREF：基准电压；VOS：公共电压；T1、T2、T3、T4、T5、T6：端子；CK、CKX：时钟信号；OSC：振荡信号；TE3、TE4、TE5、TE6：外部端子；4：振荡器；5：封装；6：基座；7：盖；8、9：外部端子；10：振子；12：电路部件；14：振荡器；15：封装；16：基座；17：盖；18、19：外部端子；20、21：集成电路装置；22：LVDS驱动器电路；24：差动部；26：反馈控制电路；30：振荡电路；40：输出电路；42：缓冲电路；43：波形整形电路；44：分频器；45：电平移位器&预驱动器；46：输出驱动器；50：控制电路；80：电源电路；100：存储部；122：LVDS驱动器电路；206：汽车；207：车体；208：控制装置；209：车轮；220：处理装置；500：电子设备；510：通信接口；520：处理装置；530：操作界面；540：显示部；550：存储器。
具体实施方式
以下，对本实施方式进行说明。另外，以下说明的本实施方式并非不合理地限定权利要求书的记载内容。另外，在本实施方式中说明的结构并不全部都是必需的构成要件。
1.LVDS驱动器电路
图1和图2示出了本实施方式的LVDS驱动器电路22的第1结构例。本实施方式的LVDS驱动器电路22具有信号输出模式和高阻抗模式，图1表示信号输出模式下的状态，图2表示高阻抗模式下的状态。
图1和图2的LVDS驱动器电路22包含供给电流的电流源ISP、差动部24、晶体管TS、反馈控制电路26以及开关SWA、SW5。
电流源ISP设置在电源电压即VDD的节点与节点N2之间，向差动部24供给电流。电流源ISP例如可以通过栅极被输入偏置电压的P型晶体管等实现。
差动部24设置在电流源ISP与节点N1之间。节点N1是第1节点。具体来说，差动部24设置在节点N2与节点N1之间，该节点N2是电流源ISP的电流供给节点，该节点N1与晶体管TS的漏极连接。差动部24例如包含晶体管TA1、TA2、TA3、TA4。另外，差动部24可以包含开关SW1、SW2、SW3、SW4。而且，差动部24被输入构成差动输入信号的输入信号IN和输入信号INX，并输出构成差动输出信号的输出信号OUT和输出信号OUTX。输入信号IN、INX分别是第1输入信号、第2输入信号，输出信号OUT、OUTX分别是第1输出信号、第2输出信号。输入信号IN和输入信号INX构成差动输入信号，是平衡传输的信号。输出信号OUT和输出信号OUTX构成差动输出信号，是平衡传输的信号。例如，输入信号IN、输出信号OUT是正极性侧的信号，输入信号INX、输出信号OUTX是负极性侧的信号。这里，X表示负逻辑。
这里，输出信号OUT、OUTX例如是时钟信号。例如，差动输出信号是差动输出时钟信号，输出信号OUT、OUTX分别是第1输出时钟信号、第2输出时钟信号。但是，输出信号OUT、OUTX也可以是数据信号。例如，差动输出信号可以是差动输出数据信号，输出信号OUT、OUTX可以是第1输出数据信号、第2输出数据信号。
晶体管TS设置在节点N1与地节点之间。例如，晶体管TS是N型晶体管，其漏极与节点N1连接，源极与地节点连接。另外，晶体管TS的栅极被输入由反馈控制电路26输出的控制电压VC。这里，地节点是被供给地电压的节点。地电压例如是接地电位。在本实施方式中，将“地”适当记载为GND。GND也可被称为VSS。
LVDS驱动器电路22可以包含电阻RS，该电阻RS在节点N1与地节点之间与晶体管TS并联设置。例如，电阻RS的一端与晶体管TS的漏极连接，电阻RS的另一端与晶体管TS的源极连接。由晶体管TS和电阻RS构成灌电流源ISS。由此，能够实现使晶体管TS的导通电阻和电阻RS的电阻值成为合成电阻的灌电流源ISS。
反馈控制电路26与输出节点NQ1和输出节点NQ2连接，其中，该输出节点NQ1输出输出信号OUT，该输出节点NQ2输出输出信号OUTX。输出节点NQ1是第1输出节点，输出节点NQ2是第2输出节点。而且，反馈控制电路26通过向晶体管TS的栅极输出控制电压VC而进行设定由输出信号OUT、OUTX构成的差动输出信号的公共电压VOS的反馈控制。
例如，图3示出LVDS的差动输出信号的信号波形例。由输出信号OUT、OUTX构成的LVDS的差动输出信号是将以GND为基准的公共电压VOS作为中心电压的信号，是振幅VOD例如为0.35V的信号。公共电压例如是VOS＝1.25V。在LVDS中，在输出信号OUT的输出节点NQ1与输出信号OUTX的输出节点NQ2之间连接有100Ω的未图示的外部负载。通过在该100Ω的外部负载中流过来自电流源ISP的3.5mA的电流，差动输出信号的振幅VOD为0.35V。
而且，反馈控制电路26使用图3的用于设定公共电压VOS的基准电压VREF来进行反馈控制，使得差动部24的输出节点NQ1的电压与输出节点NQ2的电压的中间电压成为公共电压VOS。由此，能够通过基准电压VREF来设定公共电压VOS，输出以公共电压VOS为中心电压的LVDS的差动输出信号。
而且，本实施方式的LVDS驱动器电路22具有信号输出模式和高阻抗模式。在信号输出模式下为图1的状态，在高阻抗模式下为图2的状态。在通过LVDS传输的信号为时钟信号的情况下，信号输出模式为时钟输出模式。在通过LVDS传输的信号为数据信号的情下，信号输出模式为数据输出模式。
具体来说，差动部24在图1的信号输出模式下输出图3所示的输出信号OUT、OUTX。此时，如图1所示，差动部24的开关SW1、SW2、SW3、SW4全部接通。
而且，在信号输出模式下，当输入信号IN为H电平(高电平)，输入信号INX为L电平(低电平)时，差动部24的P型晶体管TA2和N型晶体管TA3导通。由此，来自电流源ISP的3.5mA的电流从晶体管TA2经由未图示的100Ω的外部负载而流向晶体管TA3。其结果是，输出信号OUT为图3的高电位侧的电压电平VOH，输出信号OUTX为低电位侧的电压电平VOL。这里，公共电压VOS对应于VOH与VOL的中间电压。
另外，在信号输出模式下，当输入信号IN为L电平，输入信号INX为H电平时，差动部24的P型晶体管TA1和N型晶体管TA4导通。由此，来自电流源ISP的3.5mA的电流从晶体管TA1经由100Ω的外部负载而流向晶体管TA4。其结果是，输出信号OUT为图3的低电位侧的电压电平VOL，输出信号OUTX为高电位侧的电压电平VOH。
另一方面，在图2的高阻抗模式下，差动部24的输出节点NQ1、NQ2为高阻抗状态。即，差动部24为输出高阻抗状态，即，作为输出信号OUT、OUTX的输出端子的输出节点NQ1、NQ2成为高阻抗状态。具体来说，如图2所示，差动部24的开关SW1、SW2、SW3、SW4全部断开。通过设定为这样的高阻抗模式，来自电流源ISP的电流不会流向外部负载，因此能够降低功耗，能够实现LVDS驱动器电路22的节电化。另外，通过将LVDS驱动器电路22设定为高阻抗模式，能够使在后述的图12～图15中说明的输出驱动器46的PECL、HCSL或差动CMOS等其他驱动器电路进行动作。另外，高阻抗模式的设定不一定限于使用开关SW1、SW2、SW3、SW4的结构，例如也可以通过对晶体管TA1、TA2、TA3、TA4的栅极电压进行控制而实现。
如以上那样，在本实施方式中，反馈控制电路26通过向被设置为灌电流源ISS的晶体管TS的栅极输出控制电压VC，进行设定输出信号OUT、OUTX的公共电压VOS的反馈控制。即，进行用于将输出信号OUT的电压与输出信号OUTX的电压的中间电压设定为公共电压VOS的反馈控制。另一方面，差动部24在图1的信号输出模式下输出输出信号OUT、OUTX，在图2的高阻抗模式下为输出高阻抗状态。
而且，如在后述的图6中所详细说明的那样，发现了存在如下的问题：在刚从图2的高阻抗模式切换为图1的信号输出模式之后，输出信号OUT、OUTX的波形会出现过冲。例如产生图6的A4所示的过冲。例如，产生输出信号OUT、OUTX的电压电平上跳到电源电压附近的过冲。当产生这样的过冲时，例如在具有接收输出信号OUT、OUTX的接收电路的集成电路装置中，有可能超过最大额定值。
产生这样的过冲的原因是，在高阻抗模式下，由反馈控制电路26输出的控制电压VC为地电压等低电位电压电平，构成灌电流源ISS的晶体管TS截止。
即，在信号输出模式下，反馈控制电路26进行反馈控制，以将输出信号OUT、OUTX的中间电压设定为公共电压VOS。也就是说，通过反馈控制电路26输出的控制电压VC来控制流向灌电流源ISS的晶体管TS的电流，由此，进行将输出信号OUT、OUTX的中间电压设定为公共电压VOS的反馈控制。
但是，在高阻抗模式下，由反馈控制电路26输出的控制电压VC为地电压等低电位电压电平，上述那样的反馈控制不起作用。因此，通过使晶体管TS截止，在灌电流源ISS中不会流过足够的电流，因此输出信号OUT、OUTX的电压电平被P型晶体管TA1、TA2等上拉到高电位侧电压电平。其结果是，如图6的A4所示，产生输出信号OUT、OUTX的电压电平上跳到作为电源电压的VDD的电压电平附近的过冲。如果反馈控制电路26的反馈控制正常工作，则如图6的A5所示，输出信号OUT、OUTX的电压电平恢复为图3所示的正常的电压电平的状态，但到反馈控制正常工作之前需要时间。其结果是，产生由于图6的A4的过冲而超过接收侧的集成电路装置的最大额定值电平的问题。
因此，在本实施方式中，使高阻抗模式下的控制电压VC比信号输出模式下的控制电压VC大。例如，后述的图7的B2表示高阻抗模式下的控制电压VC，B4表示信号输出模式下的控制电压VC。在本实施方式中，图7的B2所示的高阻抗模式下的控制电压VC比B4所示的信号输出模式下的控制电压VC大。
这样，通过增大高阻抗模式下的控制电压VC，栅极被输入控制电压VC的晶体管TS成为导通状态。即，在从高阻抗模式切换为信号输出模式的时刻起到反馈控制电路26的反馈控制正常工作的时刻为止的期间内，能够使晶体管TS导通。由此，在该期间内，在灌电流源ISS的晶体管TS中流过足够的电流，能够有效地防止输出信号OUT、OUTX的电压电平被P型晶体管TA1、TA2等上拉到高电位侧电压电平。其结果是，能够防止产生图6的A4所示的过冲，能够实现LVDS驱动器电路22的适当的动作。
具体来说，在图1、图2的第1结构例中，在VDD的电源节点与反馈控制电路26的控制电压VC的输出节点NC之间设置有开关SWA。而且，开关SWA在高阻抗模式下如图2所示那样为接通，在信号输出模式下如图1所示那样为断开。开关SWA的接通、断开的控制例如由后述的图11的控制电路50来进行。即，根据来自控制电路50的控制信号来控制开关SWA的接通、断开。
这样，在高阻抗模式下，开关SWA接通，由此，控制电压VC的输出节点NC经由开关SWA而与VDD的电源节点电连接。由此，如图7的B2所示，在高阻抗模式下，控制电压VC被设定为VDD的电源电压电平。因此，栅极被输入控制电压VC的晶体管TS导通，电流经由晶体管TS而流向地侧。其结果是，防止产生图6的A4所示的过冲。
另外，在上述专利文献1的LVDS驱动器电路中，即使在高阻抗模式下也经由旁路电路持续流过电流，因此存在无法实现高阻抗模式下的节电化的问题。与此相对，在本实施方式中，在高阻抗模式下，例如如图2所示那样开关SW1、SW2、SW3、SW4断开，由此，来自电流源ISP的电流不流向外部负载，来自外部负载的电流也不流向灌电流源ISS。因此，存在如下的优点：在高阻抗模式下不流过无用的电流，能够实现高阻抗模式下的节电化。
2.反馈控制电路、差动部、运算放大器
接着，对反馈控制电路26的结构进行详细说明。图1、图2的反馈控制电路26使用图3的用于设定公共电压VOS的基准电压VREF来进行反馈控制，使得差动部24的输出节点NQ1的电压与输出节点NQ2的电压的中间电压成为公共电压VOS。这样，例如通过使基准电压VREF＝1.25V，能够适当地将输出信号OUT、OUTX的公共电压VOS设定为例如按照LVDS的规格而确定的1.25V。
具体来说，如图1、图2所示，反馈控制电路26包含：检测电阻RD1和检测开关SWD1，它们串联设置在差动部24的输出节点NQ1与中间电压的检测节点ND之间；以及检测电阻RD2和检测开关SWD2，它们串联设置在差动部24的输出节点NQ2与检测节点ND之间。检测电阻RD1、检测开关SWD1分别是第1检测电阻、第1检测开关，检测电阻RD2、检测开关SWD2分别是第2检测电阻、第2检测开关。检测开关SWD1、SWD2例如能够由MOS晶体管实现。例如，检测开关SWD1、SWD2能够通过由N型晶体管和P型晶体管构成的传输门等实现。
另外，反馈控制电路26包含作为放大器电路的运算放大器OP。在运算放大器OP中，同相输入端子被输入检测节点ND处的检测电压VM，反相输入端子被输入基准电压VREF。检测电压VM对应于中间电压。同相输入端子是第1输入端子，反相输入端子是第2输入端子。而且，运算放大器OP向灌电流源ISS的晶体管TS的栅极输出控制电压VC。
例如，在图1的信号输出模式下，反馈控制电路26的检测开关SWD1、SWD2接通。而且，检测电阻RD1、RD2被设定为同一电阻值。因此，向检测节点ND输出检测电压VM，该检测电压VM对应于差动部24的输出节点NQ1的电压与输出节点NQ2的电压的中间电压。
而且，该检测节点ND的检测电压VM被输入到运算放大器OP的同相输入端子，设定为VREF＝1.25V的基准电压VREF被输入到运算放大器OP的反相输入端子。因此，通过运算放大器OP的虚拟接地，对控制电压VC进行反馈控制以使对应于中间电压的检测电压VM与基准电压VREF相等。例如，当与输出信号OUT、OUTX的中间电压对应的检测电压VM上升而使检测电压VM比基准电压VREF高时，通过运算放大器OP的反馈控制，控制电压VC上升。由此，晶体管TS的导通电阻减小，输出信号OUT、OUTX的中间电压下降。另一方面，当检测电压VM下降而使检测电压VM比基准电压VREF低时，通过运算放大器OP的反馈控制，控制电压VC下降。由此，晶体管TS的导通电阻增大，输出信号OUT、OUTX的中间电压上升。
通过设置这种结构的检测电阻RD1、RD2、检测开关SWD1、SWD2、运算放大器OP，能够实现使差动部24的输出节点NQ1、NQ2的电压的中间电压成为输出信号OUT、OUTX的公共电压VOS的反馈控制。
另外，在图1、图2中，LVDS驱动器电路22包含开关SW5，该开关SW5设置在运算放大器OP的同相输入端子与地节点之间。开关SW5在图1的信号输出模式下断开，在图2的高阻抗模式下接通。这样，在高阻抗模式下，开关SW5接通，由此，运算放大器OP的同相输入端子被设定为地电压。因此，能够防止在高阻抗模式下因运算放大器OP的同相输入端子的电位为不稳定状态而导致动作不稳定的情况。
接着，对差动部24的结构进行详细说明。如图1、图2所示，差动部24包含晶体管TA1、TA2、TA3、TA4以及开关SW1～SW4。晶体管TA1是设置在电流源ISP与作为第2输出节点的输出节点NQ2之间并且栅极被输入作为第1输入信号的输入信号IN的P型晶体管。晶体管TA2是设置在电流源ISP与作为第1输出节点的输出节点NQ1之间并且栅极被输入作为第2输入信号的输入信号INX的P型晶体管。晶体管TA3是设置在输出节点NQ2与作为第1节点的节点N1之间并且栅极被输入输入信号IN的N型晶体管。晶体管TA4是设置在输出节点NQ1与节点N1之间并且栅极被输入输入信号INX的N型晶体管。晶体管TA1、TA2、TA3、TA4分别是第1晶体管、第2晶体管、第3晶体管、第4晶体管。
根据这种结构的差动部24，在输入信号IN为H电平、输入信号INX为L电平时，晶体管TA2、TA3导通，由此来自电流源ISP的电流从晶体管TA2经由外部负载而流向晶体管TA3。由此，输出信号OUT为图3的电压电平VOH，输出信号OUTX为电压电平VOL。另外，在输入信号IN为L电平、输入信号INX为H电平时，晶体管TA1、TA4导通，来自电流源ISP的电流从晶体管TA1经由外部负载而流向晶体管TA4。由此，输出信号OUT为电压电平VOL，输出信号OUTX为电压电平VOH。这样，根据图1、图2的结构的差动部24，能够按照构成差动输入信号的输入信号IN、INX来适当地输出图3所示的构成LVDS的差动输出信号的输出信号OUT、OUTX。
另外，差动部24包含开关SW1、SW2、SW3、SW4。开关SW1、SW2、SW3、SW4分别是第1开关、第2开关、第3开关、第4开关。例如，开关SW1、SW2可以由P型晶体管实现，开关SW3、SW4可以由N型晶体管实现。
而且，开关SW1在电流源ISP与输出节点NQ2之间与晶体管TA1串联设置。例如，开关SW1的一端与节点N2连接，另一端与晶体管TA1的源极连接。开关SW2在电流源ISP与输出节点NQ1之间与晶体管TA2串联设置。例如，开关SW2的一端与节点N2连接，另一端与晶体管TA2的源极连接。开关SW3在输出节点NQ2与节点N1之间与晶体管TA3串联设置。例如，开关SW3的一端与晶体管TA3的源极连接，另一端与节点N1连接。开关SW4在输出节点NQ1与节点N1之间与晶体管TA4串联设置。例如，开关SW4的一端与晶体管TA4的源极连接，另一端与节点N1连接。
另外，在图1、图2中，开关SW1、SW2设置在电流源ISP侧，晶体管TA1、TA2设置在输出节点NQ2、NQ1侧，但也可以将开关SW1、SW2设置在输出节点NQ2、NQ1侧，将晶体管TA1、TA2设置在电流源ISP侧。另外，开关SW3、SW4设置在节点N1侧，晶体管TA3、TA4设置在输出节点NQ2、NQ1侧，但也可以将开关SW3、SW4设置在输出节点NQ2、NQ1侧，将晶体管TA1、TA2设置在节点N1侧。
如果设置这样的开关SW1、SW2、SW3、SW4，则例如在图1的信号输出模式下，开关SW1、SW2、SW3、SW4接通，由此，电流源ISP与晶体管TA1、TA2电连接，晶体管TA3、TA4与灌电流源ISS电连接。由此，能够进行图3所示的LVDS的信号传输。另一方面，在图2的高阻抗模式下，SW1、SW2、SW3、SW4断开，由此，电流源ISP与输出节点NQ1、NQ2之间或输出节点NQ1、NQ2与灌电流源ISS之间为非电连接。由此，差动部24的输出节点NQ1、NQ2为高阻抗状态，能够实现高阻抗模式。另外，通过使开关SW1、SW2、SW3、SW4断开，使得来自电流源ISP的电流不流向外部负载，来自外部负载的电流也不流向灌电流源ISS，能够实现高阻抗模式下的节电化。另外，通过使LVDS驱动器电路22为输出高阻抗状态，能够使在后述的图12～图15中说明的设置于输出驱动器46的PECL、HCSL或差动CMOS等其他驱动器电路适当地进行动作。
另外，在本实施方式中，在图2的高阻抗模式下，晶体管TA2和晶体管TA3导通，晶体管TA1和晶体管TA4截止。这样，在高阻抗模式下，差动部24的输出节点NQ1被设定为作为VDD的电压电平的H电平，输出节点NQ2被设定为作为GND的电压电平的L电平。因此，例如在从高阻抗模式切换为信号输出模式时，能够在输出信号OUT为H电平、输出信号OUTX为L电平的状态下开始信号输出，能够防止信号输出不稳定的情况。
另外，在高阻抗模式下，也可以是晶体管TA1和晶体管TA4导通，晶体管TA2和晶体管TA3截止。这样，在高阻抗模式下，差动部24的输出节点NQ1被设定为L电平，输出节点NQ2被设定为H电平。因此，例如在从高阻抗模式切换为信号输出模式时，能够在输出信号OUT为L电平、输出信号OUTX为H电平的状态下开始信号输出。
接着，对运算放大器OP的结构进行详细说明。图4示出运算放大器OP的结构例。运算放大器OP包含电流源ISB、晶体管TB1、TB2、TB3、TB4。电流源ISB设置在VDD的节点与节点NB1之间。P型晶体管TB1设置在节点NB1与输出控制电压VC的节点NB2之间，其栅极被输入基准电压VREF。N型晶体管TB2设置在节点NB2与作为地节点的节点NB4之间。P型晶体管TB3设置在节点NB1与节点NB3之间，其栅极被输入检测电压VM。N型晶体管TB4设置在节点NB3与节点NB4之间。晶体管TB2、TB4的栅极与节点NB3连接，成为电流镜的连接。
接着，对本实施方式的详细动作进行说明。首先，使用图5、图6对本实施方式的比较例的LVDS驱动器电路122进行说明。在图5的比较例的LVDS驱动器电路122中未设置图1、图2的开关SWA、开关SW5。因此，在从高阻抗模式切换为信号输出模式之后，产生过冲。例如，图6是对比较例的LVDS驱动器电路122的动作进行说明的信号波形例。信号MDSW是模式切换信号，在信号MDSW为L电平时为高阻抗模式，在信号MDSW为H电平时为信号输出模式。然后，如图6的A1所示，信号MDSW从L电平变为H电平，由此，从高阻抗模式切换为信号输出模式。
在信号MDSW为L电平而设定为高阻抗模式的情况下，如图5所示，开关SW1、SW2、SW3、SW4、SWD1、SWD2断开。而且，例如，运算放大器OP的同相输入端子的电位为不稳定电平，运算放大器OP所输出的控制电压VC如图6的A2所示那样为0V附近的电压。而且，当控制电压VC这样成为0V附近的电压时，灌电流源ISS的晶体管TS截止。然后，在该状态下，当如A1所示那样信号MDSW从L电平变为H电平而从高阻抗模式切换为信号输出模式时，反馈控制电路26的反馈控制并不立即工作，而是如A3所示那样，控制电压VC从0V附近的电压起逐渐上升。而且，在控制电压VC超过晶体管TS的阈值电压的时刻之前的期间内，晶体管TS截止，在灌电流源ISS侧没有流过足够的电流，因此产生A4所示的过冲。例如，由于在灌电流源ISS侧没有流过充分的电流，所以输出信号OUT、OUTX的电压电平被P型晶体管TA1、TA2等上拉到高电位侧电压电平。由于该过冲，输出信号OUT、OUTX的电压电平例如会上跳到VDD的电压电平附近，产生超过接收侧的集成电路装置的最大额定值等的问题。另外，当控制电压VC超过晶体管TS的阈值电压而使反馈控制电路26的反馈控制正常工作时，输出信号OUT、OUTX为A5所示的信号状态，进行LVDS的适当的信号传输。
图7是对本实施方式的LVDS驱动器电路22的动作进行说明的信号波形例。如图7的B1所示，当作为模式切换信号的信号MDSW从L电平变化为H电平时，从高阻抗模式切换为信号输出模式。这里，信号MDSW例如是由后述的图11的控制电路50输出的。更具体来说，控制电路50将基于信号MDSW的开关信号输出到开关SW1、SW2、SW3、SW4、SWD1、SWD2、SWA、SW5而对这些开关的接通、断开进行控制。而且，当信号MDSW为L电平而设定为高阻抗模式时，如图2所示，开关SW1、SW2、SW3、SW4断开，差动部24的输出节点NQ1、NQ2成为高阻抗状态。另外，反馈控制电路26的检测开关SWD1、SWD2断开，不进行检测电压VM的检测。而且，通过使开关SW5接通，运算放大器OP的同相输入端子被设定为地电压即0V，防止了运算放大器OP的同相输入端子的电位成为不稳定状态的情况。
而且，在本实施方式中，在高阻抗模式下，如图2所示，开关SWA接通。由此，如图7的B2所示，控制电压VC的输出节点NC被设定为VDD的电压电平。因此，晶体管TS导通，在灌电流源ISS中流过足够的电流。
接着，当如B1所示那样信号MDSW从L电平变为H电平而从高阻抗模式切换为信号输出模式时，如B3所示，控制电压VC逐渐下降。而且，由于晶体管TS的阈值电压例如为0.4V左右，控制电压VC超过了该阈值电压，所以在灌电流源ISS中流过足够的电流。因此，即使在从高阻抗模式切换为信号输出模式之后，也如B4所示，不会产生图6的A4的过冲。而且，之后当反馈控制电路26的反馈控制正常工作时，输出信号OUT、OUTX为B5所示的信号状态，进行在图3中说明的LVDS的适当的信号传输。具体来说，在信号输出模式下，如图1所示，开关SW1、SW2、SW3、SW4接通，成为差动部24能够输出输出信号OUT、OUTX的状态。另外，通过检测开关SWD1、SWD2接通，输出信号OUT、OUTX的中间电压作为检测电压VM而被监测，通过反馈控制电路26来进行反馈控制。另外，开关SWA、SW5断开。
3.其他结构例
接着，对本实施方式的其他结构例进行说明。图8示出LVDS驱动器电路22的第2结构例。在图8的第2结构例中未设置图1、图2的第1结构例的开关SW1、SW2、SW3、SW4。即，差动部24仅由晶体管TA1、TA2、TA3、TA4构成。而且，在高阻抗模式下，如图8所示，晶体管TA1、TA2、TA3、TA4截止。由此，差动部24的输出节点NQ1、NQ2成为高阻抗状态，实现高阻抗模式。另外，在高阻抗模式时，与图1、图2同样，开关SWA接通，防止了过冲的产生。另外，在高阻抗模式下，与图1、图2同样，检测开关SWD1、SWD2断开，开关SW5接通。另一方面，在信号输出模式下，检测开关SWD1、SWD2接通，通过反馈控制电路26来进行反馈控制，并且开关SWA、SW5断开。
图9、图10示出LVDS驱动器电路22的第3结构例。图9表示信号输出模式下的状态，图10表示高阻抗模式下的状态。
在图9、图10的第3结构例中，与图1、图2同样，反馈控制电路26包含输出控制电压VC的运算放大器OP。具体来说，反馈控制电路26使用用于设定公共电压VOS的基准电压VREF来进行反馈控制，使得差动部24的输出节点NQ1的电压与输出节点NQ2的电压的中间电压成为公共电压VOS。而且，在反馈控制电路26中设置有运算放大器OP，向运算放大器OP的同相输入端子输入与中间电压对应的检测电压VM，向运算放大器OP的反相输入端子输入基准电压VREF。由此，能够利用运算放大器OP的虚拟接地来实现使差动部24的输出节点NQ1的电压与输出节点NQ2的电压的中间电压成为差动输出信号的公共电压VOS的反馈控制。
而且，LVDS驱动器电路22包含开关SWB，该开关SWB设置在电源节点与运算放大器OP的同相输入端子之间。具体来说，开关SWB的一端与VDD的电源节点连接，另一端与检测节点ND连接，该检测节点ND与运算放大器OP的同相输入端子连接。而且，开关SWB如图9所示在信号输出模式下断开，如图10所示在高阻抗模式下接通。
这样，通过在高阻抗模式下使开关SWB接通，运算放大器OP的同相输入端子被设定为VDD的电源电压电平。由此，运算放大器OP所输出的控制电压VC也与图7的B2所示的情况同样地被设定为VDD的电源电压电平。而且，当从高阻抗模式切换为信号输出模式时，与图7的B3所示的情况同样地，控制电压VC逐渐下降。而且，由于此时控制电压VC超过了晶体管TS的阈值电压，所以在灌电流源ISS中流过足够的电流，与B4同样，不会产生过冲。
另外，由于图9、图10的第3结构例中的高阻抗模式或信号输出模式下的开关SW1～SW4、SWD1、SWD2的接通、断开的控制方式、差动部24、反馈控制电路26的动作与图1、图2的第1结构例相同，所以省略详细的说明。另外，在图9、图10的第3结构例中，也可以如图8的第2结构例那样省略开关SW1～SW4的结构而通过使晶体管TA1～TA4截止来实现高阻抗模式。
4.集成电路装置
图11示出包含本实施方式的LVDS驱动器电路22的集成电路装置20的结构例。集成电路装置20包含振荡电路30和输出电路40。另外，本实施方式的振荡器4包含振子10和集成电路装置20。振子10与集成电路装置20电连接。例如，使用收纳振子10和集成电路装置20的封装的内部布线、接合线或金属凸块等将振子10与集成电路装置20电连接。
振子10是通过电信号产生机械振动的元件。振子10例如能够通过石英振动片等振动片来实现。例如，振子10能够通过切角为AT切或SC切等的进行厚度剪切振动的石英振动片等实现。例如振子10也可以是内置在不具有恒温槽的温度补偿型石英振荡器(TCXO)中的振子，还可以是内置在具有恒温槽的恒温槽型石英振荡器(OCXO)中的振子。另外，本实施方式的振子10例如能够通过厚度剪切振动型以外的振动片、由石英以外的材料形成的压电振动片等各种振动片实现。例如，作为振子10，可以采用SAW(Surface Acoustic Wave：表面声波)谐振器、使用硅基板形成的作为硅制振子的MEMS(Micro Electro MechanicalSystems：微机电系统)振子等。
集成电路装置20是被称为IC(Integrated Circuit：集成电路)的电路装置。例如，集成电路装置20是通过半导体工艺制造的IC，是在半导体基板上形成有电路元件的半导体芯片。
集成电路装置20包含振荡电路30和输出电路40。另外，集成电路装置20可以包含端子T1、T2、T3、T4、T5、T6、控制电路50以及电源电路80。端子T1、T2、T3、T4、T5、T6是集成电路装置20的例如焊盘。
端子T1与振子10的一端电连接，端子T2与振子10的另一端电连接。例如，使用收纳振子10和集成电路装置20的封装的内部布线、接合线或金属凸块等将振子10与集成电路装置20的端子T1、T2电连接。端子T1、T2经由信号线L1、L2而与振荡电路30电连接。
端子T3是被供给电源电压VDD的端子。例如，从外部的电源供给设备向端子T3供给电源电压VDD。端子T4是被供给作为地电压的GND的端子。端子T5、T6是输出基于振荡电路30的振荡信号OSC而生成的时钟信号CK、CKX的端子。时钟信号CK、CKX是构成差动输出时钟信号的第1输出时钟信号、第2输出时钟信号。
端子T3、T4、T5、T6分别与振荡器4的外部连接用的外部端子TE3、TE4、TE5、TE6电连接。例如，使用封装的内部布线、接合线或金属凸块等进行电连接。而且，振荡器4的外部端子TE3、TE4、TE5、TE6与外部设备电连接。
振荡电路30是使振子10进行振荡的电路。例如，振荡电路30与端子T1和端子T2电连接，通过使振子10进行振荡而生成振荡信号OSC。例如，振荡电路30经由与端子T1、T2连接的信号线L1和信号线L2而对振子10进行驱动，使振子10进行振荡。例如，振荡电路30包含设置在端子T1、T2之间的振荡用的驱动电路等。例如，振荡电路30可以由实现驱动电路的双极晶体管等晶体管、以及电容器或电阻等无源元件实现。驱动电路是振荡电路30的核心电路，驱动电路通过对振子10进行电流驱动或电压驱动而使振子10进行振荡。作为振荡电路30，例如可以使用皮尔斯型、考毕兹型、反相器型或哈特利型等各种类型的振荡电路。另外，也可以在振荡电路30设置可变电容电路，通过该可变电容电路的电容调整，能够对振荡频率进行调整。可变电容电路可以由变容二极管等可变电容元件实现。可变电容电路例如与连接端子T1的信号线L1电连接。振荡电路30也可以具有：第1可变电容电路，其与连接端子T1的信号线L1电连接；以及第2可变电容电路，其与连接端子T2的信号线L2电连接。另外，本实施方式中的连接是电连接。电连接是指以能够传递电信号的方式连接，是能够通过电信号来传递信息的连接。电连接也可以是经由有源元件等的连接。
输出电路40根据来自振荡电路30的振荡信号OSC来输出时钟信号CK、CKX。例如，输出电路40对来自振荡电路30的振荡信号OSC进行缓冲而输出时钟信号CK、CKX。例如，输出电路40也可以进行振荡信号OSC的波形整形、电压电平的电平移位等。输出电路40例如可以以各种信号形式将时钟信号CK、CKX输出到外部。例如，输出电路40以LVDS(Low VoltageDifferential Signaling：低电压差分信号)、PECL(Positive Emitter Coupled Logic：正射极耦合逻辑)、HCSL(High Speed Current Steering Logic：高速电流驱动逻辑)或差动的CMOS(Complementary MOS：互补金属氧化物半导体)等的信号形式将时钟信号CK、CKX输出到外部。例如，输出电路40可以是能够以LVDS、PECL、HCSL以及差动的CMOS中的至少2个信号形式输出时钟信号的电路。在该情况下，输出电路40以控制电路50所设定的信号形式输出时钟信号。
控制电路50进行各种控制处理。例如，控制电路50进行集成电路装置20的整体控制。例如，对集成电路装置20的动作顺序进行控制。另外，控制电路50进行用于控制振荡电路30的各种处理。另外，控制电路50也可以进行输出电路40或电源电路80的控制。另外，控制电路50进行振荡电路30的振荡频率的温度补偿处理。控制电路50例如可以通过基于门阵列等自动配置布线的ASIC(Application Specific Integrated Circuit：专用集成电路)电路来实现。
电源电路80被供给来自端子T3的电源电压VDD而将集成电路装置20的内部电路用的各种电源电压供给到内部电路。例如，供给电源电压VDD本身、或者供给对来自外部的电源电压VDD进行调节后的电源电压。另外，集成电路装置20也可以不具有温度补偿功能。在该情况下，振荡器4是SPXO(Simple Packaged Crystal Oscillator：简单封装晶体振荡器)振荡器。
而且，在图11的集成电路装置20中，输出电路40包含本实施方式的LVDS驱动器电路22。而且，输出电路40根据振荡信号OSC，输出时钟信号CK作为输出信号OUT，输出时钟信号CKX作为输出信号OUTX。时钟信号CK是第1输出时钟信号，时钟信号CKX是第2输出时钟信号。
例如，图12示出输出电路40的结构例。输出电路40包含：缓冲电路42，其进行振荡信号OSC的缓冲等；以及输出驱动器46，其进行基于振荡信号OSC的时钟信号CK、CKX的输出和驱动。缓冲电路42例如可以包含波形整形电路43、分频器44、电平移位器&预驱动器45。波形整形电路43是进行振荡信号OSC的波形整形而输出与振荡信号OSC对应的矩形波信号的电路，包含反相器IVB和设置在反相器IVB的输出端子与输入端子之间的反馈用的电阻RQ。分频器44是进行时钟分频的电路，通过设置分频器44，能够输出对振荡信号OSC的频率进行分频而得的频率的时钟信号CK、CKX。电平移位器&预驱动器45是进行从VREG2的电源电压电平到VDD的电源电压电平的电平移位、对输出驱动器46进行驱动的预驱动的电路。例如，向缓冲电路42的波形整形电路43和分频器44供给调节电源电压VREG2，向电平移位器&预驱动器45供给调节电源电压VREG2和电源电压VDD。另一方面，向输出驱动器46供给电源电压VDD。VREG2是VDD＞VREG2的调节电源电压，是通过电源电路80所具有的调节器而生成的。
输出驱动器46包含LVDS驱动器电路22。另外，输出驱动器46可以包含PECL驱动器电路、HCSL驱动器电路以及差动的CMOS驱动器电路中的至少1个驱动器电路。另外，在将该多个驱动器电路设置于输出驱动器46的情况下，也可以在多个驱动器电路之间共用构成多个驱动器电路的晶体管的一部分。
图13是PECL驱动器电路的结构例。该驱动器电路具有：例如流过15.25mA的驱动电流的P型晶体管；构成差动部的两个P型晶体管；以及构成使5.7mA的偏置电流流向输出信号OUT、OUTX的节点的偏置电流电路的两个P型晶体管。该驱动器电路实际上被称为LV-PECL(Low Voltage Positive Emitter Coupled Logic：低压正射极耦合逻辑)，但在本实施方式中仅记作PECL。PECL的差动输出信号是高电位侧的电压为VOH、低电位侧的电压为VOL的振幅的信号。VOH是以VDD为基准而使负电位侧例如为0.9525V的电压，VOL是以VDD为基准而使负电位侧例如为1.715V的电压。在PECL中，在接收侧进行戴维宁端接或Y端接等。
图14是HCSL驱动器电路的结构例。该驱动器电路具有例如流过15mA的驱动电流的P型晶体管以及构成差动部的两个P型晶体管。HCSL的差动输出信号例如是以0.4V为中心电压的1.15V以下的振幅的信号。图15是差动CMOS驱动器电路的结构例。该驱动器电路包含串联设置在VDD与GND之间且栅极被输入输入信号IN的P型晶体管和N型晶体管、以及串联设置在VDD与GND之间且栅极被输入输入信号INX的P型晶体管和N型晶体管。该CMOS驱动器电路的差动输出信号是电压范围为VDD～GND的全摆幅信号。
5.振荡器
接着，对本实施方式的振荡器4的构造例进行说明。图16示出振荡器4的第1构造例。振荡器4具有振子10、集成电路装置20以及收纳振子10和集成电路装置20的封装15。封装15例如由陶瓷等形成，在其内侧具有收纳空间，在该收纳空间中收纳有振子10和集成电路装置20。收纳空间被气密密封，优选成为接近真空的状态即减压状态。通过封装15，能够适当地保护振子10和集成电路装置20不受冲击、尘埃、热、湿气等的影响。
封装15具有基座16和盖17。具体而言，封装15由基座16和盖17构成，该基座16支承振子10和集成电路装置20，该盖17以在盖17与基座16之间形成收纳空间的方式与基座16的上表面接合。并且，振子10经由端子电极而被支承于设置在基座16的内侧的台阶部。另外，集成电路装置20配置在基座16的内侧底面。具体而言，集成电路装置20以有源面朝向基座16的内侧底面的方式配置。有源面是集成电路装置20的形成有电路元件的面。另外，在集成电路装置20的焊盘上形成有凸块BMP。而且，集成电路装置20经由导电性的凸块BMP支承于基座16的内侧底面。导电性的凸块BMP例如是金属凸块，经由该凸块BMP、封装15的内部布线、端子电极等将振子10与集成电路装置20电连接。另外，集成电路装置20经由凸块BMP、封装15的内部布线而与振荡器4的外部端子18、19电连接。外部端子18、19形成在封装15的外侧底面上。外部端子18、19经由外部布线而与外部设备连接。外部布线例如是在安装有外部设备的电路基板上形成的布线等。由此，能够对外部设备输出时钟信号等。
另外，在图16中，以集成电路装置20的有源面朝向下方的方式倒装安装集成电路装置20，但本实施方式并不限定于这样的安装。例如，可以以集成电路装置20的有源面朝向上方的方式安装集成电路装置20。即，以有源面与振子10相对的方式安装集成电路装置20。
图17示出振荡器4的第2构造例。图17的振荡器4包含振子10、集成电路装置20以及集成电路装置21。另外，振荡器4包含收纳振子10和集成电路装置20的封装15、以及收纳封装15和集成电路装置21的封装5。封装15、封装5分别是第1封装、第2封装。第1封装、第2封装也可以称为第1容器、第2容器。
并且，在本实施方式中，收纳在封装15中的集成电路装置20进行第1温度补偿处理，收纳在封装5中的集成电路装置21进行第2温度补偿处理。例如，通过将振子10和集成电路装置20收纳在封装15中，例如构成了进行模拟方式的第1温度补偿处理的温度补偿型的振荡器14。而且，通过将进行模拟方式的第1温度补偿处理的振荡器14和进行数字方式的第2温度补偿处理的集成电路装置21收纳在封装5中，构成了生成高精度的时钟信号的振荡器4。集成电路装置21也可以称为以数字方式进行微调的第2温度补偿处理的校正IC。
具体而言，封装5例如由陶瓷等形成，在其内侧具有收纳空间。在该收纳空间中收纳有振荡器14和集成电路装置21，该振荡器14在封装15中收纳有振子10和集成电路装置20。收纳空间被气密密封，优选成为接近真空的状态即减压状态。通过封装5，能够适当地保护集成电路装置21和振荡器14不受冲击、尘埃、热、湿气等的影响。
封装5具有基座6和盖7。具体而言，封装5由基座6和盖7构成，该基座6支承振荡器14和集成电路装置21，该盖7以在盖7与基座6之间形成收纳空间的方式与基座6的上表面接合。基座6在其内侧具有在上表面开口的第1凹部和在第1凹部的底面开口的第2凹部。集成电路装置21支承在第1凹部的底面上。例如，集成电路装置21经由端子电极而支承在底面的台阶部上。另外，振荡器14支承在第2凹部的底面上。例如，振荡器14经由端子电极而支承在底面的台阶部上。另外，基座6具有在第2凹部的底面开口的第3凹部，在该第3凹部中配置电路部件12。作为配置的电路部件12，例如可以想到电容器、温度传感器等。
集成电路装置21例如经由接合线BW、形成于台阶部的端子电极、封装5的内部布线而与振荡器14的端子电连接。由此，能够将来自振荡器14的时钟信号、温度检测信号输入到集成电路装置21。另外，集成电路装置21经由接合线BW、形成于台阶部的端子电极、封装5的内部布线而与振荡器4的外部端子8、9电连接。外部端子8、9形成在封装5的外侧底面上。外部端子8、9经由外部布线而与外部设备连接。外部布线例如是在安装有外部设备的电路基板上形成的布线等。由此，能够对外部设备输出时钟信号等。另外，也可以将振荡器14的端子与外部端子8、9电连接。
另外，在图17中，在振荡器14的上方配置集成电路装置21，但也可以在振荡器14的下方配置集成电路装置21。这里，上方是从封装5的底面朝向盖7的方向，下方是其相反方向。另外，也可以在振荡器14的侧方设置集成电路装置21。即，在振荡器4的俯视观察时振荡器14和集成电路装置21以并排的方式配置。
接着，对集成电路装置21进行说明。集成电路装置21包含时钟信号生成电路，该时钟信号生成电路输入由振荡器14生成的时钟信号即第1时钟信号作为基准时钟信号。然后，将由时钟信号生成电路生成的时钟信号作为振荡器4的输出时钟信号输出到外部。例如，集成电路装置21的时钟信号生成电路由分数-N型的PLL电路构成，该PLL电路输入来自振荡器14的第1时钟信号作为基准时钟信号。该PLL电路对作为第1时钟信号的基准时钟信号、和通过分频电路对PLL电路的输出时钟信号进行分频而得到的反馈时钟信号进行相位比较。然后，使用Δ-Σ调制电路来设定小数的分频比，由此实现分数-N型的PLL电路。另外，集成电路装置21所包含的控制电路基于温度补偿数据来进行在PLL电路中设定的分频比数据的校正处理，由此实现第2温度补偿处理。另外，在振荡器14中进行的第1温度补偿处理例如是通过多项式近似的温度补偿处理来实现的。另外，时钟信号生成电路也可以由直接数字合成器构成。在这种情况下，对以第1时钟信号为基准时钟信号来进行动作的直接数字合成器输入利用温度补偿数据校正后的频率控制数据，由此实现第2温度补偿处理。
根据图17的振荡器4，使振子10进行振荡的集成电路装置20进行第1温度补偿处理，从而能够减小从作为第1集成电路装置的集成电路装置20输出的第1时钟信号的基于频率温度特性的频率变动量。并且，作为第2集成电路装置的集成电路装置21在基于来自集成电路装置20的第1时钟信号生成时钟信号时，进行第2温度补偿处理。这样，在由集成电路装置20进行了第1温度补偿处理之后，由集成电路装置21进行第2温度补偿处理，由此，能够减小由于温度计测结果的波动等而导致的频率的微跳等，能够实现振荡器4的时钟频率的高精度化等。另外，在图17的振荡器4中，也可以使用设置于集成电路装置20的温度传感器来进行第1温度补偿处理，并且该温度传感器的温度检测信号从集成电路装置20输出并输入到集成电路装置21。然后，集成电路装置21可以根据输入的温度检测信号来进行第2温度补偿处理。这样，由于能够根据来自相同温度传感器的温度检测信号来进行集成电路装置20中的第1温度补偿处理和集成电路装置21中的第2温度补偿处理，所以能够实现更适当的温度补偿处理。在该情况下，内置于集成电路装置20的温度传感器与振子10之间的距离比该温度传感器与集成电路装置21之间的距离短。因此，能够拉开由于进行数字方式的温度补偿处理而发热量多的集成电路装置21与振子10之间的距离，能够降低集成电路装置21的发热对温度传感器的温度检测结果带来的不良影响。因此，能够使用内置于集成电路装置20的温度传感器来更准确地计测振子10的温度。
6.电子设备、移动体
图18示出包含本实施方式的LVDS驱动器电路22的电子设备500的结构例。电子设备500包含：本实施方式的LVDS驱动器电路22；以及处理装置520，其根据来自LVDS驱动器电路22的输出信号OUT、OUTX来进行动作。具体来说，电子设备500包含集成电路装置20和处理装置520，LVDS驱动器电路22设置于集成电路装置20。作为一例，集成电路装置20是如图11所示那样设置于振荡器4的电路装置，在该情况下，输出信号OUT、OUTX为时钟信号CK、CKX，处理装置520根据基于时钟信号CK、CKX的动作时钟信号而进行动作。另外，集成电路装置20并不限定于这样设置在振荡器4中，输出信号OUT、OUTX也可以是数据信号。另外，电子设备500还能够包含天线ANT、通信接口510、操作界面530、显示部540以及存储器550。另外，电子设备500不限于图18的结构，能够实施省略它们的一部分结构要素、或追加其他结构要素等各种变形。
电子设备500例如可以是基站或路由器等网络相关设备、测量距离、时间、流速或流量等物理量的高精度的测量设备、测量生物体信息的生物体信息测量设备或车载设备等。生物体信息测量设备例如是超声波测量装置、脉搏计或血压测量装置等。车载设备是自动驾驶用的设备等。并且，电子设备500也可以是头部佩戴型显示装置或时钟相关设备等可穿戴设备、机器人、打印装置、投影装置、智能手机等便携信息终端、发布内容的内容提供设备、或者数码照相机或摄像机等影像设备等。
另外，作为电子设备500，存在用于5G等下一代移动通信系统的设备。例如，可以在下一代移动通信系统的基站、射频拉远头(RRH)或便携通信终端等各种设备中使用本实施方式的LVDS驱动器电路22或集成电路装置20。在下一代移动通信系统中，为了时刻同步等而要求高精度的时钟频率，适合作为能够生成高精度的时钟信号的本实施方式的集成电路装置20的应用例。
通信接口510进行经由天线ANT从外部接收数据或向外部发送数据的处理。作为处理器的处理装置520进行电子设备500的控制处理、经由通信接口510收发的数据的各种数字处理等。处理装置520的功能例如能够通过微型计算机等处理器实现。操作界面530用于供用户进行输入操作，能够通过操作按钮或触摸板显示器等实现。显示部540显示各种信息，能够通过液晶或有机EL等显示器实现。存储器550存储数据，其功能能够通过RAM或ROM等半导体存储器实现。
图19示出包含本实施方式的LVDS驱动器电路22的移动体的例子。移动体包含：本实施方式的LVDS驱动器电路22；以及处理装置220，其根据LVDS驱动器电路22的输出信号OUT、OUTX来进行动作。具体来说，移动体包含集成电路装置20和处理装置520，LVDS驱动器电路22设置于集成电路装置20。另外，集成电路装置20和处理装置520包含在控制装置208中。例如，在输出信号OUT、OUTX为时钟信号CK、CKX的情况下，处理装置220根据基于时钟信号CK、CKX的动作时钟信号来进行动作。但是，输出信号OUT、OUTX也可以是数据信号。本实施方式的LVDS驱动器电路22例如能够组装到车、飞机、摩托车、自行车或船舶等各种移动体中。移动体例如是具有发动机或电动机等驱动机构、方向盘或舵等转向机构、各种电子设备并在地面上、天空或海上移动的设备/装置。图19概略地示出作为移动体的具体例的汽车206。在汽车206中组装有本实施方式的LVDS驱动器电路22。具体来说，作为移动体的汽车206包含控制装置208，控制装置208包含：本实施方式的LVDS驱动器电路22；以及处理装置220，其根据LVDS驱动器电路22的输出信号OUT、OUTX来进行动作。控制装置208例如根据车体207的姿态对悬架的软硬进行控制、或者对各个车轮209的制动进行控制。例如，可以利用控制装置208实现汽车206的自动驾驶。另外，组装有本实施方式的LVDS驱动器电路22的设备并不限于这样的控制装置208，也能够组装到在汽车206等移动体中设置的仪表面板设备或导航设备等各种车载设备中。
如以上说明的那样，本实施方式的LVDS驱动器电路具有高阻抗模式和信号输出模式，其中，该LVDS驱动器电路包含：电流源，其供给电流；以及差动部，其设置在电流源与第1节点之间，被输入构成差动输入信号的第1输入信号和第2输入信号，并输出构成差动输出信号的第1输出信号和第2输出信号。另外，还包含：晶体管，其设置在第1节点与地节点之间；以及反馈控制电路，其与输出第1输出信号的第1输出节点和输出第2输出信号的第2输出节点连接，通过向晶体管的栅极输出控制电压，进行设定差动输出信号的公共电压的反馈控制。而且，在高阻抗模式下，差动部的第1输出节点和第2输出节点为高阻抗状态，在信号输出模式下，差动部输出第1输出信号和第2输出信号，高阻抗模式下的控制电压比信号输出模式下的控制电压大。
根据本实施方式，反馈控制电路通过向晶体管的栅极输出控制电压而进行设定由第1输出信号和第2输出信号构成的差动输出信号的公共电压的反馈控制。另一方面，在高阻抗模式下，差动部的第1输出节点和第2输出节点为高阻抗状态，在信号输出模式下，差动部输出第1输出信号和第2输出信号。而且，在本实施方式中，高阻抗模式下的控制电压比信号输出模式下的控制电压大。通过这样增大控制电压，例如在从高阻抗模式切换为信号输出模式时能够使该晶体管导通，能够防止在第1输出信号和第2输出信号中产生过冲。另外，根据本实施方式的结构，即便未必设置专利文献1所记载的旁路电路，也能够防止过冲，因此能够抑制功耗的增加。
另外，在本实施方式中，也可以包含开关，该开关设置在电源节点与反馈控制电路的控制电压的输出节点之间，开关在高阻抗模式下接通，在信号输出模式下断开。
这样，通过在高阻抗模式下使开关接通，控制电压的输出节点被设定为电源电压电平，能够防止过冲的产生。
另外，在本实施方式中，也可以是，反馈控制电路使用用于设定公共电压的基准电压来进行反馈控制，使得差动部的第1输出节点的电压与第2输出节点的电压的中间电压成为公共电压。
由此，能够利用基准电压来设定公共电压，输出以公共电压为中心电压的LVDS的差动输出信号。
另外，在本实施方式中，也可以是，反馈控制电路包含：第1检测电阻和第1检测开关，它们串联设置在第1输出节点与检测节点之间；第2检测电阻和第2检测开关，它们串联设置在第2输出节点与检测节点之间；以及运算放大器，其同相输入端子被输入检测节点处的检测电压，其反相输入端子被输入基准电压，并且该运算放大器向晶体管的栅极输出控制电压。
这样，能够实现使差动部的第1输出节点的电压与第2输出节点的电压的中间电压成为差动输出信号的公共电压的反馈控制。
另外，在本实施方式中，也可以是，反馈控制电路包含输出控制电压的运算放大器，LVDS驱动器电路包含开关，该开关设置在电源节点与运算放大器的同相输入端子之间，开关在高阻抗模式下接通，在信号输出模式下断开。
通过这样在高阻抗模式下使开关接通，运算放大器的同相输入端子被设定为电源电压电平。由此，运算放大器所输出的控制电压也被设定为电源电压电平，能够防止过冲的产生。
另外，在本实施方式中，也可以是，反馈控制电路使用用于设定公共电压的基准电压来进行反馈控制，使得差动部的第1输出节点的电压与第2输出节点的电压的中间电压成为公共电压，向运算放大器的同相输入端子输入与中间电压对应的检测电压，向运算放大器的反相输入端子输入基准电压。
这样，能够利用运算放大器的虚拟接地来实现使差动部的第1输出节点的电压与第2输出节点的电压的中间电压成为差动输出信号的公共电压的反馈控制。
另外，在本实施方式中，也可以包含电阻，该电阻在第1节点与地节点之间与晶体管并联设置。
由此，能够实现使晶体管的导通电阻和电阻的电阻值成为合成电阻的灌电流源。
另外，在本实施方式中，差动部可以包含：P型的第1晶体管，其设置在电流源与第2输出节点之间，其栅极被输入第1输入信号；以及P型的第2晶体管，其设置在电流源与第1输出节点之间，其栅极被输入第2输入信号。另外，也可以包含：N型的第3晶体管，其设置在第2输出节点与第1节点之间，其栅极被输入第1输入信号；以及N型的第4晶体管，其设置在第1输出节点与第1节点之间，其栅极被输入第2输入信号。
根据这种结构的差动部，能够根据构成差动输入信号的第1输入信号和第2输入信号来适当地输出构成LVDS的差动输出信号的第1输出信号和第2输出信号。
另外，在本实施方式中，差动部可以包含：第1开关，其在电流源与第2输出节点之间与第1晶体管串联设置；以及第2开关，其在电流源与第1输出节点之间与第2晶体管串联设置。另外，也可以包含：第3开关，其在第2输出节点与第1节点之间与第3晶体管串联设置；以及第4开关，其在第1输出节点与第1节点之间与第4晶体管串联设置。而且，也可以是，在高阻抗模式下，第1开关、第2开关、第3开关以及第4开关断开，在信号输出模式下，第1开关、第2开关、第3开关以及第4开关接通。
这样，通过使第1开关、第2开关、第3开关以及第4开关断开，差动部的第1输出节点和第2输出节点成为高阻抗状态，能够实现高阻抗模式。
另外，在本实施方式中，也可以是，在高阻抗模式下，第2晶体管和第3晶体管导通，第1晶体管和第4晶体管截止，或者第1晶体管和第4晶体管导通，第2晶体管和第3晶体管截止。
这样，在从高阻抗模式切换为信号输出模式时，能够在第1输出信号和第2输出信号为适当的电压电平的状态下开始信号输出，能够防止信号输出不稳定的情况。
另外，在本实施方式中，也可以是，在高阻抗模式下，第1晶体管、第2晶体管、第3晶体管以及第4晶体管截止。
这样，通过使第1晶体管、第2晶体管、第3晶体管以及第4晶体管截止，差动部的第1输出节点和第2输出节点成为高阻抗状态，能够实现高阻抗模式。
另外，本实施方式涉及集成电路装置，该集成电路装置包含：振荡电路，其通过使振子进行振荡而生成振荡信号；以及输出电路，其具有以上记载的LVDS驱动器电路，该输出电路根据振荡信号，输出第1输出时钟信号作为第1输出信号，输出第2输出时钟信号作为第2输出信号。
另外，本实施方式涉及振荡器，该振荡器包含：以上记载的集成电路装置；以及振子。
另外，本实施方式涉及电子设备，该电子设备包含：以上记载的LVDS驱动器电路；以及处理装置，其根据第1输出信号和第2输出信号来进行动作。
另外，本实施方式涉及移动体，该移动体包含：以上记载的LVDS驱动器电路；以及处理装置，其根据第1输出信号和第2输出信号来进行动作。
另外，如上述那样对本实施方式进行了详细说明，但本领域技术人员可以容易地理解，能够实现实质上不脱离本公开的新事项和效果的多种变形。因此，所有这样的变形例都包含在本公开的范围内。例如，在说明书或附图中至少一次与更广义或同义的不同用语一起记载的用语在说明书或附图的任何位置处都可置换为该不同的用语。另外，本实施方式和变形例的全部组合也包含在本公开的范围内。另外，LVDS驱动器电路、集成电路装置、振荡器、电子设备、移动体的结构、动作等也不限于在本实施方式中说明的结构、动作等，能够实施各种变形。

Claims (15)

1.一种LVDS驱动器电路，其特征在于，该LVDS驱动器电路具有高阻抗模式和信号输出模式，并包含：
电流源，其供给电流；
差动部，其设置在所述电流源与第1节点之间，被输入构成差动输入信号的第1输入信号和第2输入信号，并输出构成差动输出信号的第1输出信号和第2输出信号；
晶体管，其设置在所述第1节点与地节点之间；以及
反馈控制电路，其与输出所述第1输出信号的第1输出节点和输出所述第2输出信号的第2输出节点连接，通过向所述晶体管的栅极输出控制电压，进行设定所述差动输出信号的公共电压的反馈控制，
在所述高阻抗模式下，所述差动部的所述第1输出节点和所述第2输出节点为高阻抗状态，在所述信号输出模式下，所述差动部输出所述第1输出信号和所述第2输出信号，
所述高阻抗模式下的所述控制电压比所述信号输出模式下的所述控制电压大。
2.根据权利要求1所述的LVDS驱动器电路，其特征在于，
该LVDS驱动器电路包含开关，该开关设置在电源节点与所述反馈控制电路的所述控制电压的输出节点之间，
所述开关在所述高阻抗模式下接通，在所述信号输出模式下断开。
3.根据权利要求1或2所述的LVDS驱动器电路，其特征在于，
所述反馈控制电路使用用于设定所述公共电压的基准电压来进行反馈控制，使得所述差动部的所述第1输出节点的电压与所述第2输出节点的电压的中间电压成为所述公共电压。
4.根据权利要求3所述的LVDS驱动器电路，其特征在于，
所述反馈控制电路包含：
第1检测电阻和第1检测开关，它们串联设置在所述第1输出节点与检测节点之间；
第2检测电阻和第2检测开关，它们串联设置在所述第2输出节点与所述检测节点之间；以及
运算放大器，其同相输入端子被输入所述检测节点处的检测电压，其反相输入端子被输入所述基准电压，并且该运算放大器向所述晶体管的栅极输出所述控制电压。
5.根据权利要求1所述的LVDS驱动器电路，其特征在于，
所述反馈控制电路包含输出所述控制电压的运算放大器，
所述LVDS驱动器电路包含开关，该开关设置在电源节点与所述运算放大器的同相输入端子之间，
所述开关在所述高阻抗模式下接通，在所述信号输出模式下断开。
6.根据权利要求5所述的LVDS驱动器电路，其特征在于，
所述反馈控制电路使用用于设定所述公共电压的基准电压来进行反馈控制，使得所述差动部的所述第1输出节点的电压与所述第2输出节点的电压的中间电压成为所述公共电压，
向所述运算放大器的所述同相输入端子输入与所述中间电压对应的检测电压，向所述运算放大器的反相输入端子输入所述基准电压。
7.根据权利要求1所述的LVDS驱动器电路，其特征在于，
该LVDS驱动器电路包含电阻，该电阻在所述第1节点与所述地节点之间与所述晶体管并联设置。
8.根据权利要求1所述的LVDS驱动器电路，其特征在于，
所述差动部包含：
P型的第1晶体管，其设置在所述电流源与所述第2输出节点之间，其栅极被输入所述第1输入信号；
P型的第2晶体管，其设置在所述电流源与所述第1输出节点之间，其栅极被输入所述第2输入信号；
N型的第3晶体管，其设置在所述第2输出节点与所述第1节点之间，其栅极被输入所述第1输入信号；以及
N型的第4晶体管，其设置在所述第1输出节点与所述第1节点之间，其栅极被输入所述第2输入信号。
9.根据权利要求8所述的LVDS驱动器电路，其特征在于，
所述差动部包含：
第1开关，其在所述电流源与所述第2输出节点之间与所述第1晶体管串联设置；
第2开关，其在所述电流源与所述第1输出节点之间与所述第2晶体管串联设置；
第3开关，其在所述第2输出节点与所述第1节点之间与所述第3晶体管串联设置；以及
第4开关，其在所述第1输出节点与所述第1节点之间与所述第4晶体管串联设置，
在所述高阻抗模式下，所述第1开关、所述第2开关、所述第3开关以及所述第4开关断开，在所述信号输出模式下，所述第1开关、所述第2开关、所述第3开关以及所述第4开关接通。
10.根据权利要求9所述的LVDS驱动器电路，其特征在于，
在所述高阻抗模式下，所述第2晶体管和所述第3晶体管导通，所述第1晶体管和所述第4晶体管截止，或者所述第1晶体管和所述第4晶体管导通，所述第2晶体管和所述第3晶体管截止。
11.根据权利要求8所述的LVDS驱动器电路，其特征在于，
在所述高阻抗模式下，所述第1晶体管、所述第2晶体管、所述第3晶体管以及所述第4晶体管截止。
12.一种集成电路装置，其特征在于，该集成电路装置包含：
振荡电路，其通过使振子进行振荡而生成振荡信号；以及
输出电路，其具有权利要求1～11中的任意一项所述的LVDS驱动器电路，该输出电路根据所述振荡信号，输出第1输出时钟信号作为所述第1输出信号，输出第2输出时钟信号作为所述第2输出信号。
13.一种振荡器，其特征在于，该振荡器包含：
权利要求12所述的集成电路装置；以及
所述振子。
14.一种电子设备，其特征在于，该电子设备包含：
权利要求1～11中的任意一项所述的LVDS驱动器电路；以及
处理装置，其根据所述第1输出信号和所述第2输出信号来进行动作。
15.一种移动体，其特征在于，该移动体包含：
权利要求1～11中的任意一项所述的LVDS驱动器电路；以及
处理装置，其根据所述第1输出信号和所述第2输出信号来进行动作。
CN202010241569.2A 2019-04-02 2020-03-31 Lvds驱动器电路、集成电路装置、振荡器、电子设备以及移动体 Active CN111800120B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-070375 2019-04-02
JP2019070375A JP7238553B2 (ja) 2019-04-02 2019-04-02 Ｌｖｄｓドライバー回路、集積回路装置、発振器、電子機器及び移動体

Publications (2)

Publication Number Publication Date
CN111800120A CN111800120A (zh) 2020-10-20
CN111800120B true CN111800120B (zh) 2023-06-02

Family

ID=72663543

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010241569.2A Active CN111800120B (zh) 2019-04-02 2020-03-31 Lvds驱动器电路、集成电路装置、振荡器、电子设备以及移动体

Country Status (3)

Country Link
US (1) US11043935B2 (zh)
JP (1) JP7238553B2 (zh)
CN (1) CN111800120B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7388240B2 (ja) * 2020-02-27 2023-11-29 セイコーエプソン株式会社 チャージポンプ回路、ｐｌｌ回路および発振器
CN114625195B (zh) * 2020-12-14 2024-03-29 北京晶视智能科技有限公司 传送器
US11967395B2 (en) * 2021-01-05 2024-04-23 Mediatek Inc. Buffers and multiplexers
CN112367067B (zh) * 2021-01-12 2021-04-02 棱晶半导体(南京)有限公司 一种浮动隔离开关的差分驱动电路
US11863181B2 (en) * 2021-09-22 2024-01-02 Nxp Usa, Inc. Level-shifter
CN114564431B (zh) * 2022-02-28 2022-12-02 北京奕斯伟计算技术股份有限公司 混合型发射端驱动器及其应用方法
CN116208142B (zh) * 2023-05-05 2023-08-29 核芯互联科技(青岛)有限公司 差分信号驱动电路及选择差分信号驱动电路的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6316964B1 (en) * 1998-12-08 2001-11-13 Nec Corporation Method for generating differential tri-states and differential tri-state circuit
CN1820295A (zh) * 2003-05-07 2006-08-16 东芝松下显示技术有限公司 El显示装置及其驱动方法
CN1835485A (zh) * 2005-03-17 2006-09-20 三星电子株式会社 低电压差分信号收发器
CN104682871A (zh) * 2013-11-27 2015-06-03 精工爱普生株式会社 时钟信号生成电路、检测装置、电子设备及移动体
CN107017838A (zh) * 2015-11-12 2017-08-04 精工爱普生株式会社 电路装置、振荡器、电子设备和移动体

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4564821A (en) * 1984-10-01 1986-01-14 Motorola, Inc. Offset cancelling AC level detector using an oscillator
JP2003338710A (ja) * 2001-11-02 2003-11-28 Seiko Epson Corp 発振器およびこれを用いた電子機器
JP3949636B2 (ja) * 2003-09-30 2007-07-25 Ｎｅｃエレクトロニクス株式会社 Ｌｖｄｓドライバー回路
TWI264875B (en) * 2005-01-14 2006-10-21 Ind Tech Res Inst Voltage controlled oscillator capable of resisting supply voltage variation and/or process variation
US7205823B2 (en) * 2005-02-23 2007-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. Oscillating buffer with single gate oxide devices
JP2007134940A (ja) 2005-11-10 2007-05-31 Toshiba Corp 差動電圧出力回路
JPWO2011033708A1 (ja) 2009-09-18 2013-02-07 パナソニック株式会社 ドライバ回路および映像システム
JP6094747B2 (ja) * 2013-03-26 2017-03-15 セイコーエプソン株式会社 出力回路、半導体集積回路、振動デバイス、電子機器、および移動体
US8884655B2 (en) * 2013-04-11 2014-11-11 Texas Instruments Incorporated Low-power voltage mode high speed driver
JP2015128236A (ja) 2013-12-27 2015-07-09 キヤノン株式会社 差動信号駆動回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6316964B1 (en) * 1998-12-08 2001-11-13 Nec Corporation Method for generating differential tri-states and differential tri-state circuit
CN1820295A (zh) * 2003-05-07 2006-08-16 东芝松下显示技术有限公司 El显示装置及其驱动方法
CN1835485A (zh) * 2005-03-17 2006-09-20 三星电子株式会社 低电压差分信号收发器
CN104682871A (zh) * 2013-11-27 2015-06-03 精工爱普生株式会社 时钟信号生成电路、检测装置、电子设备及移动体
CN107017838A (zh) * 2015-11-12 2017-08-04 精工爱普生株式会社 电路装置、振荡器、电子设备和移动体

Also Published As

Publication number Publication date
US11043935B2 (en) 2021-06-22
US20200321944A1 (en) 2020-10-08
JP2020170910A (ja) 2020-10-15
JP7238553B2 (ja) 2023-03-14
CN111800120A (zh) 2020-10-20

Similar Documents

Publication Publication Date Title
CN111800120B (zh) Lvds驱动器电路、集成电路装置、振荡器、电子设备以及移动体
CN111800088B (zh) 集成电路装置、振荡器、电子设备以及移动体
US11519790B2 (en) Temperature sensor, circuit device, oscillator, electronic apparatus, and vehicle
CN111697925B (zh) 电路装置、振荡器、电子设备以及移动体
US11005456B2 (en) Output circuit, circuit device, oscillator, electronic apparatus, and vehicle
CN112117970B (zh) 电路装置、振荡器、电子设备以及移动体
CN110880916B (zh) 电路装置、振荡器、电子设备和移动体
CN111200399B (zh) 电路装置、电源电路、振荡器、电子设备及移动体
CN111726083B (zh) 电路装置、振荡器、电子设备以及移动体
CN111800087B (zh) 集成电路装置、振荡器、电子设备以及移动体
US11038460B2 (en) Circuit apparatus, oscillator, electronic instrument, and vehicle
CN111726082B (zh) 电路装置、振荡器、电子设备以及移动体

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant