CN111769190B - 倒装发光二极管芯片及其制作方法 - Google Patents
倒装发光二极管芯片及其制作方法 Download PDFInfo
- Publication number
- CN111769190B CN111769190B CN202010436890.6A CN202010436890A CN111769190B CN 111769190 B CN111769190 B CN 111769190B CN 202010436890 A CN202010436890 A CN 202010436890A CN 111769190 B CN111769190 B CN 111769190B
- Authority
- CN
- China
- Prior art keywords
- layer
- type
- ausn alloy
- welding
- content
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 229910045601 alloy Inorganic materials 0.000 claims abstract description 143
- 239000000956 alloy Substances 0.000 claims abstract description 143
- 238000003466 welding Methods 0.000 claims abstract description 90
- 239000004065 semiconductor Substances 0.000 claims abstract description 77
- 239000002131 composite material Substances 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000004891 communication Methods 0.000 claims description 36
- 230000004888 barrier function Effects 0.000 claims description 19
- 239000002245 particle Substances 0.000 claims description 16
- 238000005476 soldering Methods 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 12
- 230000007423 decrease Effects 0.000 claims description 9
- 230000008569 process Effects 0.000 claims description 6
- 229910000679 solder Inorganic materials 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 abstract description 12
- 239000010931 gold Substances 0.000 description 92
- 238000002844 melting Methods 0.000 description 23
- 230000008018 melting Effects 0.000 description 22
- 239000010936 titanium Substances 0.000 description 20
- 238000005516 engineering process Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000009826 distribution Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000009286 beneficial effect Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 230000008020 evaporation Effects 0.000 description 4
- 238000001704 evaporation Methods 0.000 description 4
- 238000009616 inductively coupled plasma Methods 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- JVPLOXQKFGYFMN-UHFFFAOYSA-N gold tin Chemical compound [Sn].[Au] JVPLOXQKFGYFMN-UHFFFAOYSA-N 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002923 metal particle Substances 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 238000010587 phase diagram Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 101100356682 Caenorhabditis elegans rho-1 gene Proteins 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 238000009827 uniform distribution Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
- H01L2933/0008—Processes
- H01L2933/0033—Processes relating to semiconductor body packages
- H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Led Devices (AREA)
- Led Device Packages (AREA)
Abstract
本公开提供了一种倒装发光二极管芯片及其制作方法，属于半导体技术领域。所述倒装发光二极管芯片包括衬底、N型半导体层、有源层、P型半导体层、反射电极、连接电极、绝缘介质层、P型焊盘和N型焊盘；所述P型焊盘和所述N型焊盘均包括多个周期的复合层和层叠在所述复合层上的焊接层，每个周期的所述复合层包括Ti层和层叠在所述Ti层上的Al层，所述焊接层为AuSn合金层，所述焊接层中Au组分的含量为64％～68％。本公开通过在多个由Ti层和层叠在Ti层上的Al层组成的复合层上增设焊接层形成N型焊盘和P型焊盘可以在不损坏芯片的情况下采用N型焊盘和P型焊盘进行焊接，避免由于焊接材料越过焊接区域而导致漏电。
Description
技术领域
本公开涉及半导体技术领域，特别涉及一种倒装发光二极管芯片及其制作方法。
背景技术
发光二极管(英文：Light Emitting Diode，简称：LED)是一种常用的发光器件，通过电子与空穴复合释放能量发光，可以高效地将电能转化为光能。LED的心脏是芯片，LED芯片的结构包括正装、倒装和垂直。
相关技术中，倒装LED芯片包括衬底、N型半导体层、有源层、P型半导体层、透明导电层、透明反射层、反射电极、连接电极、绝缘层、N型焊盘和P型焊盘。N型半导体层、有源层和P型半导体层依次层叠在衬底上，P型半导体层上设有延伸至N型半导体层的凹槽。透明导电层、透明反射层和反射电极依次层叠在P型半导体层上，透明反射层内设有延伸至透明导电层的通孔，反射电极设置在通孔内与透明导电层接触并铺设在透明反射层上。连接电极设置在凹槽内的N型半导体层上。绝缘层铺设在凹槽内和反射电极上，绝缘层上设有延伸至连接电极的N型连通孔和延伸至反射电极的P型连通孔，N型焊盘设置在N型连通孔内与连接电极接触并铺设在绝缘层上，P型焊盘设置在P型连通孔内与反射电极接触并铺设在绝缘层上，N型焊盘和P型焊盘在绝缘层上间隔设置。其中，N型焊盘和P型焊盘均包括交替层叠的(n+1)个Ti层和n个Al层、以及层叠在所有Ti层上的Au层，n为正整数。
在实现本公开的过程中，发明人发现相关技术至少存在以下问题：
Ti、Al和Au均为高熔点材料，高温熔化N型焊盘和P型焊盘进行焊接会导致芯片损坏，需要额外使用熔点较低的锡膏或者金锡片将N型焊盘和P型焊盘焊接在电路板上。但是随着芯片尺寸的减小和电路板集成度的提高，N型焊盘和P型焊盘在电路板上的焊接区域越来越小，锡膏或者金锡片在焊接过程中很容易越过焊接区域，影响到电路板的绝缘而出现漏电的问题。
发明内容
本公开实施例提供了一种倒装发光二极管芯片及其制作方法，可以在不损坏芯片的情况下采用N型焊盘和P型焊盘进行焊接，有利于将焊接材料限定在电路板上的焊接区域内，避免由于焊接材料越过焊接区域而导致漏电。所述技术方案如下：
一方面，本公开实施例提供了一种倒装发光二极管芯片，所述倒装发光二极管芯片包括衬底、N型半导体层、有源层、P型半导体层、反射电极、连接电极、绝缘介质层、P型焊盘和N型焊盘；
所述N型半导体层、所述有源层和所述P型半导体层依次层叠在所述衬底上，所述P型半导体层上设有延伸至所述N型半导体层的凹槽；所述连接电极设置在所述凹槽内的N型半导体层上，所述反射电极设置在所述P型半导体层上；所述绝缘介质层铺设在所述凹槽内和所述反射电极上，所述绝缘介质层内分别设有延伸至所述反射电极的P型连通孔和延伸至所述连接电极的N型连通孔；所述P型焊盘设置在所述P型连通孔内与所述反射电极接触，并覆盖在所述P型连通孔周围的所述绝缘介质层上；所述N型焊盘设置在所述N型连通孔内与所述连接电极接触，并覆盖在所述N型连通孔周围的所述绝缘介质层上；
所述P型焊盘和所述N型焊盘均包括多个周期的复合层和层叠在所述复合层上的焊接层，每个周期的所述复合层包括Ti层和层叠在所述Ti层上的Al层，所述焊接层为AuSn合金层，所述焊接层中Au组分的含量为64％～68％。
可选地，所述焊接层包括依次层叠的多个AuSn合金层，所述多个AuSn合金层中Au组分的含量沿远离所述复合层的方向逐渐减小。
可选地，所述P型焊盘和所述N型焊盘还包括层叠在所述焊接层上的Au层，所述Au层的厚度小于200埃。
可选地，所述多个AuSn合金层的数量为三个，三个所述AuSn合金层沿远离所述复合层的方向依次为第一AuSn合金层、第二AuSn合金层、第三AuSn合金层，所述第一AuSn合金层中Au组分的含量为88％～92％，所述第二AuSn合金层中Au组分的含量为64％～68％，所述第三AuSn合金层中Au组分的含量为59％～63％。
可选地，所述第一AuSn合金层和所述第三AuSn合金层的厚度之和小于所述第二AuSn合金层的厚度，所述第一AuSn合金层的厚度小于所述第三AuSn合金层的厚度。
可选地，所述Au层和所述第三AuSn合金层组成的叠层结构中Au组分的平均含量等于所述第二AuSn合金层中Au组分的含量。
可选地，所述P型焊盘和所述N型焊盘还包括粘附层和阻挡层，所述粘附层层叠在所述复合层和所述焊接层之间，所述阻挡层层叠在所述粘附层和所述焊接层之间；所述粘附层为Ti层或者Ni层，所述阻挡层为Pt层或者Ru层。
可选地，所述粘附层的厚度大于所述阻挡层的厚度。
另一方面，本公开实施例提供了一种倒装发光二极管芯片的制作方法，所述制作方法包括：
在衬底上依次生长N型半导体层、有源层和P型半导体层；
在所述P型半导体层上开设延伸至所述N型半导体层的凹槽；
在所述P型半导体层上形成反射电极，在所述凹槽内的N型半导体层上形成连接电极；
在所述凹槽内和所述反射电极上形成绝缘介质层；
在所述绝缘介质层内开设延伸至所述反射电极的P型连通孔和延伸至所述连接电极的N型连通孔；
在所述P型连通孔内所述P型连通孔周围的绝缘介质层上形成P型焊盘，在所述N型连通孔内和所述N型连通孔周围的绝缘介质层上形成N型焊盘；所述P型焊盘和所述N型焊盘均包括多个周期的复合层和层叠在所述复合层上的焊接层，每个周期的所述复合层包括Ti层和层叠在所述Ti层上的Al层，所述焊接层为AuSn合金层，所述焊接层中Au组分的含量为64％～68％。
可选地，所述焊接层采用如下工艺形成：
控制电子以第一设定速率轰击Au膜进行加热，形成气态Au粒子；
控制电子以第二设定速率轰击Sn膜进行加热，形成气态Sn粒子；
所述气态Au粒子和所述气态Sn粒子同时沉积在所述复合层上，形成所述焊接层。
本公开实施例提供的技术方案带来的有益效果是：
通过在多个由Ti层和层叠在Ti层上的Al层组成的复合层上增设焊接层形成N型焊盘和P型焊盘，焊接层为AuSn合金层，且焊接层中Au组分的含量为64％～68％，有利于在实际生产中将焊接层的熔点维持在一个较低的温度，从而直接将N型焊盘和P型焊盘焊接在电路板上而不会造成芯片在高温下损坏。而且焊接层作为N型焊盘和P型焊盘的组成部分，所在区域有限，有利于将焊接层控制在电路板上的焊接区域内而不会导致漏电。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本公开实施例提供的一种倒装发光二极管芯片的结构示意图；
图2是本公开实施例提供的P型焊盘和N型焊盘的结构示意图；
图3是本公开实施例提供的AuSn合金的相图；
图4是本公开实施例提供的P型连通孔和N型连通孔的分布示意图；
图5是本公开实施例提供的P型焊盘和N型焊盘的分布示意图；
图6是本公开实施例提供的通孔的分布示意图；
图7是本公开实施例提供的一种倒装发光二极管芯片的制作方法的流程图。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚，下面将结合附图对本公开实施方式作进一步地详细描述。
本公开实施例提供了一种倒装发光二极管芯片。图1为本公开实施例提供的一种倒装发光二极管芯片的结构示意图。参见图1，倒装发光二极管芯片包括衬底10、N型半导体层21、有源层22、P型半导体层23、反射电极41、连接电极42、绝缘介质层50、P型焊盘61和N型焊盘62。
在本公开实施例中，如图1所示，N型半导体层21、有源层22和P型半导体层23依次层叠在衬底10上，P型半导体层23上设有延伸至N型半导体层21的凹槽100。连接电极42设置在凹槽100内的N型半导体层21上，反射电极41设置在P型半导体层23上。绝缘介质层50铺设在凹槽100内和反射电极41上，绝缘介质层50内分别设有延伸至反射电极41的P型连通孔400和延伸至连接电极42的N型连通孔500。P型焊盘61设置在P型连通孔400内与反射电极41接触，并覆盖在P型连通孔400周围的绝缘介质层50上。N型焊盘62设置在N型连通孔500内与连接电极42接触，并覆盖在N型连通孔500周围的绝缘介质层50上。
图2为本公开实施例提供的P型焊盘和N型焊盘的结构示意图。参见图2，P型焊盘61和N型焊盘62均包括多个周期的复合层71和层叠在复合层71上的焊接层72，每个周期的复合层71包括Ti层711和层叠在Ti层711上的Al层712，焊接层72为AuSn合金层，焊接层72中Au组分的含量为64％～68％。
在本公开实施例中，焊接层72中Au组分的含量是指，Au原子的数量与焊接层72中原子总数之比，即Au原子的数量除以Au原子和Sn原子的数量之和。
图3为本公开实施例提供的AuSn合金的相图。参见图3，在AuSn合金中Sn组分的含量从0增加至29％的过程中，AuSn合金中Au组分的含量相应从100％减小至71％，AuSn合金的熔点从1064℃快速降低至278℃。在AuSn合金中Sn组分的含量从29％增加至50％的过程中，AuSn合金中Au组分的含量相应从71％减小至50％，AuSn合金的熔点从278℃缓慢升高至419℃。在AuSn合金中Sn组分的含量从50％增加至100％的过程中，AuSn合金中Au组分的含量相应从50％减小至0，AuSn合金的熔点从419℃缓慢降低至215℃后升高至231℃。
由此可见，AuSn合金中Sn组分的含量为29％，即AuSn合金中Au组分的含量为71％，AuSn合金的熔点达到极小值278℃，此时AuSn合金中Sn组分从29％开始增多或者减少，即Au组分的含量从71％开始减少或者增多，都会造成AuSn合金的熔点升高。不同的是，如果AuSn合金中Sn组分从29％开始减少，即AuSn合金中Au组分从71％开始增多，则AuSn合金的熔点会从278℃开始快速升高；如果AuSn合金中Sn组分从29％开始增多，即AuSn合金中Au组分从71％开始减少，则AuSn合金的熔点会从278℃开始缓慢升高。因此，AuSn合金中Au组分的含量为64％～68％时，AuSn合金的熔点变化较小，只是略高于278℃，可以维持在较低的水平。
本公开实施例通过在多个由Ti层和层叠在Ti层上的Al层组成的复合层上增设焊接层形成N型焊盘和P型焊盘，焊接层为AuSn合金层，且焊接层中Au组分的含量为64％～68％，有利于在实际生产中将焊接层的熔点维持在一个较低的温度，从而直接将N型焊盘和P型焊盘焊接在电路板上而不会造成芯片在高温下损坏。而且焊接层作为N型焊盘和P型焊盘的组成部分，所在区域有限，有利于将焊接层控制在电路板上的焊接区域内而不会导致漏电。另外，焊接层中具有一定含量的Au，Au的性质十分稳定，可以避免N型焊盘和P型焊盘被氧化而导致芯片从电路板上脱落。
复合层中的Al层的柔韧性较好，可以有效缓冲焊接过程中的作用力，防止芯片受损，而且实现成本低。复合层中的Ti层粘附性较好，有利于将复合层牢牢固定在设置表面上；而且Ti层的密度较高，插入在Al层中，有利于对Al层定形，避免Al层的厚度较大造成N型焊盘和P型焊盘变形。
在本公开实施例中，凹槽100的深度大于或等于N型半导体层21和有源层22的厚度之和，且凹槽100的深度小于N型半导体层21、有源层22和P型半导体层23的厚度之和。P型连通孔400的深度等于绝缘介质层50的厚度，N型连通孔500的深度等于绝缘介质层50的厚度。
可选地，焊接层72可以包括依次层叠的多个AuSn合金层，多个AuSn合金层中Au组分的含量沿远离复合层71的方向逐渐减小。
先层叠的AuSn合金层基本不参与焊接，AuSn合金层中Au组分的含量较高，即AuSn合金层中Sn组分的含量较低，可以利用Au稳定的性质，有效避免AuSn合金层被氧化，提高P型焊盘61和N型焊盘62的稳定性。后层叠的AuSn合金层主要用于焊接，AuSn合金层中Au组分的含量较低，即AuSn合金层中Sn组分的含量较高，AuSn合金层的熔点较低，既能避免芯片在高温下损坏，也能保证焊接良率。
可选地，如图2所示，P型焊盘61和N型焊盘62还可以包括层叠在焊接层72上的Au层73，Au层73的厚度小于200埃。
通过在焊接层72上增设Au层73，可以利用Au稳定的性质，有效避免焊接层72由于Au组分含量的减少而被氧化，有利于提高P型焊盘61和N型焊盘62的稳定性。而且Au层73的厚度小于200埃，只有薄薄的一层，不会影响到P型焊盘61和N型焊盘62通过焊接层72固定在电路板上。
可选地，如图2所示，多个AuSn合金层的数量为三个，三个AuSn合金层沿远离复合层的方向可以依次为第一AuSn合金层721、第二AuSn合金层722、第三AuSn合金层723，第一AuSn合金层721中Au组分的含量为88％～92％，第二AuSn合金层722中Au组分的含量为64％～68％，第三AuSn合金层723中Au组分的含量为59％～63％。
最先层叠的第一AuSn合金层721中Au组分的含量高达88％～92％，可以利用Au稳定的性质，有效避免AuSn合金层被氧化，提高P型焊盘61和N型焊盘62的稳定性。中间层叠的第二AuSn合金层722中Au组分的含量为64％～68％，可以将焊接层的熔点维持在一个较低的温度，主要用于焊接，既能避免芯片在高温下损坏，也能保证焊接良率。最后层叠的第三AuSn合金层723中Au组分的含量为59％～63％，与Au层73组成的叠层结构中Au组分的平均含量也可以达到64％～68％，从而将焊接层的熔点维持在一个较低的温度，避免Au层73的增设而导致芯片在高温下损坏或者焊接不良。
示例性地，第一AuSn合金层721中Au组分的含量可以为90％，第二AuSn合金层722中Au组分的含量可以为66％，第三AuSn合金层723中Au组分的含量可以为61％。
可选地，第一AuSn合金层721和第三AuSn合金层723的厚度之和可以小于第二AuSn合金层722的厚度，第一AuSn合金层721的厚度可以小于第三AuSn合金层723的厚度。
第一AuSn合金层721和第三AuSn合金层723的厚度之和可以小于第二AuSn合金层722的厚度，Au组分的含量为64％～68％的第二AuSn合金层722是焊接层72的主体部分，可以将焊接层的熔点维持在一个较低的温度，主要用于焊接，既能避免芯片在高温下损坏，也能保证焊接良率。第一AuSn合金层721的厚度可以小于第三AuSn合金层723的厚度，Au组分的含量高达88％～92％的第一AuSn合金层721的厚度最小，可以避免提高焊接层72的熔点而导致芯片在高温下损坏或者焊接不良。
示例性地，第一AuSn合金层721的厚度可以为1800埃～2200埃，如2000埃；第二AuSn合金层722的厚度可以为45000～55000埃，如50000埃；第三AuSn合金层723的厚度可以为2800埃～3200埃，如3000埃。可选地，Au层73和第三AuSn合金层723组成的叠层结构中Au组分的平均含量可以等于第二AuSn合金层722中Au组分的含量。
Au层73和第三AuSn合金层723组成的叠层结构中Au组分的平均含量等于第二AuSn合金层722中Au组分的含量，Au层73和第三AuSn合金层723组成的叠层结构中Au组分的平均含量为64％～68％，可以将焊接层的熔点维持在一个较低的温度，避免Au层73的增设而导致芯片在高温下损坏或者焊接不良。
示例性地，Au层73的厚度可以采用如下公式计算：
D＝d3*(a2-a3)；
其中，D为Au层73的厚度，d3为第三AuSn合金层723的厚度，a2为第二AuSn合金层722中Au组分的含量，a3为第三AuSn合金层723中Au组分的含量。
例如，第二AuSn合金层722中Au组分的含量为66％，第三AuSn合金层723中Au组分的含量为61％，第三AuSn合金层723的厚度为3000埃，则Au层73的厚度为3000*(66％-61％)＝150埃。
可选地，如图2所示，P型焊盘61和N型焊盘62还可以包括粘附层74和阻挡层75，粘附层74层叠在复合层71和焊接层72之间，阻挡层75层叠在粘附层74和焊接层72之间。粘附层74为Ti层或者Ni层，阻挡层75为Pt层或者Ru层。
在复合层71和焊接层72之间增设阻挡层75，阻挡层75为Pt层或者Ru层，结构致密，可以有效避免Sn原子在焊接过程中扩散到复合层71中影响到P型焊盘61和N型焊盘62的性能，甚至扩散到芯片的其它部分中影响到芯片的性能，提高芯片的可靠性。而在复合层71和阻挡层75之间增设粘附层74，粘附层74为Ti层或者Ni层，粘附性好，可以将阻挡层75牢牢固定在复合层71上。
可选地，粘附层74的厚度可以大于阻挡层75的厚度。
粘附层74的厚度大于阻挡层75的厚度，有利于将阻挡层75牢牢固定在复合层71上。
示例性地，粘附层74的厚度可以为2800埃～3200埃，如3000埃；阻挡层75的厚度可以为1800埃～2200埃，如2000埃。
示例性地，复合层71的数量可以为2个～4个，如3个；Ti层711的厚度可以为800埃～1200埃，如1000埃；Al层712的厚度可以为4800埃～5200埃，如5000埃。
图4为本公开实施例提供的P型连通孔和N型连通孔的分布示意图。参见图4，可选地，多个P型连通孔400位于绝缘介质层50一侧的边缘区域，多个N型连通孔500位于绝缘介质层50另一侧的中心区域。
多个P型连通孔400位于绝缘介质层50的边缘区域，与反射电极41的设置区域对应，多个P型连通孔400可以为方便开设的柱状通孔。多个N型连通孔500位于绝缘介质层50的中心区域，与连接电极42的设置区域对应，多个N型连通孔500可以为方便开设的柱状通孔。而多个P型连通孔400位于绝缘介质层50一侧，多个N型连通孔500位于绝缘介质层50另一侧，可以有效避免将反射电极41和连接电极42连通而短路。
示例性地，多个P型连通孔400的数量可以为6，多个N型连通孔500的数量可以为3，在保证电流注入效果的情况下，尽可能方便绝缘和加工。
图5为本公开实施例提供的P型焊盘和N型焊盘的分布示意图。参见图5，P型焊盘61和N型焊盘62间隔设置在绝缘介质层50上，且P型焊盘61和N型焊盘62在绝缘介质层50上的设置区域大小相同，方便与电路板形成稳定的电连接。
在本公开实施例中，衬底10的材料可以为蓝宝石。N型半导体层21的材料可以为N型掺杂的GaN，有源层22可以包括交替层叠的InGaN层和GaN层，P型半导体层23的材料可以为P型掺杂的GaN。
示例性地，该倒装LED芯片还可以包括缓冲层，缓冲层的材料为AlN，缓冲层可以夹设在衬底10和N型半导体层21之间，以缓解衬底10和N型半导体层21之间的晶格失配。
在本公开实施例中，反射电极41可以包括依次层叠的Ag层、Ni层、TiW合金层、Au层。
示例性地，在反射电极41中，Ag层的厚度可以为3000埃；Ni层的厚度可以为1300埃～1700埃，如1500埃；TiW合金层的厚度可以为2500埃～3500埃，如3000埃；Au层的厚度可以为2500埃～3500埃，如3000埃。
在本公开实施例中，连接电极42可以包括依次层叠的第一Cr层、Al层、第二Cr层、Ti层和Au层。
示例性地，在连接电极42中，第一Cr层的厚度可以为50埃，Al层的厚度可以为5000埃，第二Cr层的厚度可以为1000埃，Ti层的厚度可以为500埃，Au层的厚度可以为2000埃。
可选地，绝缘介质层50可以包括依次层叠的分布式布拉格反射(英文：Distributed Bragg Reflection，简称：DBR)层和钝化层。
示例性地，DBR层可以包括交替层叠的氧化硅层和氧化钛层。
示例性地，氧化硅层和氧化钛层的周期数可以为32。
示例性地，钝化层的材料为氮化硅。氮化硅的硬度较大，可以对倒装LED芯片进行有效保护。
示例性地，钝化层的厚度可以为1微米。
在实际应用中，如图1所示，P型半导体层23上还设有延伸至衬底10的隔离槽200，绝缘介质层50铺设在隔离槽200内。
DBR层铺设在倒装LED芯片除衬底10的表面之外的所有表面上，这样可以对从倒装LED芯片侧面射出的光线进行反射，有利于将直接从倒装LED芯片射出而浪费的光线改为从衬底射出，最终提高倒装LED芯片的发光亮度。钝化层铺设在倒装LED芯片除衬底10的表面之外的所有表面上，以对倒装LED芯片形成全面的保护。
可选地，如图1所示，该倒装LED芯片还可以包括透明导电层31和透明绝缘层32；透明导电层31和透明绝缘层32依次层叠在P型半导体层23上，透明绝缘层32内设有多个延伸至透明导电层31的通孔300；反射电极41设置在多个通孔300内与透明导电层31接触，并铺设在透明绝缘层32上。
在本公开实施例中，透明导电层31的材料可以为氧化铟锡(英文：Indiumtinoxide，简称：ITO)。
示例性地，透明导电层31的厚度可以为400埃～600埃，如500埃。
可选地，透明绝缘层32的折射率可以小于透明导电层31的折射率。
透明绝缘层32的折射率小于透明导电层31的折射率，光线以大于某一个角度的方向从透明导电层31射到透明绝缘层32会发生全反射，可以避免光线通过透明绝缘层32到达反射电极41时部分光线被反射电极41吸收，减少被反射电极41损耗的光线，提高倒装LED芯片的发光亮度。
示例性地，透明绝缘层32的材料可以为氧化硅。
氧化硅的折射率低至1.46，透明绝缘层32的材料为氧化硅，透明绝缘层32与透明导电层31交界面的全反射角较小，从透明导电层31射到透明绝缘层32的光线发生全反射的可能性较大，可以尽可能减少被反射电极41损耗的光线，提高倒装LED芯片的发光亮度。
示例性地，透明绝缘层32的厚度可以为1800埃～2200埃，如2000埃，可以有效实现透明绝缘层32两侧的反射电极41和透明导电层31之间电绝缘，引导反射电极41的电流注入与反射电极41接触的透明导电层31。
图6为本公开实施例提供的通孔的分布示意图。参见图6，多个通孔300均匀分布在透明绝缘层32内，有利于反射电极41的电流注入第一透明导电层31的所有区域。
在本公开实施例中，如图1所示，通孔300可以为柱体，通孔300的横截面面积在通孔300的延伸方向上保持不变，通孔300的深度等于透明绝缘层32的厚度。
示例性地，如图6所示，通孔300的横截面呈多边形，通孔300的横截面面积为多边形的面积。
示例性地，多边形的边长可以为10微米。
在实际应用中，通孔300可以分为多排，同一排的通孔300与凹槽100的距离d相同。在本公开实施例中，如图6所示，通孔300与凹槽100的距离d为通孔300的中心与凹槽100边缘的最短距离。
可选地，如图6所示，相邻两排通孔300之间的距离a可以相等，有利于反射电极的电流均匀注入P型半导体层的各个区域。
在本公开实施例中，如图6所示，相邻两排通孔300之间的距离a为相邻两排通孔300与凹槽100的距离之差。
可选地，如图6所示，同一排的相邻两个通孔300之间的距离b可以相等，有利于反射电极的电流均匀注入P型半导体层的各个区域。
在本公开实施例中，如图6所示，同一排的相邻两个通孔300之间的距离b为同一排的相邻两个通孔300的中心之间的距离。
示例性地，如图6所示，可以在凹槽100的两侧分别设置两排通孔300，每排通孔300的数量为10，即透明绝缘层32内的通孔300数量为40。
本公开实施例提供了一种倒装发光二极管芯片的制作方法，适用于制作图1所示的倒装发光二极管芯片。图7为本公开实施例提供的一种倒装发光二极管芯片的制作方法的流程图。参见图7，该制作方法包括：
步骤201：在衬底上依次生长N型半导体层、有源层和P型半导体层。
可选地，该步骤201可以包括：
采用金属有机化合物化学气相沉淀(英文：Metal-organic Chemical VaporDeposition，简称：MOCVD)技术在衬底上依次生长N型半导体层、有源层和P型半导体层。
步骤202：在P型半导体层上开设延伸至N型半导体层的凹槽。
可选地，该步骤202可以包括：
采用光刻技术在P型半导体层上形成图形化光刻胶；
采用感应耦合等离子体刻蚀(英文：Inductively Coupled Plasma，简称：ICP)技术在P型半导体层上开设延伸至N型半导体层的凹槽；
去除图形化光刻胶。
可选地，在去除图形化光刻胶之前，该制作方法还可以包括：
采用光刻技术在P型半导体层和凹槽内的N型半导体层上形成图形化光刻胶；
采用ICP技术在凹槽内的N型半导体层上开设延伸至衬底的隔离槽。
在实际应用中，隔离槽的深度较大，刻蚀形成需要的时间较长，刻蚀产生的热量较多。可选地，隔离槽的开设设备可以采用带有氦气冷却的刻蚀机，及时吸收刻蚀产生的热量，避免倒装LED芯片的温度升高而影响到性能。
步骤203：在P型半导体层上形成反射电极，在凹槽内的N型半导体层上形成连接电极。
可选地，该步骤203可以包括：
采用溅射技术在P型半导体层上形成反射电极，在凹槽内的N型半导体层上形成连接电极。
可选地，在步骤203之前，该制作方法还可以包括：
第一步，在P型半导体层上依次形成透明导电层和透明绝缘层；
第二步，在透明绝缘层内开设延伸至透明导电层的通孔。
示例性地，第一步可以包括：
在P型半导体层上溅射氧化铟锡，并在空气气氛中进行快速热退火(英文：rapidthermal annealing，简称：RTA)，形成透明导电层；
采用等离子体增强化学的气相沉积法(英文：Plasma Enhanced Chemical VaporDeposition，简称：PECVD)技术在透明导电层上形成透明绝缘层。
示例性地，第二步可以包括：
采用光刻技术在透明绝缘层上形成图形化光刻胶；
采用干法刻蚀技术在透明绝缘层内开设延伸至透明导电层的通孔；
去除图形化光刻胶。
步骤204：在凹槽内和反射电极上形成绝缘介质层。
可选地，该步骤204可以包括：
采用PECVD技术在凹槽内和反射电极上形成绝缘介质层。
步骤205：在绝缘介质层内开设延伸至反射电极的P型连通孔和延伸至连接电极的N型连通孔。
可选地，该步骤205可以包括：
采用光刻技术在绝缘介质层上形成图形化光刻胶；
采用干法刻蚀技术在绝缘介质层内开设延伸至反射电极的P型连通孔和延伸至连接电极的N型连通孔；
去除图形化光刻胶。
步骤206：在P型连通孔内P型连通孔周围的绝缘介质层上形成P型焊盘，在N型连通孔内和N型连通孔周围的绝缘介质层上形成N型焊盘。
在本公开实施例中，P型焊盘和N型焊盘均包括多个周期的复合层和层叠在复合层上的焊接层，每个周期的复合层包括Ti层和层叠在Ti层上的Al层，焊接层为AuSn合金层，焊接层中Au组分的含量为64％～68％。
可选地，焊接层可以采用如下工艺形成：
控制电子以第一设定速率轰击Au膜进行加热，形成气态Au粒子。
控制电子以第二设定速率轰击Sn膜进行加热，形成气态Sn粒子。
气态Au粒子和气态Sn粒子同时沉积在复合层上，形成焊接层。
通过采用蒸镀技术形成气态金属粒子进行沉积，气态Au粒子和气态Sn粒子可以均匀分布在复合层上，有利于AuSn合金中各组分含量的均匀分布。而同时采用两个相互独立的蒸镀设备分别形成气态Au粒子和气态Sn粒子，并通过控制电子轰击金属膜的速率控制气态金属粒子的数量，可以灵活调整并且精确控制AuSn合金中Au组分的含量，从而将焊接层的熔点维持在一个较低的温度，既能避免芯片在高温下损坏，也能保证焊接良率。
在实际应用中，可以在反应腔内安装两套电子枪系统，并在电子枪上面安装监控系统，并将腔体根据两套电子枪系统分隔成两个部分，实现两种金属的蒸镀相互独立且同时运行。
示例性地，第一设定速率和第二设定速率之比可以采用如下公式计算：
V1/V2＝(b1*m1/ρ1)/(b2*m2/ρ2)；
其中，V1为第一设定速率，V2为第二设定速率，b1为AuSn合金中Au组分的含量，b2为AuSn合金中Sn组分的含量，m1为Au原子的摩尔质量，m为Sn原子的摩尔质量，ρ1为Au单质的密度，ρ2为Sn单质的密度。
例如，AuSn合金中Au组分的含量为66％，AuSn合金中Sn组分的含量为34％，Au原子的摩尔质量为197g，Sn原子的摩尔质量为119g，Au单质的密度为19.3g/cm3，Sn单质的密度为7.28g/cm3，则第一设定速率和第二设定速率之比为(66％*197/19.3)/(34％*119/7.28)≈1.2。因此，通过控制第一设定速率为第二设定速率的1.2倍，即可实现AuSn合金中Au组分的含量为66％。
在实际应用中，可以在蒸镀结束之后测试AuSn合金的熔点，如果熔点偏离，则对第一设定速率和第二设定速率进行微调。
以上所述仅为本公开的可选实施例，并不用以限制本公开，凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。
Claims (9)
1.一种倒装发光二极管芯片，其特征在于，所述倒装发光二极管芯片包括衬底（10）、N型半导体层（21）、有源层（22）、P型半导体层（23）、反射电极（41）、连接电极（42）、绝缘介质层（50）、P型焊盘（61）和N型焊盘（62）；
所述N型半导体层（21）、所述有源层（22）和所述P型半导体层（23）依次层叠在所述衬底（10）上，所述P型半导体层（23）上设有延伸至所述N型半导体层（21）的凹槽（100）；所述连接电极（42）设置在所述凹槽（100）内的N型半导体层（21）上，所述反射电极（41）设置在所述P型半导体层（23）上；所述绝缘介质层（50）铺设在所述凹槽（100）内和所述反射电极（41）上，所述绝缘介质层（50）内分别设有延伸至所述反射电极（41）的P型连通孔（400）和延伸至所述连接电极（42）的N型连通孔（500）；所述P型焊盘（61）设置在所述P型连通孔（400）内与所述反射电极（41）接触，并覆盖在所述P型连通孔（400）周围的所述绝缘介质层（50）上；所述N型焊盘（62）设置在所述N型连通孔（500）内与所述连接电极（42）接触，并覆盖在所述N型连通孔（500）周围的所述绝缘介质层（50）上；
所述P型焊盘（61）和所述N型焊盘（62）均包括多个周期的复合层（71）和层叠在所述复合层（71）上的焊接层（72），每个周期的所述复合层（71）包括Ti层（711）和层叠在所述Ti层（711）上的Al层（712），所述焊接层（72）为AuSn合金层，所述焊接层（72）中Au组分的含量为64％~68％，所述P型焊盘（61）和所述N型焊盘（62）还包括层叠在所述焊接层（72）上的Au层（73），所述焊接层（72）包括依次层叠的多个AuSn合金层，所述多个AuSn合金层的数量为三个，三个所述AuSn合金层沿远离所述复合层的方向依次为第一AuSn合金层（721）、第二AuSn合金层（722）、第三AuSn合金层（723），所述Au层（73）和所述第三AuSn合金层（723）组成的叠层结构中Au组分的平均含量等于所述第二AuSn合金层（722）中Au组分的含量，所述Au层（73）的厚度满足如下关系式：
D=d3*（a2-a3）；
其中，D为所述Au层（73）的厚度，d3为所述第三AuSn合金层（723）的厚度，a2为所述第二AuSn合金层（722）中Au组分的含量，a3为所述第三AuSn合金层（723）中Au组分的含量。
2.根据权利要求1所述的倒装发光二极管芯片，其特征在于，所述多个AuSn合金层中Au组分的含量沿远离所述复合层（71）的方向逐渐减小。
3.根据权利要求2所述的倒装发光二极管芯片，其特征在于，所述Au层（73）的厚度小于200埃。
4.根据权利要求3所述的倒装发光二极管芯片，其特征在于，所述第一AuSn合金层（721）中Au组分的含量为88％~92％，所述第二AuSn合金层（722）中Au组分的含量为64％~68％，所述第三AuSn合金层（723）中Au组分的含量为59％~63％。
5.根据权利要求4所述的倒装发光二极管芯片，其特征在于，所述第一AuSn合金层（721）和所述第三AuSn合金层（723）的厚度之和小于所述第二AuSn合金层（722）的厚度，所述第一AuSn合金层（721）的厚度小于所述第三AuSn合金层（723）的厚度。
6.根据权利要求1~5任一项所述的倒装发光二极管芯片，其特征在于，所述P型焊盘（61）和所述N型焊盘（62）还包括粘附层（74）和阻挡层（75），所述粘附层（74）层叠在所述复合层（71）和所述焊接层（72）之间，所述阻挡层（75）层叠在所述粘附层（74）和所述焊接层（72）之间；所述粘附层（74）为Ti层或者Ni层，所述阻挡层（75）为Pt层或者Ru层。
7.根据权利要求6所述的倒装发光二极管芯片，其特征在于，所述粘附层（74）的厚度大于所述阻挡层（75）的厚度。
8.一种倒装发光二极管芯片的制作方法，其特征在于，所述制作方法包括：
在衬底上依次生长N型半导体层、有源层和P型半导体层；
在所述P型半导体层上开设延伸至所述N型半导体层的凹槽；
在所述P型半导体层上形成反射电极，在所述凹槽内的N型半导体层上形成连接电极；
在所述凹槽内和所述反射电极上形成绝缘介质层；
在所述绝缘介质层内开设延伸至所述反射电极的P型连通孔和延伸至所述连接电极的N型连通孔；
在所述P型连通孔内所述P型连通孔周围的绝缘介质层上形成P型焊盘，在所述N型连通孔内和所述N型连通孔周围的绝缘介质层上形成N型焊盘；所述P型焊盘和所述N型焊盘均包括多个周期的复合层和层叠在所述复合层上的焊接层，每个周期的所述复合层包括Ti层和层叠在所述Ti层上的Al层，所述焊接层为AuSn合金层，所述焊接层中Au组分的含量为64％~68％，所述P型焊盘（61）和所述N型焊盘（62）还包括层叠在所述焊接层（72）上的Au层（73），所述焊接层（72）包括依次层叠的多个AuSn合金层，所述多个AuSn合金层的数量为三个，三个所述AuSn合金层沿远离所述复合层的方向依次为第一AuSn合金层（721）、第二AuSn合金层（722）、第三AuSn合金层（723），所述Au层（73）和所述第三AuSn合金层（723）组成的叠层结构中Au组分的平均含量等于所述第二AuSn合金层（722）中Au组分的含量，所述Au层（73）的厚度满足如下关系式：
D=d3*（a2-a3）；
其中，D为所述Au层（73）的厚度，d3为所述第三AuSn合金层（723）的厚度，a2为所述第二AuSn合金层（722）中Au组分的含量，a3为所述第三AuSn合金层（723）中Au组分的含量。
9.根据权利要求8所述的制作方法，其特征在于，所述焊接层采用如下工艺形成：
控制电子以第一设定速率轰击Au膜进行加热，形成气态Au粒子；
控制电子以第二设定速率轰击Sn膜进行加热，形成气态Sn粒子；
所述气态Au粒子和所述气态Sn粒子同时沉积在所述复合层上，形成所述焊接层。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010436890.6A CN111769190B (zh) | 2020-05-21 | 2020-05-21 | 倒装发光二极管芯片及其制作方法 |
| PCT/CN2021/094269 WO2021233273A1 (zh) | 2020-05-21 | 2021-05-18 | 倒装发光二极管芯片及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010436890.6A CN111769190B (zh) | 2020-05-21 | 2020-05-21 | 倒装发光二极管芯片及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111769190A CN111769190A (zh) | 2020-10-13 |
| CN111769190B true CN111769190B (zh) | 2022-01-14 |
Family
ID=72719544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010436890.6A Active CN111769190B (zh) | 2020-05-21 | 2020-05-21 | 倒装发光二极管芯片及其制作方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN111769190B (zh) |
| WO (1) | WO2021233273A1 (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111769190B (zh) * | 2020-05-21 | 2022-01-14 | 华灿光电（浙江）有限公司 | 倒装发光二极管芯片及其制作方法 |
| CN117476850A (zh) * | 2022-07-22 | 2024-01-30 | 厦门市芯颖显示科技有限公司 | 一种发光元件、背板及显示面板 |
| CN116646435B (zh) * | 2023-07-26 | 2023-09-19 | 江西兆驰半导体有限公司 | 一种倒装发光二极管芯片及其制备方法 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1600495A (zh) * | 2004-10-27 | 2005-03-30 | 新磊微制造股份有限公司 | 导体接合方法及应用其中的锡金焊料结构 |
| CN102315352A (zh) * | 2010-07-08 | 2012-01-11 | 三星Led株式会社 | 半导体发光器件及其制造方法 |
| CN203242615U (zh) * | 2013-05-15 | 2013-10-16 | 中国电子科技集团公司第四十三研究所 | 一种电子产品用焊接基片 |
| KR20140086373A (ko) * | 2012-12-28 | 2014-07-08 | 가부시키가이샤 타카마츠메키 | Ｌｅｄ용 웨이퍼 및 그 제조방법 |
| JP2014192272A (ja) * | 2013-03-27 | 2014-10-06 | Takamatsu Mekki:Kk | Ｌｅｄ用のメタル基板 |
| CN104319332A (zh) * | 2014-10-29 | 2015-01-28 | 华灿光电(苏州）有限公司 | 一种发光二极管及其制造方法 |
| CN206065704U (zh) * | 2016-04-19 | 2017-04-05 | 北京工业大学 | 一种可调AuSn合金组分的热沉 |
| CN208014741U (zh) * | 2017-12-26 | 2018-10-26 | 杭州士兰明芯科技有限公司 | 焊盘结构及倒装led芯片 |
| CN208045485U (zh) * | 2018-02-26 | 2018-11-02 | 华灿光电（浙江）有限公司 | 一种倒装led芯片 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106129214B (zh) * | 2016-07-15 | 2018-08-14 | 厦门乾照光电股份有限公司 | 一种led芯片的p电极结构、led芯片结构及其制造方法 |
| CN109346564B (zh) * | 2018-08-30 | 2020-03-27 | 华灿光电（浙江）有限公司 | 一种倒装发光二极管芯片的制作方法 |
| CN111769190B (zh) * | 2020-05-21 | 2022-01-14 | 华灿光电（浙江）有限公司 | 倒装发光二极管芯片及其制作方法 |
-
2020
- 2020-05-21 CN CN202010436890.6A patent/CN111769190B/zh active Active
-
2021
- 2021-05-18 WO PCT/CN2021/094269 patent/WO2021233273A1/zh active Application Filing
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1600495A (zh) * | 2004-10-27 | 2005-03-30 | 新磊微制造股份有限公司 | 导体接合方法及应用其中的锡金焊料结构 |
| CN102315352A (zh) * | 2010-07-08 | 2012-01-11 | 三星Led株式会社 | 半导体发光器件及其制造方法 |
| KR20140086373A (ko) * | 2012-12-28 | 2014-07-08 | 가부시키가이샤 타카마츠메키 | Ｌｅｄ용 웨이퍼 및 그 제조방법 |
| JP2014192272A (ja) * | 2013-03-27 | 2014-10-06 | Takamatsu Mekki:Kk | Ｌｅｄ用のメタル基板 |
| CN203242615U (zh) * | 2013-05-15 | 2013-10-16 | 中国电子科技集团公司第四十三研究所 | 一种电子产品用焊接基片 |
| CN104319332A (zh) * | 2014-10-29 | 2015-01-28 | 华灿光电(苏州）有限公司 | 一种发光二极管及其制造方法 |
| CN206065704U (zh) * | 2016-04-19 | 2017-04-05 | 北京工业大学 | 一种可调AuSn合金组分的热沉 |
| CN208014741U (zh) * | 2017-12-26 | 2018-10-26 | 杭州士兰明芯科技有限公司 | 焊盘结构及倒装led芯片 |
| CN208045485U (zh) * | 2018-02-26 | 2018-11-02 | 华灿光电（浙江）有限公司 | 一种倒装led芯片 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111769190A (zh) | 2020-10-13 |
| WO2021233273A1 (zh) | 2021-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111769190B (zh) | 倒装发光二极管芯片及其制作方法 | |
| CN109244197B (zh) | 一种倒装结构发光二极管芯片及其制备方法 | |
| US7928449B2 (en) | Light emitting device and manufacturing method thereof | |
| KR101677770B1 (ko) | 반도체 발광 장치를 위한 콘택트 | |
| WO2021190540A1 (zh) | 倒装发光二极管芯片及其制作方法 | |
| US11489087B2 (en) | Light emitting device | |
| WO2010132139A1 (en) | Semiconductor light emitting diodes having reflective structures and methods of fabricating same | |
| CN104409588A (zh) | 半导体发光元件 | |
| CN111540818B (zh) | 倒装发光二极管芯片及其制作方法 | |
| CN111433921B (zh) | 一种发光二极管 | |
| CN103797591A (zh) | 制造氮化物半导体发光器件的方法以及由此制造出的氮化物半导体发光器件 | |
| US20230044446A1 (en) | Light emitting device | |
| JP2012142401A (ja) | 半導体チップの製造方法および半導体ウエハの分割方法 | |
| CN110718613A (zh) | 发光二极管芯片及其制作方法 | |
| CN116053381A (zh) | 倒装发光二极管及其制备方法 | |
| JP5630276B2 (ja) | 半導体発光素子、半導体発光装置 | |
| JP2012064759A (ja) | 半導体発光装置、半導体発光装置の製造方法 | |
| KR20080047836A (ko) | 수직구조 질화물 반도체 발광 소자 및 제조방법 | |
| JP2012069684A (ja) | 発光素子 | |
| WO2022049996A1 (ja) | 半導体レーザおよび半導体レーザ装置 | |
| CN113644180B (zh) | 倒装led芯片及其制备方法 | |
| CN114373834B (zh) | 一种MicroLED芯片及其制造方法 | |
| CN115440864A (zh) | 改善发光均匀性的发光二极管及其制备方法 | |
| TW202339322A (zh) | 微型ｌｅｄ結構和微型顯示面板 | |
| CN118039765A (zh) | 发光二极管及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |