CN111755037A - 读出放大电路以及mram电路 - Google Patents

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Abstract

本发明实施例公开了一种读出放大电路以及MRAM电路，所述读出放大电路适于读取数据阵列电路中存储的动态数据，所述数据阵列电路包括多个数据单元电路，所述数据单元电路适于存储所述动态数据；所述读出放大电路包括：参考单元电路，以及比较电路；其中，所述参考单元电路包括：可调电阻电路，参考单元控制电路，以及补偿电路；所述比较电路适于比较数据电压以及参考电压，生成对应所述数据电压以及参考电压的比较信号，所述比较信号用于确定所述数据单元存储的动态数据，所述数据电压基于读取选中的所述数据单元电路存储的动态数据生成，所述参考电压基于读取所述参考单元电路存储的参考数据生成。本发明实施例中的技术方案可以维持MRAM的可靠性。

Description

读出放大电路以及MRAM电路
技术领域
本发明涉及电路域，尤其涉及一种读出放大电路以及MRAM电路。
背景技术
磁性随机存储器(Magnetic Random Access Memory，MRAM)是一种新兴的非易失性存储技术。它拥有高速的读写速度和高集成度，且可以被重复写入。
在长时间的使用中，MRAM参考单元的自身阻值将发生衰变，参考电流慢慢发生漂移，从而导致MRAM的判决窗口变小，MRAM的可靠性降低。
如何维持MRAM的可靠性成为亟待解决的问题。
发明内容
本发明解决的问题是提供一种如何维持MRAM的可靠性。
为解决上述问题，本发明提供一种读出放大电路，所述读出放大电路适于读取数据阵列电路中存储的动态数据，所述数据阵列电路包括多个数据单元电路，所述数据单元电路适于存储所述动态数据；所述读出放大电路包括：参考单元电路以及比较电路；其中，所述参考单元电路包括：可调电阻电路，参考单元控制电路，以及补偿电路；所述可调电阻电路适于存储参考数据；所述参考单元控制电路与所述可调电阻电路耦接，所述参考单元控制电路适于控制读取所述可调电阻电路存储的所述参考数据；所述补偿电路与所述可调电阻电路耦接，所述补偿电路适于对所述数据阵列电路中未选中的数据单元电路产生的漏电电流进行补偿；所述比较电路适于比较数据电压以及参考电压，生成对应所述数据电压以及参考电压的比较信号，所述比较信号用于确定所述数据单元电路存储的动态数据，所述数据电压基于读取选中的所述数据单元电路存储的动态数据生成，所述参考电压基于读取所述参考单元电路存储的参考数据生成。
可选的，所述补偿电路包括多个漏电补偿子电路，多个漏电补偿子电路并联连接。
可选的，所述数据阵列电路中所述数据单元电路的数量为N个，所述漏电补偿子电路的数量为N-1个，其中：N为大于0的整数；一个漏电补偿子电路的漏电电流的补偿值等于一个所述未选中的数据单元电路产生的漏电电流的数值。
可选的，所述漏电补偿子电路包括第一NMOS管，所述第一NMOS管的源极接地，所述第一NMOS管的栅极接地，所述第一NMOS管的漏极耦接至所述可调电阻电路的第一连接端，所述第一NMOS管适于保持关闭状态，以对所述未选中的数据单元电路产生的漏电电流进行补偿。
可选的，所述参考单元控制电路包括第二NMOS管，所述第二NMOS管的源极接地，所述第二NMOS管的漏极耦接至所述可调电阻电路的第二连接端，所述第二NMOS管的栅极耦接至位线，所述第二NMOS管适于在所述位线接入的信号的控制下接通或断开，以读取所述可调电阻电路中存储的所述参考数据。
可选的，所述可调电阻电路包括多个电阻，所述多个电阻串联连接，串联连接的所述多个电阻中的一个或者多个跨接于所述可调电阻电路。
可选的，所述可调电阻电路还包括多个开关，所述开关的数量与所述电阻数量相等；所述多个开关适于调整跨接于所述可调电阻电路的电阻的数量。
可选的，所述读出放大电路还包括：负载电路，所述负载电路分别与所述参考单元电路以及所述数据单元电路耦接，所述负载电路适于在数据读取时，转换选中的所述数据单元电路以及参考单元电路的电流为电压，并输出所述数据电压以及所述参考电压。
可选的，所述读出放大电路还包括：钳位电路，以及与所述钳位电路耦接的位线选择电路；所述钳位电路与所述负载电路耦接，所述钳位电路适于钳制所述数据单元电路以及参考单元电路的位线电压；所述位线选择电路分别与所述数据单元电路以及参考单元电路耦接，所述位线选择电路适于选择待读取的所述数据单元电路以及所述参考单元电路。
本发明实施例还提供了一种MRAM电路，包括：前述任一实施例所述的读出放大电路，以及多个数据阵列电路，其中，所述数据阵列电路适于存储动态数据，所述读出放大电路适于读取所述动态数据，并基于存储的参考数据判定所述读取的所述动态数据。
可选的，所述多个数据阵列电路共用一个所述读出放大电路。
可选的，所述读出放大电路的数量为多个，所述读出放大电路的数量与所述数据阵列电路的数量相等。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明实施例中，读出放大电路适于读取数据阵列电路中存储的数据，所述数据阵列电路包括多个数据单元电路，所述数据单元电路适于存储动态数据；读出放大电路包括参考单元电路以及比较电路，其中，所述参考单元电路包括可调电阻电路，参考单元控制电路，以及补偿电路。所述可调电阻电路适于存储参考数据，所述参考单元控制电路与所述可调电阻电路耦接，所述参考单元控制电路适于控制读取所述可调电阻电路存储的所述参考数据；所述补偿电路与所述可调电阻电路耦接，所述补偿电路适于对所述数据阵列电路中未选中的数据单元电路产生的漏电电流进行补偿。可调电阻电路可以长时间处于加压条件下而不产生电阻阻值的变化，补偿电路可以避免电路漏电产生电流漂移，从而可以提升形成的参考单元电路的稳定性，可以维持MRAM的可靠性。
进一步，通过设置一个读出放大电路与多个数据阵列电路，在数据读取时，同一参考单元电路可以为多个数据阵列电路提供参考，从而可以减少MRAM中电路器件的数量，进而可以减小MRAM的形成面积。
进一步，通过设置相同数量的读出放大电路以及数据阵列电路，可以使数据阵列电路与读出放大电路一一对应，在数据读取时，可以减少电路干扰，从而可以提升MRAM电路的读取精确度。
附图说明
图1是一种读出放大电路的结构示意图；
图2是本发明实施例中一种读出放大电路的结构示意图；
图3是本发明一具体实施例中读出放大电路的结构示意图；
图4是本发明一具体实施例中可调电阻电路的结构示意图；
图5是本发明一具体实施例中钳位控制信号生成电路的结构示意图；
图6是本发明实施例中一种MRAM电路的结构示意图。
具体实施方式
由背景技术可知，如何维持MRAM的可靠性成为亟待解决的问题。
在MRAM中，可以通过改变MRAM存储单元电路的电阻状态，使其可以在高电阻态RH和低电阻态RL之间进行切换，从而利用这种性质储存数据信息，例如，RH对应数据比特“1”，RL对应数据比特“0”，或者，RH对应数据比特“0”，RL对应数据比特“1”。
一种存储单元电路可以由数据存储电路与访问控制电路组成，其中，数据存储电路可以具有RL与RH两种电阻态，分别为高电阻态RH以及低电阻态RL，访问控制电路可以包括一个字线选择晶体管，如图1所示，可以是NMOS管，所述存储单元电路的这种电路结构可以称为1R1T结构。
如附图1所示，在一种MRAM中，一个MRAM存储器可以包括两种存储单元电路，一种是数据单元电路14，其电阻状态可变，可以记为Rdata，用于存储二进制数据；另一种是参考单元电路15，所述参考单元电路15可以包括高阻态参考单元子电路以及低阻态参考单元子电路，高阻态参考单元子电路以及低阻态参考单元子电路的电阻状态相反，高阻态参考单元子电路的电阻状态可以记为RrefH，低阻态参考单元子电路的电阻状态可以记为RrefL。所述参考单元电路15用于读取数据时，为数据单元电路14提供判决参考。
继续参考图1，位线选择电路13可以用于选择待读取的数据单元电路14以及参考单元电路15，钳位电路12可以用于钳制数据单元电路14以及参考单元电路15的位线电压。
在图1所示读出放大电路中，在读取数据时，可以通过给数据单元电路14和参考单元电路15同时施加相同的电流来检测它们相应的电压，或者施加相同的电压来检测它们相应的电流，然后通过比较放大器16进行对比，判断出数据单元电路14中存储的数据信息。
例如，在给数据单元电路14和参考单元电路15同时施加相同的电流后，可以通过负载电路11将数据单元电路14以及参考单元电路15的电流转换为数据电压Vdata以及参考电压Vref输出，并对输出的数据电压Vdata以及参考电压Vref进行比较，得到数据电压Vdata与参考电压Vref的差值Vdata-Vref。
其中，如果数据单元电路14为低电阻态RL，可以通过比较放大器16检测到数据单元电路14的数据电压Vdata小于参考单元电路15的参考电压Vref，判决数据比特为“0”；如果数据单元电路14为高电阻态RH，则可以检测到数据单元电路14的数据电压Vdata大于参考单元电路15的参考电压Vref，判决数据比特为“1”，或者反之亦可。
继续参考图1，数据单元电路14的电阻Rdata、参考单元电路15的电阻RrefH以及电阻RrefL均可以是MRAM数据阵列中的磁隧道结(magnetic tunnel junction，MTJ)。在长时间应用中，参考单元电路15中MTJ的阻值将发生衰变，从而导致参考单元电路15的电流发生缓慢的漂移，进而会使读出放大电路的判决窗口发生变化，使得MRAM的可靠性降低。
本发明实施例中，读出放大电路适于读取数据阵列电路中存储的数据，所述数据阵列电路包括多个数据单元电路，所述数据单元电路适于存储动态数据；读出放大电路包括参考单元电路以及比较电路，其中，所述参考单元电路包括可调电阻电路，参考单元控制电路，以及补偿电路。所述可调电阻电路适于存储参考数据，所述参考单元控制电路与所述可调电阻电路耦接，所述参考单元控制电路适于控制读取所述可调电阻电路存储的所述参考数据；所述补偿电路与所述可调电阻电路耦接，所述补偿电路适于对所述数据阵列电路中未选中的数据单元电路产生的漏电电流进行补偿。参考单元电路通过可调电阻电路存储动态数据，可调电阻电路可以长时间处于加压条件下而电阻不发生变化，补偿电路可以对漏电电流进行补偿，避免电路漏电产生电流漂移，从而，可以提升形成的参考单元电路的稳定性，可以维持MRAM的可靠性。
为使本发明的上述目的、特征和有点能够更为明显易懂，下面结合附图对本发明具体实施例做详细的说明。
参照图2所示的本发明实施例中所述读出放大电路的结构示意图，在具体实施中，所述读出放大电路20适于读取数据阵列电路(未示出)中存储的动态数据，所述数据阵列电路可以包括多个数据单元电路，所述读出放大电路20可以包括：参考单元电路21以及比较电路22。
在具体实施中，所述参考单元电路21可以包括：可调电阻电路211，参考单元控制电路212，以及补偿电路213。其中，所述可调电阻电路211适于存储参考数据；所述参考单元控制电路212与所述可调电阻电路211耦接，所述参考单元控制电路212适于控制读取所述可调电阻电路211存储的所述参考数据；所述补偿电路213与所述可调电阻电路211耦接，所述补偿电路213适于对所述数据阵列电路中未选中的数据单元电路产生的漏电电流进行补偿。
在具体实施中，所述比较电路22适于比较数据电压以及参考电压，生成对应所述数据电压以及参考电压的比较信号，所述比较信号用于确定所述数据单元电路存储的动态数据；所述数据电压基于读取选中的所述数据单元电路存储的动态数据生成，所述参考电压基于读取所述参考单元电路21存储的参考数据生成。
本领域的技术人员可以理解的是，本发明实施例中所述“耦接”为直接连接或间接连接，后文中“耦接”的含义一致，不进行一一说明。
在具体实施中，数据阵列电路的数据单元电路可以如图1中所述数据单元电路14的电路结构一致，可以包括用于存储动态数据的电阻Rdata，以及用于控制读取所述电阻Rdata存储的数据的NMOS管。其中，电阻Rdata可以是磁隧道结(MTJ)。
图3示出了本发明一具体实施例中读出放大电路的结构示意图，为了描述方便，图中示出了一个数据阵列电路31，以及一个数据单元电路311。
参考图3，在具体实施中，所述比较电路22可以是电压比较放大器VC，所述电压比较放大器VC的一个输入端输入所述数据电压Vdata，另一个输入端输入所述参考电压Vref，所述电压比较放大器VC适于比较所述数据电压Vdata以及所述参考电压Vref，并输出比较结果。
在具体实施中，可以根据比较结果确定所述数据阵列电路31的数据单元电路311存储的动态数据，例如，若所述数据电压Vdata大于参考电压Vref，可以确定所述数据单元电路311存储的动态数据为“1”，若所述数据电压Vdata小于所述参考电压Vref，可以确定所述数据单元电路311存储的动态数据为“0”，或者，反之亦可。
继续参考图2，在具体实施中，所述补偿电路213可以包括多个漏电补偿子电路2131，多个漏电补偿子电路2131并联连接，所述多个漏电补偿子电路2131的第一连接端耦接，作为所述补偿电路213的第一连接端，所述漏电补偿子电路2131的第二连接端耦接，作为所述补偿电路213的第二连接端。
需要说明的是，本发明实施例中的“第一”、“第二”仅为表述方便，并不代表对其实现方式的具体限制。
如前所述，所述数据阵列电路31可以包括多个数据单元电路311，例如，可以是N个，其中N为大于0的整数。在具体实施中，所述漏电补偿子电路2131的数量为N-1个，其中一个漏电补偿子电路2131的漏电电流的补偿值等于一个所述未选中的数据单元电路311产生的漏电电流的数值。
在具体实施中，所述漏电补偿子电路2131，所述参考单元控制电路212，以及所述数据单元电路311中访问控制电路的电路结构一致，可以均包括NMOS管。需要说明的是，此处“NMOS管”仅为举例说明，在其他实施例中，也可以是其他的电路结构，对此不做限制。
结合参考图3，在具体实施中，所述漏电补偿子电路2131可以包括第一NMOS管M1，所述第一NMOS管M1的源极接地VSS，所述第一NMOS管M1的栅极接地VSS，所述第一NMOS管M1的漏极耦接至所述可调电阻电路211的第一连接端，所述第一NMOS管适于保持关闭状态，以对所述数据阵列31中未选中的数据单元电路311产生的漏电电流进行补偿。
在具体实施中，所述参考单元控制电路212可以包括第二NMOS管Cellref，所述第二NMOS管Cellref的源极接地VSS，所述第二NMOS管Cellref的漏极耦接至所述可调电阻电路211的第二连接端，所述第二NMOS管Cellref的栅极耦接至位线VWL，所述第二NMOS管Cellref适于在所述位线VWL接入的信号的控制下接通或断开，以读取所述可调电阻电路211中存储的所述参考数据。
在具体实施中，耦接至所述第二NMOS管Cellref栅极的字线VWL以及耦接至所述数据单元电路中NMOS管Celldata栅极的字线WL可以是同一字线，字线VWL接入的信号与字线WL接入的信号可以是同一信号。
补偿电路设置N-1个漏电补偿子电路，一个漏电补偿子电路的漏电电流的补偿值等于一个所述未选中的数据单元电路产生的漏电电流的数值，从而补偿电路可以对数据阵列电路中未选中数据单元电路产生的漏电电流进行补偿，可以提升读出放大电路的稳定性。
继续参考图3，在具体实施中，所述可调电阻电路211可以包括多个电阻，所述多个电阻串联连接，串联连接的所述多个电阻中的一个或多个跨接于所述可调电阻电路211。
在具体实施中，所述可调电阻电路211还可以包括多个开关，所述开关的数量与所述电阻数量相等，所述多个开关适于调整跨接于所述可调电阻电路211的电阻的数量。
图4示出了本发明一具体实施例中可调电阻电路的结构示意图，参考图4，所述多个电阻R1、R2…Rn串联连接，以第一个所述电阻R1的第一连接端作为所述可调电阻电路211的第一连接端，多个开关S1、S2…Sn分别与所述多个电阻R1、R2…Rn耦接，通过所述多个开关的闭合调节跨接于所述可调电阻电路211的电阻的数量，从而调节所述可调电阻电路211的阻值。
例如，若开关S1闭合，则电阻R1跨接于所述可调电阻电路211，所述可调电阻电路211的阻值等于电阻R1的阻值，若开关S2闭合，则电阻R1与电阻R2跨接于所述可调电阻电路211，所述可调电阻电路211的阻值等于电阻R1与电阻R2的阻值之和。以此类推，对应不同的开关控制方案，跨接于所述可调电阻电路211的电阻不同，可调电阻电路211的阻值不同。
在本发明具体实施中，通过调节所述多个开关的闭合，确定跨接于所述可调电阻电路211的电阻，可以确定所述可调电阻电路211的阻值，从而可以使所述读出放大电路能够准确读取所述数据单元电路311(图3所示)存储的动态数据。
在具体实施中，确定所述可调电阻电路211的阻值可以包括：在所述选中的数据单元电路311中写入“0”；闭合开关S1，以电阻R1的阻值为所述可调电阻电路211的阻值；以电阻R1为参考，读取数据单元电路311存储的动态数据“0”；通过比较电路22确定读取的数据是否有误；如果数据读取错误，则依次闭合开关S2至开关Sn，直到数据读取正确；记下数据读取正确时的电阻Rref0；在所述选中的数据单元电路311中写入“1”；闭合开关Sn，以电阻(R1+…+Rn)的阻值为所述可调电阻电路211的阻值；以电阻(R1+…+Rn)为参考，读取数据单元电路311存储的动态数据“1”；通过比较电路22确定读取的数据是否有误；如果数据读取错误，则依次闭合开关Sn-1至开关S1，直到数据读取正确；记下数据读取正确时的电阻Rref1；调节所述多个开关，使可调电阻电路211的阻值为Rref0至Rref1之间任一值，其中0<Rref0<Rref1<(R1+…+Rn)。
在另一种具体实现中，确定所述可调电阻电路211的阻值可以包括：闭合开关Sx，使可调电阻电路211的电阻接近所述可调电阻电路211最大电阻(R1+…+Rn)的中间值；以所述可调电阻电路211的电阻为参考，分别读取数据单元电路311中写入的“0”和“1”；通过所述比较电路22确定读取的数据是否有误；如果数据单元电路311写入“0”和写入“1”，数据读取均正确，则调节所述多个开关，使可调电阻电路211的阻值往R1或者是(R1+…+Rn)的方向调整；继续读取数据单元电路311中写入的“0”和“1”，直至读取“0”错误或者是读取“1”错误，确定可以正确读取“0”以及“1”时，可调电阻电路211的电阻上限值Rmax以及下限值Rmin；调节所述多个开关，使可调电阻电路211的阻值为Rmin至Rmax之间任一值，其中0<Rmin<Rmax<(R1+…+Rn)。
通过开关的闭合状态调节所述可调电阻电路的阻值，可以使可调电阻电路的阻值覆盖所述读出放大电路的高阻态以及低阻态，从而可以为数据单元电路存储的不同的动态数据的读出提供参考，提升读出放大电路的实用性。
继续参考图2，在具体实施中，所述读出放大电路20还可以包括：负载电路23，所述负载电路23分别与所述参考单元电路21以及所述数据单元电路311(图3所示)耦接，所述负载电路23适于在数据读取时，转换选中的所述数据单元电路311以及参考单元电路21的电流为电压，并输出所述数据电压以及所述参考电压。
继续参考图3，在具体实施中，所述负载电路23可以包括第一PMOS管P0以及第二PMOS管P1。所述第一PMOS管P0的源极与所述电源VDD耦接，所述第一PMOS管P0的栅极适于耦接至所述第二PMOS管P1的栅极，所述第一PMOS管P0的漏极适于耦接至所述第一PMOS管P0的栅极，所述第一PMOS管P0适于转换读取所述参考单元电路21的参考电流Iref为参考电压Vref并输出；所述第二PMOS管P1的源极与所述电源VDD耦接，所述第二PMOS管P1适于转换所述数据单元电路311的数据电流Idata为数据电压Vdata并输出。
本领域技术人员可以理解的是，在其他实施例中，所述负载电路23也可以是其他的电路结构，例如，所述负载电路23也可以是其他的电阻性器件，对此不做限定。
继续参考图2，在具体实施中，所述读出放大电路20还可以包括：钳位电路24，以及与所述钳位电路24耦接的位线选择电路25。
在具体实施中，所述钳位电路24与所述负载电路23耦接，所述钳位电路24适于钳制所述数据单元电路311以及参考单元电路21的位线电压，所述位线选择电路25分别与所述数据单元电路311以及参考单元电路21耦接，所述位线选择电路25适于选择待读取的所述数据单元电路311以及所述参考单元电路21。
结合参考图3，在具体实施中，所述钳位电路24可以包括第三NMOS管N0以及第四NMOS管N1。所述第三NMOS管N0的漏极与所述第一PMOS管P0的漏极耦接，所述第三NMOS管N0的栅极耦接至钳位控制信号VBL_clamp，所述第四NMOS管N1的漏极与所述第二PMOS管P1的漏极耦接，所述第四NMOS管N1的栅极适于耦接至所述钳位控制信号VBL_clamp，所述第三NMOS管N0以及所述第四NMOS管N1适于在同一钳位控制信号VBL_clamp的控制下，钳制所述数据单元电路311以及所述参考单元电路21的位线电压，以避免因为误操作导致所述数据单元电路311以及所述参考单元电路21位线电压过大而损坏。
图5示出了本发明一具体实现中钳位控制信号生成电路的结构示意图，参考图5，在具体实施中，所述钳位控制信号生成电路51可以包括第五NMOS管M2，以及与所述第五NMOS管M2耦接的电阻R。
在具体实施中，所述电阻R的第一连接端接地，所述电阻R的第二连接端与所述第五NMOS管M2的源极耦接，所述电阻R的阻值等于接入所述钳位控制信号生成电路51的位线电压VBL与流经所述钳位控制信号生成电路51的电流I0的比值。其中，流经所述钳位控制信号生成电路51的电流I0等于流经所述数据单元电路311(图3所示)的电流Idata。本领域技术人员可以理解的是，此处所述“等于”可以是精确的相等，或者，也可以是有一定误差范围内的相等。
在具体实施中，所述第五NMOS管M2的栅极耦接至所述第五NMOS管M2的漏极，所述第五NMOS管M2的漏极耦接是电源VDD，所述钳位控制信号生成电路51通过所述第五NMOS管M2的漏极输出用于控制所述钳位电路24的钳位控制信号VBL_clamp。
通过设置钳位控制电路钳制所述数据单元电路以及所述参考单元电路的位线电压，可以避免所述数据单元电路以及所述参考单元电路因为误操作导致位线电压过大而损坏。
继续参考图3，在具体实施中，所述位线选择电路25分别与所述钳位电路24、所述数据单元电路311以及参考单元电路21耦接，所述位线选择电路25适于选择待读取的数据单元电路311以及参考单元电路21。
具体的，所述位线选择电路25可以包括第一位线选择开关YMUXref以及第二位线选择开关YMUXcell，所述第一位线选择开关YMUXref的第一连接端与所述第三NMOS管N0的源极耦接，所述第一位线选择开关YMUXref用于选取待读取的参考单元电路21，所述第二位线选择开关YMUXcell的第一连接端与所述第四NMOS管N1的源极耦接，所述第二位线选择开关YMUXcell用于选取待读取的数据单元电路311。
本发明实施例还提供了一种MRAM电路，其结构示意图参见图6，在具体实施中，所述MRAM电路可以包括如前所述的读出放大电路20以及多个数据阵列电路31。
在具体实施中，所述数据阵列电路31适于存储动态数据，所述读出放大电路20适于读取所述动态数据，并基于存储的参考数据判定所述读取的所述动态数据。具体的，可以通过读出放大电路20中负载电路23(图3所示)转换数据阵列电路31中选中的数据单元电路311以及参考单元电路21(图3所示)的电流为电压，并输出数据电压Vdata以及参考电压Vref，通过对数据电压Vdata以及参考电压Vref进行比较确定存储的动态数据。
例如，若数据电压Vdata小于参考电压Vref，则可以判决存储的动态数据为“0”；若数据电压Vdata大于参考电压Vref，则可以判决存储的动态数据为“1”，或者反之亦可。
在本发明一具体实现中，所述读出放大电路20的数量为1个，所述数据阵列电路31的数量为多个，多个所述数据阵列电路31共用所述读出放大电路20。读取数据时，每一个数据阵列电路31中存储的动态数据以所述读出放大电路20的参考单元电路21存储的参考数据为参考。
通过设置一个读出放大电路与多个数据阵列电路，在数据读取时，同一参考单元电路可以为多个数据阵列电路进行参考，从而可以减少MRAM中电路器件的数量，进而可以减小MRAM的形成面积。
在本发明另一具体实现中，所述读出放大电路20的数量为多个，所述读出放大电路20的数量与所述数据阵列电路31的数量相等，一个所述数据阵列电路31与一个所述读出放大电路20对应，读取数据时，每一个数据阵列电路31中存储的动态数据以与之对应的读出放大电路20的参考单元电路21存储的参考数据为参考。
通过设置相同数量的读出放大电路以及数据阵列电路，可以使数据阵列电路与读出放大电路一一对应，在数据读取时，可以减少电路干扰，从而可以提升MRAM电路的读取精确度。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种读出放大电路，适于读取数据阵列电路中存储的动态数据，所述数据阵列电路包括多个数据单元电路，所述数据单元电路适于存储所述动态数据；
其特征在于，所述读出放大电路包括：参考单元电路以及比较电路；其中，所述参考单元电路包括：可调电阻电路，参考单元控制电路，以及补偿电路；所述可调电阻电路适于存储参考数据；所述参考单元控制电路与所述可调电阻电路耦接，所述参考单元控制电路适于控制读取所述可调电阻电路存储的所述参考数据；所述补偿电路与所述可调电阻电路耦接，所述补偿电路适于对所述数据阵列电路中未选中的数据单元电路产生的漏电电流进行补偿；
所述比较电路适于比较数据电压以及参考电压，生成对应所述数据电压以及参考电压的比较信号，所述比较信号用于确定所述数据单元电路存储的动态数据，所述数据电压基于读取选中的所述数据单元电路存储的动态数据生成，所述参考电压基于读取所述参考单元电路存储的参考数据生成。
2.根据权利要求1所述的读出放大电路，其特征在于，所述补偿电路包括多个漏电补偿子电路，多个漏电补偿子电路并联连接。
3.根据权利要求2所述的读出放大电路，其特征在于，所述数据阵列电路中所述数据单元电路的数量为N个，所述漏电补偿子电路的数量为N-1个，其中：N为大于0的整数；
一个漏电补偿子电路的漏电电流的补偿值等于一个所述未选中的数据单元电路产生的漏电电流的数值。
4.根据权利要求2所述的读出放大电路，其特征在于，所述漏电补偿子电路包括第一NMOS管，所述第一NMOS管的源极接地，所述第一NMOS管的栅极接地，所述第一NMOS管的漏极耦接至所述可调电阻电路的第一连接端，所述第一NMOS管适于保持关闭状态，以对所述未选中的数据单元电路产生的漏电电流进行补偿。
5.根据权利要求1所述的读出放大电路，其特征在于，所述参考单元控制电路包括第二NMOS管，所述第二NMOS管的源极接地，所述第二NMOS管的漏极耦接至所述可调电阻电路的第二连接端，所述第二NMOS管的栅极耦接至位线，所述第二NMOS管适于在所述位线接入的信号的控制下接通或断开，以读取所述可调电阻电路中存储的所述参考数据。
6.根据权利要求1所述的读出放大电路，其特征在于，所述可调电阻电路包括多个电阻，所述多个电阻串联连接，串联连接的所述多个电阻中的一个或多个跨接于所述可调电阻电路。
7.根据权利要求6所述的读出放大电路，其特征在于，所述可调电阻电路还包括多个开关，所述开关的数量与所述电阻数量相等；
所述多个开关适于调整跨接于所述可调电阻电路的电阻的数量。
8.根据权利要求1所述的读出放大电路，其特征在于，所述读出放大电路还包括：负载电路，所述负载电路分别与所述参考单元电路以及所述数据单元电路耦接，所述负载电路适于在数据读取时，转换选中的所述数据单元电路以及参考单元电路的电流为电压，并输出所述数据电压以及所述参考电压。
9.根据权利要求8所述的读出放大电路，其特征在于，所述读出放大电路还包括：钳位电路，以及与所述钳位电路耦接的位线选择电路；
所述钳位电路与所述负载电路耦接，所述钳位电路适于钳制所述数据单元电路以及参考单元电路的位线电压；
所述位线选择电路分别与所述数据单元电路以及参考单元电路耦接，所述位线选择电路适于选择待读取的所述数据单元电路以及所述参考单元电路。
10.一种MRAM电路，其特征在于，包括：
如权利要求1至9任一项所述的读出放大电路，以及多个数据阵列电路，其中，所述数据阵列电路适于存储动态数据，所述读出放大电路适于读取所述动态数据，并基于存储的参考数据判定所述读取的所述动态数据。
11.根据权利要求10所述的MRAM电路，其特征在于，所述多个数据阵列电路共用一个所述读出放大电路。
12.根据权利要求10所述的MRAM电路，其特征在于，所述读出放大电路的数量为多个，所述读出放大电路的数量与所述数据阵列电路的数量相等。
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