CN111754936A - 阵列基板、显示面板及显示装置 - Google Patents

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Abstract

本申请实施例提供了一种阵列基板、显示面板及显示装置。该阵列基板包括：多个呈现阵列排布的像素单元，以及分别与像素单元连接的数据线、栅线、第一电源信号线、第二电源信号线、发光信号线和重置信号线；像素单元包括：存储电容、升压电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和发光器件。本申请实施例在第三晶体管的控制极和栅线之间设置了升压电容，该升压电容起到了升压作用，可提高第三晶体管的控制极电压，进而增大发光器件的驱动电流，增大显示亮度，改善显示效果。

Description

阵列基板、显示面板及显示装置
技术领域
本申请涉及显示器件技术领域，具体而言，本申请涉及一种阵列基板、显示面板及显示装置。
背景技术
OLED(Organic Light-Emitting Diode，有机发光二极管)显示器件的阵列基板通常包括多个数据线和栅线，为了减少数据驱动器的数量，通常在阵列基板上采用多路分配器，这种情况在小尺寸的移动显示中非常普遍。
采用多路分配器的阵列基板，由于寄生电容的存在，实际写入到存储电容的电压会降低，进而会导致显示器的显示亮度降低，影响显示效果。
发明内容
本申请针对现有方式的缺点，提出一种阵列基板、显示面板及显示装置，用以解决现有技术存在的存储电容电压降低以及显示亮度降低的技术问题。
第一方面，本申请实施例提供了一种阵列基板，包括：多个呈现阵列排布的像素单元，以及分别与像素单元连接的数据线、栅线、第一电源信号线、第二电源信号线、发光信号线和重置信号线；
像素单元包括：存储电容、升压电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和发光器件；
存储电容的两极分别与第一电源信号线、第一节点电连接；
升压电容的两极分别与栅线、第一节点电连接；
第一晶体管的控制极、第一极、第二极分别与所属像素单元的重置信号线、第二电源信号线、第一节点电连接；
第二晶体管的控制极、第一极、第二极分别与栅线、第一节点、第二节点电连接；
第三晶体管的控制极、第一极、第二极分别与第一节点、第二节点、第三节点电连接；
第四晶体管的控制极、第一极、第二极分别与栅线、数据线、第三节点电连接；
第五晶体管的控制极、第一极、第二极分别与发光信号线、第一电源信号线、第三节点电连接；
第六晶体管的控制极、第一极、第二极分别与发光信号线、发光器件的第一极、第二节点电连接。
第二方面，本申请实施例提供了一种显示面板，包括如本申请实施例第一方面提供的阵列基板。
第三方面，本申请实施例提供了一种显示装置，包括如本申请实施例第二方面提供的显示面板。
本申请实施例提供的技术方案，至少具有如下有益效果：
在本申请实施例提供的技术方案中，在第三晶体管的控制极和栅线之间设置了升压电容，该升压电容起到了升压作用，可提高第三晶体管的控制极电压，使得第三晶体管开启得更加充分，进而增大第三晶体管输送至发光器件的驱动电流，增大显示亮度，改善显示效果。
本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为本申请实施例提供的阵列基板的一种像素电路示意图；
图2为本申请实施例提供的阵列基板的另一种像素电路示意图；
图3为本申请实施例提供的阵列基板的一种走线布局示意图；
图4为本申请实施例提供的阵列基板的另一种走线布局示意图；
图5为图3和图4中沿A1-A2的截面图；
图6为图3和图4中沿B1-B2的截面图；
图7为本申请实施例提供的阵列基板的又一种走线布局示意图；
图8为图7中沿B1-B2的一种截面图；
图9为图7中沿B1-B2的另一种截面图；
图10为图7中沿B1-B2的又一种截面图。
具体实施方式
下面详细描述本申请，本申请实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术的详细描述对于示出的本申请的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
本申请的发明人进行研究发现，在现有的阵列基板中，多路分配器首先将数据信号输入数据线，每条数据线上都存在寄生电容，输入的数据信号存储于寄生电容中，在栅线打开像素单元中的开关器件时，寄生电容的电荷向像素中的存储电容充电，电荷被寄存电容和存储电容共享，导致存储电容上的电压Vst降低，Vst的大小取决于寄生电容的大小。
本申请提供的阵列基板、显示面板及显示装置，旨在解决现有技术的如上技术问题。
下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。
本申请实施例提供了一种阵列基板，多个呈现阵列排布的像素单元，以及分别与像素单元连接的数据线Data、栅线Gn、第一电源信号线Vdd、第二电源信号线Vini、发光信号线EM和重置信号线RESET(n)；每个像素单元的电路原理如图1所示，包括：存储电容Cst、升压电容Ca、第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和发光器件F。
存储电容Cst的两极分别与第一电源信号线Vdd、第一节点A电连接；升压电容Ca的两极分别与栅线Gn、第一节点A电连接。
第一晶体管T1的控制极、第一极、第二极分别与所属像素单元的重置信号线Reset(n)、第二电源信号线Vini、第一节点A电连接；第二晶体管T2的控制极、第一极、第二极分别与栅线Gn、第一节点A、第二节点B电连接。
第三晶体管T3的控制极、第一极、第二极分别与第一节点A、第二节点B、第三节点C电连接；第四晶体管T4的控制极、第一极、第二极分别与栅线Gn、数据线Data、第三节点C电连接；
第五晶体管T5的控制极、第一极、第二极分别与发光信号线EM、第一电源信号线Vdd、第三节点C电连接；第六晶体管T6的控制极、第一极、第二极分别与发光信号线EM、发光器件的第一极、第二节点B电连接。
在本申请实施例提供的上述阵列基板中，在第三晶体管T3的控制极和栅线Gn之间设置了升压电容Ca，该升压电容Ca起到了升压作用，可提高第三晶体管T3的控制极电压，也可提高存储电容Cst的电压Vst，使得第三晶体管T3开启得更加充分，进而增大了第三晶体管T3输送至发光器件的驱动电流，增大显示亮度，改善显示效果。具体原理将在后面内容中进一步介绍，此处不再赘述。
可选地，如图2所示，本申请实施例中的像素单元还包括第七晶体管T7；第七晶体管T7的控制极、第一极、第二极分别与相邻像素单元的重置信号线Reset(n+1)、第二电源信号线Vini、发光器件的第一极电连接；相邻像素单元为与第七晶体管T7的所属像素单元位于同一列且与所属像素单元相邻的像素单元。
在一个示例中，对于由多行多列像素单元组成的像素电路中，若第七晶体管T7的所属像素单元位于第n行第m列，Reset(n)表示第n行第m列的重置信号线，则上述相邻像素单元指位于第(n+1)行第m列的像素单元，Reset(n+1)表示该第(n+1)行第m列的像素单元的重置信号线。
本领域技术人员可以理解上述行和列的概念，例如在一种情况中，栅线Gn的延伸方向为行方向，同一条栅线Gn对应同一行像素单元，数据线Data的延伸方向为列方向，同一条数据线Data对应同一列像素单元，此处不再赘述。
可选地，本申请实施例中的第一至第七晶体管(T1～T7)均可以是TFT(Thin FilmTransistor，薄膜晶体管)或其他特性相同的器件。当某一晶体管为TFT时，该晶体管的控制极可以是TFT的栅极，第一极和第二极均可以是TFT的源极或漏极。
可选地，当本申请实施例中的晶体管为TFT时，该TFT由低温多晶硅制备而成，TFT的选通信号为低电平信号，即当输入低电平信号时，TFT导通。
可选地，本申请实施例中的发光器件可以是OLED，对应地，发光器件的第一极和第二极分别为OLED的阳极和阴极。
在一个可选的实施例中，本申请实施例中的升压电容具有以下几种构成方式：
方式一，由数据线层的连接电极和第一栅极金属层的栅线Gn作为两极形成升压电容Ca，具体结构如下：
图3和图4分别示出了阵列基板的两种像素走线布局图，图5和图6分别为图3和图4中沿A1-A2的截面图和沿B1-B2的截面图。
由图5和图6可以看出，本申请实施例提供的阵列基板的各层通常依照如下衬底基板1之上：低温多晶硅TFT层(即P-Si层)2、第一栅极绝缘层3、第一栅极金属层(即Gate 1层)4、第二栅极绝缘层5、第二栅极金属层(即Gate 2层)6、层间绝缘层7、数据线层(即data层)8。本领域技术人员可以理解，阵列基板还包括用于连接各膜层的过孔结构，图4中各膜层的相对位置关系同图3，此处不再一一列举。
结合图3至图6可知，本申请实施例晶体管T1～T7的第一极和第二极位于P-Si层，晶体管T1～T7的控制极位于Gate 1层或Gate 2层，发光信号线EM、栅线Gn、存储电容Cst的一极以及重置信号线Reset(n)和Reset(n+1)均位于Gate 1层，数据线Data和第一电源信号线Vdd均位于data层，存储电容Cst的另一极、第二电源信号线Vini位于Gate 2层；其中，位于Gate 1层的存储电容Cst的一极同时也作为晶体管T3的控制极，晶体管T1的第二极位于图6中右侧的P-Si层。
如图3至图6所示，升压电容Ca包括相对的第一电极和第二电极；第一电极为位于数据线层8的连接电极81的至少一部分，连接电极为数据线层8中用于连接第三晶体管T3的控制极和T1第一晶体管的第二极的导电线；第二电极为位于第一栅极金属层4的栅线Gn中与第一电极具有重叠区域的部分。图5和图6中箭头所指的区域即为升压电容Ca两极板之间的区域，图5和图6中虽未明确示出过孔结构，但不影响本领域技术人员对本申请实施例的理解。
在一个可选的实施方式中，如图3所示，连接电极中第一指定区域的宽度大于连接电极中其它区域的宽度，该第一指定区域包括第一电极所处的区域；在另一个可选的实施方式中，如图4所示，栅线Gn中第二指定区域的宽度大于栅线Gn中其它区域的宽度，该第二指定区域包括第二电极所处的区域；通过以上宽度的设置可增大升压电容Ca的极板面积，进而增大升压电容Ca电容量，进而增大驱动晶体管T3的控制极电压。
方式二，由数据线层的连接电极和第一栅极金属层的栅线Gn作为两极形成升压电容Ca，具体结构如下：
图7示出了阵列基板的另一种像素走线布局图，图7中沿B1-B2的一种截面图如图8所示，图7中的各膜层以及各膜层在衬底基板1上的顺序与图3相同，晶体管T1～T7、发光信号线EM、栅线Gn、数据线Data、第一电源信号线Vdd、第二电源信号线Vini、存储电容Cst以及重置信号线Reset(n)和Reset(n+1)与各膜层的对应关系均与图3相同，此处不再赘述。
如图7和图8所示，升压电容Ca包括相对的第一电极和第二电极，第一电极为位于数据线层8的连接电极81的至少一部分，连接电极为数据线层8中用于连接第三晶体管T3的控制极和第一晶体管T1的第二极的导电线；第二电极为位于第一栅极金属层4的栅线Gn中与第一电极具有重叠区域的部分。如图8所示，数据线层8和第一栅极金属层4之间设置有第二栅极金属层6，第一电极和第二电极均与该第二栅极金属层6具有重叠区域。图8中箭头所指的区域即为升压电容Ca两极板之间的区域。
可选地，在本方式中，第二栅极金属层6悬浮于数据线层8和第一栅极金属层4之间，并分别与第一电极和第二电极具有重叠区域，便于布线。
在一个可选的实施方式中，连接电极中第一指定区域的宽度大于该连接电极中其它区域的宽度，该第一指定区域包括第一电极所处的区域；在另一个可选的实施方式中，栅线Gn中第二指定区域的宽度大于栅线Gn中其它区域的宽度，该第二指定区域包括第二电极所处的区域；通过以上宽度的设置可增大升压电容Ca的极板面积，进而增大升压电容Ca电容量，进而增大驱动晶体管T3的控制极电压。
方式三，由第二栅极金属层和第一栅极金属层的栅线Gn分别作为两极形成升压电容Ca，具体结构如下：
在本方式中，阵列基板的像素走线布局同图7，图9示出了图7中沿B1-B2的另一种截面图。
如图7和图9所示，升压电容Ca包括相对的第一电极和第二电极；第一电极为第二栅极金属层6的至少部分金属；第二电极为位于第一栅极金属层的栅线Gn中与第一电极具有重叠区域的部分。图9中箭头所指的区域即为升压电容Ca两极板之间的区域。
可选地，如图7和图9所示，第一电极通过过孔与位于数据线层8的连接电极81连接，该连接电极为数据线层8中用于连接第三晶体管T3的控制极和第一晶体管T1的第二极的导电线。
在一个可选的实施方式中，栅线Gn中指定区域的宽度大于栅线Gn中其它区域的宽度，该指定区域包括第二电极所处的区域，从而增大升压电容Ca的极板面积。
方式四，由数据线层的连接电极和第二栅极金属层分别作为两极形成升压电容Ca，具体结构如下：
在本方式中，阵列基板的像素走线布局同图7，图10示出了图7中沿B1-B2的另一种截面图。
如图7和图10所示，升压电容Ca包括相对的第一电极和第二电极；第一电极为位于数据线层8的连接电极81的至少一部分，连接电极为数据线层8中用于连接第三晶体管T3的控制极和第一晶体管T1的第二极的导电线；第二电极为第二栅极金属层6中与连接电极81具有重叠区域的部分金属区域。图10中箭头所指的区域即为升压电容Ca两极板之间的区域。
可选地，如图10所示，第二电极通过过孔与位于第一栅极金属层4的栅线Gn连接。
在一个可选的实施方式中，连接电极中指定区域的宽度大于该连接电极中其它区域的宽度，该指定区域包括第一电极所处的区域，从而增大升压电容Ca的极板面积。
在一个可选的实施方式，在上述各构成方式中，连接电极均可通过过孔分别与第三晶体管T3的控制极和T1第一晶体管的第二极连接。
需要说明的是，本申请实施例涉及的各截面图中均未明确示出过孔结构，但不影响本领域技术人员对本申请实施例的理解。
下面对本申请实施例所提供的阵列基板的像素驱动原理介绍如下：
如图2所示，在一个示例中，重置信号线Reset(n)使晶体管T1导通，存储电容Cst存储第二电源信号线Vini输入的电压(用Vini来表示)，如前所述，晶体管的选通信号可以是低电平信号，当栅线Gn输入的控制信号从低电平信号Vgl变为高电平Vgh时，晶体管T3的栅极电压、存储电容Cst和升压电容Ca的电压相应地发生变化。
当栅线Gn输入的控制信号为Vgl时，晶体管T2和T4均导通，由于寄生电容的存在，此时晶体管T3的栅极电压为V′g3：
Figure BDA0002009204740000091
在表达式(1)中，Vdata为由数据线输入的数据信号电压，Vth为晶体管T3的阈值电压，Cst为存储电容的电容量，Cd为数据线上寄生电容的电容量。
此时，存储电容的两端电压差为(V′g3-Vdd)(其中，Vdd为第一电源信号线的电压)，升压电容的两端电压差为(V′g3-Vgl)，Reset(n+1)与栅线Gn输入的波形一致，晶体管T2和T4均导通的同时，晶体管T7也导通，OLED阳极电压被初始化为电压Vini。
当栅线Gn输入的控制信号为由Vgl变化为Vgh时，晶体管T3的栅极电压由V′g3变化为Vg3，存储电容的两端电压差变化为(Vg3-Vdd)，升压电容的两端电压差变化为(Vg3-Vgh)，根据电荷守恒原理，电荷存在如下关系：
(V′g3-Vdd)Cst+(V′g3-Vgl)Ca＝(Vg3-Vdd)Cst+(Vg3-Vgh)Ca
表达式(2)
由表达式(2)可得出：
Figure BDA0002009204740000101
由表达式(2)和表达式(3)可知，Vg3相对于V′g3，电压增大了
Figure BDA0002009204740000102
将表达式(1)代入表达式(3)，可得：
Figure BDA0002009204740000103
晶体管T3为驱动发光元件F(如OLED)发光的驱动晶体管，晶体管T3的栅极电压的增大可增大驱动发光元件F发光的驱动电流，从而增加发光元件F的亮度，增大后的驱动电流Id为：
Figure BDA0002009204740000104
Figure BDA0002009204740000105
在表达式(5)和表达式(6)中，k为驱动晶体管T3的导电参数。
由表达式(5)和表达式(6)中可知，增大后的驱动电流Id与驱动晶体管T3的阈值电压Vth的大小无关，由此可知，本申请实施例提供的阵列基板的像素电路还可对驱动晶体管T3的阈值电压Vth进行补偿，消除阈值电压Vth对驱动电流Id的影响，从而可以大大减小各驱动晶体管的阈值电压的差异，使得提供给各发光器件的电流更加一致，使得显示装置亮度显示更加均匀。
基于同一发明构思，本申请实施例还提供了一种显示面板，包括本申请实施例提供的任意一种阵列基板。
基于同一发明构思，本申请实施例还提供了一种显示装置，包括本申请实施例提供的任意一种显示面板。
本申请实施提供的显示面板和显示装置，与前面所述的阵列基板具有相同的发明构思及相同的有益效果，在此不再赘述。
在本申请的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (12)

1.一种阵列基板，其特征在于，包括：多个呈现阵列排布的像素单元，以及分别与所述像素单元连接的数据线、栅线、第一电源信号线、第二电源信号线、发光信号线和重置信号线；
所述像素单元包括：存储电容、升压电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和发光器件；
所述存储电容的两极分别与所述第一电源信号线、第一节点电连接；
所述升压电容的两极分别与所述栅线、所述第一节点电连接；
所述第一晶体管的控制极、第一极、第二极分别与所属像素单元的所述重置信号线、所述第二电源信号线、所述第一节点电连接；
所述第二晶体管的控制极、第一极、第二极分别与所述栅线、所述第一节点、第二节点电连接；
所述第三晶体管的控制极、第一极、第二极分别与所述第一节点、所述第二节点、第三节点电连接；
所述第四晶体管的控制极、第一极、第二极分别与所述栅线、所述数据线、所述第三节点电连接；
所述第五晶体管的控制极、第一极、第二极分别与所述发光信号线、所述第一电源信号线、所述第三节点电连接；
所述第六晶体管的控制极、第一极、第二极分别与所述发光信号线、所述发光器件的第一极、所述第二节点电连接。
2.根据权利要求1所述的阵列基板，其特征在于，还包括第七晶体管；
所述第七晶体管的控制极、第一极、第二极分别与相邻像素单元的所述重置信号线、所述第二电源信号线、所述发光器件的第一极电连接；
所述相邻像素单元为与所述第七晶体管的所属像素单元位于同一列且与所属像素单元相邻的像素单元。
3.根据权利要求1或2所述的阵列基板，其特征在于，所述升压电容包括相对的第一电极和第二电极；
所述第一电极为位于数据线层的连接电极的至少一部分，所述连接电极为所述数据线层中用于连接所述第三晶体管的控制极和所述第一晶体管的第二极的导电线；
所述第二电极为位于第一栅极金属层的栅线中与所述第一电极具有重叠区域的部分。
4.根据权利要求3所述的阵列基板，其特征在于，所述数据线层和所述第一栅极金属层之间设置有第二栅极金属层，所述第一电极和所述第二电极均与所述第二栅极金属层具有重叠区域。
5.根据权利要求3所述的阵列基板，其特征在于，所述连接电极中第一指定区域的宽度大于所述连接电极中其它区域的宽度，所述第一指定区域包括所述第一电极所处的区域。
6.根据权利要求3所述的阵列基板，其特征在于，所述栅线中第二指定区域的宽度大于所述栅线中其它区域的宽度，所述第二指定区域包括所述第二电极所处的区域。
7.根据权利要求1或2所述的阵列基板，其特征在于，所述升压电容包括相对的第一电极和第二电极；
所述第一电极为第二栅极金属层的至少部分金属；
所述第二电极为位于第一栅极金属层的所述栅线中与所述第一电极具有重叠区域的部分。
8.根据权利要求7所述的阵列基板，其特征在于，所述第一电极通过过孔与位于所述数据线层的连接电极连接，所述连接电极为所述数据线层中用于连接所述第三晶体管的控制极和所述第一晶体管的第二极的导电线。
9.根据权利要求1或2所述的阵列基板，其特征在于，所述升压电容包括相对的第一电极和第二电极；
所述第一电极为位于所述数据线层的连接电极的至少一部分，所述连接电极为所述数据线层中用于连接所述第三晶体管的控制极和所述第一晶体管的第二极的导电线；
所述第二电极为第二栅极金属层中与所述连接电极具有重叠区域的部分金属区域。
10.根据权利要求9所述的阵列基板，其特征在于，所述第二电极通过过孔与位于第一栅极金属层的所述栅线连接。
11.一种显示面板，其特征在于，包括如权利要求1-10中任一项所述的阵列基板。
12.一种显示装置，其特征在于，包括如权利要求11所述的显示面板。
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