CN111725164A - 线路结构及芯片封装件 - Google Patents

线路结构及芯片封装件 Download PDF

Info

Publication number
CN111725164A
CN111725164A CN201910378755.8A CN201910378755A CN111725164A CN 111725164 A CN111725164 A CN 111725164A CN 201910378755 A CN201910378755 A CN 201910378755A CN 111725164 A CN111725164 A CN 111725164A
Authority
CN
China
Prior art keywords
grid array
ball grid
line
center
signal line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910378755.8A
Other languages
English (en)
Other versions
CN111725164B (zh
Inventor
林元鸿
杨昇帆
孙宇程
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Global Unichip Corp
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Global Unichip Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd, Global Unichip Corp filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN111725164A publication Critical patent/CN111725164A/zh
Application granted granted Critical
Publication of CN111725164B publication Critical patent/CN111725164B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6638—Differential pair signal lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/17104—Disposition relative to the bonding areas, e.g. bond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4941—Connecting portions the connecting portions being stacked
    • H01L2224/4942—Ball bonds
    • H01L2224/49421—Ball bonds on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H01L2924/30111—Impedance matching

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明提供一种线路结构，其包括第一信号线以及第二信号线。第一信号线包括第一线段、第一球栅阵列焊垫以及位于第一线段与第一球栅阵列焊垫之间的第一通孔。第二信号线包括第二线段、第二球栅阵列焊垫以及位于第二线段与第二球栅阵列焊垫之间的第二通孔。以俯视观之，第一球栅阵列焊垫的中心与第二球栅阵列焊垫的中心之间的连线具有第一距离，第一通孔的中心与第二通孔的中心之间的连线具有第二距离，且第一距离小于第二距离。一种芯片封装件亦被提出。

Description

线路结构及芯片封装件
技术领域
本发明涉及一种电子元件，尤其涉及一种线路结构及芯片封装件。
背景技术
在高速及高频的信号传输上，用于传输信号的导体需要通过良好的阻抗匹配(impedance matching)设计，以降低阻抗不匹配所造成的反射，即降低信号传输时的插入损耗(insertion loss)，且相对提高信号传输时的回波损耗(return loss)，而可以提升信号传输的质量。
发明内容
本发明提供一种线路结构及芯片封装件，其具有较佳的信号传输质量。
本发明的线路结构包括第一信号线以及第二信号线。第一信号线包括第一线段、第一球栅阵列焊垫以及第一通孔。第一通孔位于第一线段与第一球栅阵列焊垫之间。第二信号线包括第二线段、第二球栅阵列焊垫以及第二通孔。第二通孔位于第二线段与第二球栅阵列焊垫之间。以俯视观之，第一球栅阵列焊垫的中心与第二球栅阵列焊垫的中心之间的连线具有第一距离，第一通孔的中心与第二通孔的中心之间的连线具有第二距离，且第一距离小于第二距离。
在本发明的一实施例中，第一球栅阵列焊垫、第二球栅阵列焊垫、第一通孔及第二通孔位于第一线段及第二线段之间。
在本发明的一实施例中，以俯视观之，第一球栅阵列焊垫的中心与第一通孔的中心不重叠，且第二球栅阵列焊垫的中心与第二通孔的中心不重叠。
在本发明的一实施例中，线路结构还包括接地通孔。接地通孔配置于第一信号线与第二信号线之间。
在本发明的一实施例中，以俯视观之，接地通孔配置于第一通孔的中心与第二通孔的中心之间的连线上。
在本发明的一实施例中，线路结构还包括第三信号线以及第四信号线。第三信号线与第一信号线构成第一差分走线对。第四信号线与第二信号线构成第二差分走线对。
在本发明的一实施例中，第一差分走线对的信号传输频率介于1G赫兹至30G赫兹间，且第二差分走线对的信号传输频率介于1G赫兹至30G赫兹间。
在本发明的一实施例中，线路结构还包括核心层。第一通孔及第二通孔贯穿核心层。
在本发明的一实施例中，第一信号线还包括导电通孔。导电通孔位于第一通孔与第一线段之间，且第一通孔的厚度大于导电通孔的厚度。
在本发明的一实施例中，第一信号线还包括导电通孔。导电通孔位于第一通孔与第一球栅阵列焊垫之间，且第一通孔的厚度大于导电通孔的厚度。
本发明的芯片封装件包括芯片、前述的线路结构以及多个导电端子。芯片具有主动面。线路结构位于芯片的主动面上。线路结构电性连接于芯片。导电端子位于线路结构的第一球栅阵列焊垫及第二球栅阵列焊垫上。
基于上述，本发明线路结构及具有其的芯片封装件可以有较佳的信号传输质量。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1示出本发明的一实施例的一种芯片封装件的部分俯视示意图。
图2示出本发明的第一实施例的一种线路结构的部分俯视示意图。
图3示出本发明的第一实施例的一种线路结构的部分立体示意图。
图4示出本发明的第一实施例的一种线路结构的部分剖视示意图。
图5示出本发明的第二实施例的一种线路结构的部分俯视示意图。
图6示出一比较例的一种线路结构的部分俯视示意图。
图7为比较例的线路结构与测试例的线路结构在不同的传输频率下的信号隔离度模拟曲线图。
图8为比较例的线路结构与测试例的线路结构在不同的传输频率下的信号损耗模拟曲线图。
【符号说明】
100、200、600：线路结构
900：芯片封装件
DP1：第一差分走线对
110、610：第一信号线
111、611：第一线段
112、612：第一通孔
112C、612C：中心
113：第一球栅阵列焊垫
113C：中心
120、620：第二信号线
121、621：第二线段
122、622：第二通孔
122C、622C：中心
123：第二球栅阵列焊垫
123C：中心
DP2：第二差分走线对
130：第三信号线
131：第三线段
132：第三通孔
132C：中心
133：第三球栅阵列焊垫
133C：中心
140：第四信号线
141：第四线段
142：第四通孔
142C：中心
143：第四球栅阵列焊垫
143C：中心
250：接地通孔
160：核心层
160a：第一表面
160b：第二表面
160h：厚度
171、181：绝缘层
172、182：导电层
173、183：导电通孔
191：芯片
191a：主动面
192：导电端子
L1：第一距离
L2：第二距离
L3：第三距离
L4：第四距离
L5：第五距离
L6：第六距离
L7：第七距离
具体实施方式
以下将参照本实施例的附图以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的参考符号表示相同或相似的元件，以下段落将不再一一赘述。另外，实施例中所提到的方向用语，例如：上、下、左、右、前或后等，仅是参考附加附图的方向。因此，使用的方向用语是用来说明并非用来限制本发明。
图1示出本发明的一实施例的一种芯片封装件的部分俯视示意图。
请参照图1，芯片封装件900包括芯片191、线路结构100、模塑料(moldingcompound)(未示出)以及多个导电端子192。芯片191具有主动面191a。芯片191以其主动面191a面向线路结构100的方式配置于线路结构100上。线路结构100电性连接于芯片191。模塑料可以位于线路结构100上且包覆芯片191。导电端子192位于线路结构100上且电性连接于线路结构100。线路结构100位于芯片191与导电端子192之间。
在本实施例中，导电端子192可以是金属导电球(如：锡球)，且导电端子192可以呈阵列状排列。也就是说，芯片封装件可以是覆晶球栅阵列封装件(Flip Chip Ball GridArray packages，FCBGA)。一般而言，在覆晶球栅阵列封装件中，金属导电球(如：导电端子192)的位置可以依据产品的规格配置。
在本实施例中，线路结构100可以包括多个差分走线对(differential pair)。在结构的设计上，差分走线可以包括两个信号线，且前述的两个信号线的布线(layout)基本上相同或相似。也就是说，前述的两个信号线的长度基本上相似，且前述的两个信号线的走线方向基本上相似。在信号的传输上，差分走线可以通过差分信号(differentialsignaling)的方式进行互补信号(complementary signals)的传输。互补信号由一个负向信号(nagtive signal)及一个正向信号(positive signal)所组成。
通过上述的配置方式，可以使线路结构(如：线路结构100或类似于线路结构100的线路结构)适于高频信号的传输。但值得注意的是，于本发明并未限定前述的线路结构仅适于高频信号的传输。
值得注意的是，在本实施例的芯片封装件900中，所包括的线路结构是以线路结构100为例。而在其他未示出的实施例中，芯片封装件的线路结构可以是类似于线路结构100的线路结构(如：图5所示出的线路结构200)。
本发明的实施例的一种线路结构100或一种线路结构200详述如下。
图2示出本发明的第一实施例的一种线路结构的部分俯视示意图。图3示出本发明的第一实施例的一种线路结构的部分立体示意图。图4示出本发明的第一实施例的一种线路结构的部分剖视示意图。具体而言，图2可以图1中的区域R的部分线路结构的放大示意图，图3可以是图2的立体示意图，且图4可以是沿着图2中的A-B-C-D-E点连线的剖视示意图。并且，为求清楚表示，于图2、图3及图4中省略示出了部分的膜层及构件。举例而言，于图2及图3中，省略示出了部分的绝缘膜层及构件。又举例而言，图4中，在B-C-D-E点连线的部分剖视示意图中省略示出了核心层160的第一表面160a上的部分膜层，在A-B-C-D点连线的部分剖视示意图中省略示出了核心层160的第二表面160b上(于图4中为第二表面160b标示处的下方)的部分膜层。
在本实施例中，第一信号线110包括第一线段111、第一通孔112以及第一球栅阵列焊垫113。第一通孔112位于第一线段111与第一球栅阵列焊垫113之间，且第一通孔112电性连接于第一线段111与第一球栅阵列焊垫113。第二信号线120包括第二线段121、第二通孔122以及第二球栅阵列焊垫123。第二通孔122位于第二线段121与第二球栅阵列焊垫123之间，且第二通孔122电性连接于第二线段121与第二球栅阵列焊垫123。第三信号线130包括第三线段131、第三通孔132以及第三球栅阵列焊垫133。第三通孔132位于第三线段131与第三球栅阵列焊垫133之间，且第三通孔132电性连接于第三线段131与第三球栅阵列焊垫133。第四信号线140包括第四线段141、第四通孔142以及第四球栅阵列焊垫143。第四通孔142位于第四线段141与第四球栅阵列焊垫143之间，且第四通孔142电性连接于第四线段141与第四球栅阵列焊垫143。
在本实施例中，以俯视观之(如图2所示，或从核心层160的第一表面160a向第二表面160b的方向)，第一球栅阵列焊垫113的中心113C与第二球栅阵列焊垫123的中心123C之间的连线具有第一距离L1，第一通孔112的中心112C与第二通孔122的中心122C之间的连线具有第二距离L2，且第一距离L1小于第二距离L2。如此一来，在通过线路结构100进行高频信号传输时，可以降低第一信号线110与第二信号线120之间的信号干扰。
在本实施例中，以俯视观之，第一球栅阵列焊垫113、第二球栅阵列焊垫123、第一通孔112及第二通孔122位于第一线段111及第二线段121之间。
在本实施例中，以俯视观之，第一球栅阵列焊垫113的中心113C与第一通孔112的中心112C不重叠，且第二球栅阵列焊垫123的中心123C与第二通孔122的中心122C不重叠。
在本实施例中，线路结构100可以还包括核心层160、绝缘层171、绝缘层181、导电层172以及导电层182，且第一通孔112及第二通孔122贯穿核心层160。核心层160具有彼此相对的第一表面160a及第二表面160b。导电层172及绝缘层171位于核心层160的第一表面160a上。导电层182及绝缘层181位于核心层160的第二表面160b上。导电层172可以为一层或多层的导电层，和/或导电层182可以为一层或多层的导电层，于本发明不限于此。
在本实施例中，若导电层172为多层的导电层，则多层的导电层172之间可以通过绝缘层171而彼此分隔，并可以通过对应的导电通孔(conductive via)173而使不同的导电层172之间可以彼此电性连接。举例而言，第一通孔112及第一线段111可以通过第一通孔112与第一线段111之间对应的导电通孔173而彼此电性连接。
在本实施例中，若导电层182为多层的导电层，则多层的导电层182之间可以通过绝缘层181而彼此分隔，并可以通过对应的导电通孔183而使不同的导电层182之间可以彼此电性连接。举例而言，第一通孔112及第一球栅阵列焊垫113可以通过第一通孔112与第一球栅阵列焊垫113之间对应的导电通孔183而彼此电性连接。
在本实施例中，导电通孔173和/或导电通孔183例如是埋孔(Buried Via Hole；BVH)，但本发明不限于此。
在本实施例中，第一信号线110的第一线段111、第二信号线120的第二线段121、第三信号线130的第三线段131及第四信号线140的第四线段141可以是相同的膜层。
在本实施例中，第一信号线110的第一线段111、第二信号线120的第二线段121、第三信号线130的第三线段131及第四信号线140的第四线段141可以是在核心层160的第一表面160a上最远离第一表面160a的导电层172的一部分。
在本实施例中，第一信号线110的第一球栅阵列焊垫113、第二信号线120的第二球栅阵列焊垫123、第三信号线130的第三球栅阵列焊垫133及第四信号线140的第四球栅阵列焊垫143可以是相同的膜层。
在本实施例中，第一信号线110的第一球栅阵列焊垫113、第二信号线120的第二球栅阵列焊垫123、第三信号线130的第三球栅阵列焊垫133及第四信号线140的第四球栅阵列焊垫143可以是在核心层160的第二表面160b上最远离第二表面160b的导电层182的一部分。
在本实施例中，核心层160可包括高分子玻璃纤维复合材料基板、玻璃基板、陶瓷基板、绝缘硅基板或聚酰亚胺(polyimide；PI)玻璃纤维复合基板等，但本发明不限于此。贯穿核心层160的通孔(如：第一通孔112及第二通孔122)可以被称为核心通孔(core viahole)。
在本实施例中，第一信号线110的第一通孔112、第二信号线120的第二通孔122、第三信号线130的第三通孔132及第四信号线140的第四通孔142可以为实心的导电柱，但本发明不限于此。在一实施例中，第一信号线110的第一通孔112、第二信号线120的第二通孔122、第三信号线130的第三通孔132及第四信号线140的第四通孔142可以为空心的电镀通孔(plating through hole；PTH)；或是，还可以于前述的电镀通孔内填入塞孔树脂材料或高分子玻璃陶瓷混合材料等，本发明并不以此为限。在一实施例中，通孔(如：第一通孔112及第二通孔122)内的导电材质与接触第一表面160a的导电层172和/或接触第二表面160b的导电层182可以在相同的步骤中所形成。
在本实施例中，第一通孔112的厚度及第二通孔122的厚度大于导电通孔173的厚度及导电通孔183的厚度。
在一实施例中，核心层160的厚度160h可以为数百微米(micrometer；μm)等级，而导电层172的厚度、导电层182的厚度、导电通孔173的厚度及导电通孔183的厚度可以为数十至数千纳米(nanometer；nm)等级。也就是说，相较于核心层160的厚度160h，导电层172的厚度、导电层182的厚度、导电通孔173的厚度及导电通孔183的厚度可以是非常的薄。
在本实施例中，可以通过结构上的设计以使差分走线对的两个信号线的导体间可以阻抗匹配(impedance matching)。如此一来，在通过差分走线对进行高频信号传输时，可以降低信号在传递过程中的反射现象。
举例而言，第一球栅阵列焊垫113的中心113C与第三球栅阵列焊垫133的中心133C之间的连线具有第三距离L3，第一通孔112的中心112C与第三通孔132的中心132C之间的连线具有第四距离L4，且第四距离L4小于第三距离L3。在第一信号线110的电流路径(currentpath)中，第一通孔112可以是厚度最大的导体。在第三信号线130的电流路径中，第三通孔132可以是厚度最大的导体。因此，可以通过第四距离L4的调整，以使第一通孔112与第三通孔132之间的寄生电容可以提升，而使第一差分走线对DP1的垂直电流路径(如：第一线段111与第一球栅阵列焊垫113之间的电流路径及第三线段131与第三球栅阵列焊垫133之间的电流路径)之间的阻抗可以接近水平电流路径(如：第一线段111的电流路径及第三线段131的电流路径)之间的阻抗。
在本实施例中，以俯视观之，第一球栅阵列焊垫113的中心113C与第一通孔112的中心112C不重叠，且第三球栅阵列焊垫133的中心133C与第三通孔132的中心132C不重叠，但本发明不限于此。
又举例而言，第二球栅阵列焊垫123的中心123C与第四球栅阵列焊垫143的中心143C之间的连线具有第五距离L5，第二通孔122的中心122C与第四通孔142的中心142C之间的连线具有第六距离L6，且第六距离L6小于第五距离L5。在第二信号线120的电流路径中，第二通孔122可以是厚度最大的导体。在第四信号线140的电流路径中，第四通孔142可以是厚度最大的导体。因此，可以通过第六距离L6的调整，以使第二通孔122与第四通孔142之间的寄生电容可以提升，而使第二差分走线对DP2的垂直电流路径(如：第二线段121与第二球栅阵列焊垫123之间的电流路径及第四线段141与第四球栅阵列焊垫143之间的电流路径)之间的阻抗可以接近水平电流路径(如：第二线段121的电流路径及第四线段141的电流路径)之间的阻抗。
在本实施例中，以俯视观之，第二球栅阵列焊垫123的中心123C与第二通孔122的中心122C不重叠，且第四球栅阵列焊垫143的中心143C与第四通孔142的中心142C不重叠，但本发明不限于此。
图5示出本发明的第二实施例的一种线路结构的部分俯视示意图。在本实施例的线路结构200与第一实施例的线路结构100相似，其类似的构件以相同的标号表示，且具有类似的功能、材质或形成方式，并省略描述。
本实施例的线路结构200与第一实施例的线路结构100相似，差别在于：线路结构200可以还包括接地通孔250。
接地通孔250配置于第一信号线110与第二信号线120之间。接地通孔250可以为屏蔽接地(shield ground)或电性连接至接地端。接地通孔250贯穿核心层160。接地通孔250可以为实心的导电柱或空心的电镀通孔，于本发明并不加以限制。
在本实施例中，以俯视观之，接地通孔250配置于第一通孔112的中心112C与第二通孔122的中心122C之间的连线上。如此一来，在通过线路结构200进行高频信号传输时，可以进一步地降低第一信号线110与第二信号线120之间的信号干扰。
在本实施例中，接地通孔250上可以不具有导电端子(因无，故无示出)。
[比较例与测试例]
为了证明本发明的线路结构可以提升高频信号的信号传输质量，特别以软件模拟的方式列举比较例与测试例作为说明。然而，这些测试例在任何意义上均不解释为限制本发明的范畴。
测试例1是以第一实施例的线路结构100进行模拟。测试例2是以第二实施例的线路结构200进行模拟。
比较例的线路结构600包括第一信号线610以及第二信号线620。第一信号线610包括第一线段611、第一通孔612以及第一球栅阵列焊垫113。第一通孔612位于第一线段611与第一球栅阵列焊垫113之间，且第一通孔612电性连接于第一线段611与第一球栅阵列焊垫113。第二信号线620包括第二线段621、第二通孔622以及第二球栅阵列焊垫123。第二通孔622位于第二线段621与第二球栅阵列焊垫123之间，且第二通孔622电性连接于第二线段621与第二球栅阵列焊垫123。以俯视观之(如图6所示)，第一球栅阵列焊垫113的中心113C与第二球栅阵列焊垫123的中心123C之间的连线具有第一距离L1，第一通孔612的中心612c与第二通孔622的中心622c之间的连线具有第七距离L7，且第一距离L1等于第七距离L7。第一信号线610与第二信号线620之间不具有接地通孔(如：类似接地通孔250的接地通孔)。
一般而言，相邻的两个导体的信号传输质量可以由其所传输的信号的隔离度(isolation)来描述。就数值的描述上，隔离度可以是以分贝(decibel，dB)的形式表示。也就是说，数值的描述上，隔离度的绝对值(absolute value)越大则信号的传输质量越好。
在图7中，虚线(dash line)可以是比较例的第一信号线610或第二信号线620的至少其中之一，在差分模式(differential mode)下不同频率的信号的隔离度；虚点线(dash-dot line)可以是测试例1的第一信号线110或第二信号线120的至少其中之一，在差分模式下不同频率的信号的隔离度；实线(solid line)可以是测试例2的第一信号线110或第二信号线120的至少其中之一，在差分模式下不同频率的信号的隔离度。
如图7所示，相较于比较例的线路结构600，测试例1的线路结构100与测试例2的线路结构200在信号的传输上可以具有较佳的传输质量。
一般而言，导体的信号传输效能可以由其所传输的信号的插入损耗(insertionloss)及回波损耗(return loss)来描述。就数值的描述上，插入损耗与回波损耗可以是以分贝的形式表示。也就是说，数值的描述上，插入损耗的绝对值越小则信号的传输质量越好，回波损耗的绝对值越大则信号的传输质量越好。
在图8中，虚线(dash line)可以是比较例的第一信号线610或第二信号线620的至少其中之一，在差分模式(differential mode)下不同频率的信号的回波损耗；实线(solidline)可以是测试例2的第一信号线110或第二信号线120的至少其中之一，在差分模式下不同频率的信号的回波损耗；点线(dot line)可以是比较例的第一信号线610或第二信号线620的至少其中之一，在差分模式下不同频率的信号的插入损耗；虚点线(dash-dot line)可以是测试例2的第一信号线110或第二信号线120的至少其中之一，在差分模式下不同频率的信号的插入损耗。
如图8所示，相较于比较例的线路结构600，测试例2的线路结构200在信号的传输上可以具有较佳的传输质量。
综上所述，本发明线路结构及具有其的芯片封装件可以有较佳的信号传输质量。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (11)

1.一种线路结构，包括：
第一信号线，包括第一线段、第一球栅阵列焊垫以及位于所述第一线段与所述第一球栅阵列焊垫之间的第一通孔；以及
第二信号线，包括第二线段、第二球栅阵列焊垫以及位于所述第二线段与所述第二球栅阵列焊垫之间的第二通孔，
其中以俯视观之：
所述第一球栅阵列焊垫的中心与所述第二球栅阵列焊垫的中心之间的连线具有第一距离；
所述第一通孔的中心与所述第二通孔的中心之间的连线具有第二距离；且
所述第一距离小于所述第二距离。
2.根据权利要求1所述的线路结构，其中所述第一球栅阵列焊垫、所述第二球栅阵列焊垫、所述第一通孔及所述第二通孔位于所述第一线段及所述第二线段之间。
3.根据权利要求1所述的线路结构，其中以俯视观之，所述第一球栅阵列焊垫的中心与所述第一通孔的中心不重叠，且所述第二球栅阵列焊垫的中心与所述第二通孔的中心不重叠。
4.根据权利要求1所述的线路结构，还包括：
接地通孔，配置于所述第一信号线与所述第二信号线之间。
5.根据权利要求4所述的线路结构，其中以俯视观之，所述接地通孔配置于所述第一通孔的中心与所述第二通孔的中心之间的连线上。
6.根据权利要求1所述的线路结构，还包括：
第三信号线，与所述第一信号线构成第一差分走线对；以及
第四信号线，与所述第二信号线构成第二差分走线对。
7.根据权利要求6所述的线路结构，其中所述第一差分走线对的信号传输频率介于1G赫兹至30G赫兹间，且所述第二差分走线对的信号传输频率介于1G赫兹至30G赫兹间。
8.根据权利要求1所述的线路结构，还包括：
核心层，其中所述第一通孔及所述第二通孔贯穿所述核心层。
9.根据权利要求1所述的线路结构，其中所述第一信号线还包括导电通孔，位于所述第一通孔与所述第一线段之间，且所述第一通孔的厚度大于所述导电通孔的厚度。
10.根据权利要求1所述的线路结构，其中所述第一信号线还包括导电通孔，位于所述第一通孔与所述第一球栅阵列焊垫之间，且所述第一通孔的厚度大于所述导电通孔的厚度。
11.一种芯片封装件，包括：
芯片，具有主动面；
如权利要求1至10中任一项所述的线路结构，位于所述芯片的所述主动面上，且电性连接于所述芯片；以及
多个导电端子，位于所述线路结构的所述第一球栅阵列焊垫及所述第二球栅阵列焊垫上。
CN201910378755.8A 2019-03-21 2019-05-08 线路结构及芯片封装件 Active CN111725164B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW108109841A TWI681527B (zh) 2019-03-21 2019-03-21 線路結構及晶片封裝件
TW108109841 2019-03-21

Publications (2)

Publication Number Publication Date
CN111725164A true CN111725164A (zh) 2020-09-29
CN111725164B CN111725164B (zh) 2022-04-05

Family

ID=69942725

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910378755.8A Active CN111725164B (zh) 2019-03-21 2019-05-08 线路结构及芯片封装件

Country Status (3)

Country Link
US (1) US10892238B2 (zh)
CN (1) CN111725164B (zh)
TW (1) TWI681527B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115360176A (zh) * 2022-08-12 2022-11-18 白盒子(上海)微电子科技有限公司 一种多层封装传输结构

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI726723B (zh) * 2020-05-18 2021-05-01 元太科技工業股份有限公司 電子裝置
TWI763110B (zh) * 2020-11-04 2022-05-01 瑞昱半導體股份有限公司 球柵陣列封裝及其封裝基板
JP2023005501A (ja) * 2021-06-29 2023-01-18 新光電気工業株式会社 半導体パッケージ用ステム、半導体パッケージ

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060044735A1 (en) * 2004-08-31 2006-03-02 Nec Electronics Corporation Package substrate for a semiconductor device, a fabrication method for same, and a semiconductor device
CN101179057A (zh) * 2006-11-07 2008-05-14 台湾积体电路制造股份有限公司 接合垫结构及其制作方法
US20080174001A1 (en) * 2005-02-18 2008-07-24 Fujitsu Limited Semiconductor device
CN101359642A (zh) * 2007-08-02 2009-02-04 联发科技股份有限公司 半导体芯片封装及其设计方法
CN101636038A (zh) * 2008-07-24 2010-01-27 通用汽车环球科技运作公司 具有增强机械强度的印刷电路板球栅阵列系统
US20100102447A1 (en) * 2008-10-24 2010-04-29 Chih-Yi Huang Substrate of window ball grid array package and method for making the same
US20160372412A1 (en) * 2015-06-16 2016-12-22 Samsung Electronics Co., Ltd. Package substrate and semiconductor package including the same
US20170170108A1 (en) * 2015-12-15 2017-06-15 Intel Corporation Chip carrier having variably-sized pads

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7687391B2 (en) 2006-09-27 2010-03-30 International Business Machines Corporation Electrically optimized and structurally protected via structure for high speed signals
JP2010153831A (ja) * 2008-11-25 2010-07-08 Shinko Electric Ind Co Ltd 配線基板、半導体装置、及び半導体素子
US8222739B2 (en) 2009-12-19 2012-07-17 International Business Machines Corporation System to improve coreless package connections
CN102695359A (zh) 2011-03-21 2012-09-26 鸿富锦精密工业（深圳）有限公司 具有bga区域的电路板
JP5904856B2 (ja) * 2012-04-23 2016-04-20 キヤノン株式会社 プリント配線板、半導体パッケージ及びプリント回路板
US9565750B2 (en) * 2012-08-18 2017-02-07 Kyocera Corporation Wiring board for mounting a semiconductor element
KR20160023975A (ko) * 2014-08-21 2016-03-04 삼성전자주식회사 반도체 패키지
US9666544B2 (en) 2015-06-02 2017-05-30 Sarcina Technology LLC Package substrate differential impedance optimization for 25 GBPS and beyond

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060044735A1 (en) * 2004-08-31 2006-03-02 Nec Electronics Corporation Package substrate for a semiconductor device, a fabrication method for same, and a semiconductor device
US20080174001A1 (en) * 2005-02-18 2008-07-24 Fujitsu Limited Semiconductor device
CN101179057A (zh) * 2006-11-07 2008-05-14 台湾积体电路制造股份有限公司 接合垫结构及其制作方法
CN101359642A (zh) * 2007-08-02 2009-02-04 联发科技股份有限公司 半导体芯片封装及其设计方法
CN101636038A (zh) * 2008-07-24 2010-01-27 通用汽车环球科技运作公司 具有增强机械强度的印刷电路板球栅阵列系统
US20100102447A1 (en) * 2008-10-24 2010-04-29 Chih-Yi Huang Substrate of window ball grid array package and method for making the same
US20160372412A1 (en) * 2015-06-16 2016-12-22 Samsung Electronics Co., Ltd. Package substrate and semiconductor package including the same
US20170170108A1 (en) * 2015-12-15 2017-06-15 Intel Corporation Chip carrier having variably-sized pads

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115360176A (zh) * 2022-08-12 2022-11-18 白盒子(上海)微电子科技有限公司 一种多层封装传输结构
CN115360176B (zh) * 2022-08-12 2024-03-15 白盒子(上海)微电子科技有限公司 一种多层封装传输结构

Also Published As

Publication number Publication date
US20200303330A1 (en) 2020-09-24
TW202036827A (zh) 2020-10-01
TWI681527B (zh) 2020-01-01
US10892238B2 (en) 2021-01-12
CN111725164B (zh) 2022-04-05

Similar Documents

Publication Publication Date Title
CN111725164B (zh) 线路结构及芯片封装件
US10194524B1 (en) Anti-pad for signal and power vias in printed circuit board
US8491316B2 (en) Connection terminal and transmission line
JP4371065B2 (ja) 伝送線路、通信装置及び配線形成方法
CN111316434B (zh) 具有差分同轴通孔的电子衬底
US10042133B2 (en) Optical module
JP4656212B2 (ja) 接続方法
JP6643714B2 (ja) 電子装置及び電子機器
CN113261097A (zh) 一种芯片封装装置、终端设备
JP2016181737A (ja) 伝送線路
US10588215B2 (en) Inter-board connection structure
JP4837998B2 (ja) 高周波デバイス実装基板及び通信機器
US20230369257A1 (en) Semiconductor device
US11653442B2 (en) Optical module and method for manufacturing the same
TWI791204B (zh) 具有兩個互連射頻組件之射頻配置結構
JP2011187683A (ja) 配線基板及び半導体装置
CN113678574B (zh) 一种共模抑制的封装装置和印制电路板
JP2013041991A (ja) 多層回路基板、その製造方法及び半導体装置
US10952313B1 (en) Via impedance matching
US20230262890A1 (en) Circuit board structure
US20210410269A1 (en) High-frequency circuit and communication module
US11540383B2 (en) Signal transmission circuit and printed circuit board
CN113453415B (zh) 信号传输电路以及印刷电路板
US20230240001A1 (en) Wiring Board and Signal Connecting Structure
US20230262893A1 (en) Circuit board, manufacturing method thereof, and electronic device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant