CN111711073B - Vcsel芯片及其制造方法 - Google Patents
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Abstract
本发明提供一种VCSEL芯片及其制造方法，该VCSEL芯片包括芯片主体，所述芯片主体上设有第一氧化圈和第二氧化圈，所述第一氧化圈和所述第二氧化圈在光场中的位置不同，当所述芯片主体的材料生长参数发生变化时，其中一个氧化圈与光场的耦合系数增强，另一个氧化圈与光场的耦合系数减弱，以使两个氧化圈与光场的总耦合系数保持恒定。本发明能够解决现有技术中，因氧化圈与光场发生相对移动，导致芯片参数和性能受影响的问题。
Description
技术领域
本发明涉及半导体激光技术领域，特别是涉及一种VCSEL芯片及其制造方法。
背景技术
VCSEL全名为垂直共振腔表面放射激光(Vertical Cavity Surface EmittingLaser)，简称面射型激光，又称VCSEL芯片，与传统的边发射激光器不同，VCSEL的激光出射方向垂直于衬底表面。VCSEL芯片具有阈值电流低、面发射、发光效率高、功耗极低、光束质量好，易于光纤耦合、超窄的线宽、极高的光束质量、高偏振比和造价便宜等特点，广泛应用于激光显示、信息存储、激光通讯、光传感等领域。
其中，VCSEL芯片一般在衬底材料（如GaAs）上外延生长而成，一个典型的VCSEL芯片的外延结构包含n型限制层、非掺杂的有源区以及p型限制层，为了对芯片的注入电流以及芯片内部的横向光场提供限制，一般在VCSEL芯片中靠近光腔区域处，制作一个氧化圈。
现有技术中，该氧化圈一般处于光场最小位置，这时，光场与氧化圈的耦合最小。但是当芯片的材料生长偏离设计指标时，氧化圈与光场会发生相对移动，这会造成氧化圈层与光场的耦合发生变化，最终会影响芯片的参数和性能，影响产品的良品率。
发明内容
本发明的目的在于提供一种VCSEL芯片及其制造方法，以解决现有技术中，因氧化圈与光场发生相对移动，导致芯片参数和性能受影响的问题。
本发明一方面提供一种VCSEL芯片，所述芯片主体上设有至少两个氧化圈，且氧化圈的数量为偶数个，任意两个氧化圈在光场中的位置不同，当所述芯片主体的材料生长参数发生变化时，其中一半数量的氧化圈与光场的耦合系数增强，另一半数量的氧化圈与光场的耦合系数减弱，以使所有的氧化圈与光场的总耦合系数保持恒定。
进一步地，所述芯片主体上设有第一氧化圈和第二氧化圈，所述第一氧化圈和所述第二氧化圈在光场中的位置不同，当所述芯片主体的材料生长参数发生变化时，其中一个氧化圈与光场的耦合系数增强，另一个氧化圈与光场的耦合系数减弱，以使两个氧化圈与光场的总耦合系数保持恒定。
进一步地，所述VCSEL芯片满足以下条件式：
其中，I(x)为光场的光场强度分布，[x1, x2]表示所述第一氧化圈的位置，[x3,x4]表示所述第二氧化圈的位置，C为两个氧化圈与光场的总耦合系数。
进一步地，所述第一氧化圈和所述第二氧化圈之间设有若干个光场节点。
进一步地，所述芯片主体包括从下到上依次层叠的n型限制层、有源区以及p型限制层。
进一步地，所有的所述氧化圈均位于所述p型限制层和所述有源区之间。
进一步地，所述p型限制层的顶部设有上电极，所述n型限制层的底部设有下电极。
进一步地，所述芯片主体经刻蚀形成一台面，所述台面分布在所述n型限制层、所述有源区以及所述p型限制层上。
本发明另一方面提供一种VCSEL芯片制造方法，所述VCSEL芯片为上述的VCSEL芯片，所述制造方法包括：
在衬底材料上外延生长形成芯片主体，所述芯片主体包括从下到上依次层叠的n型限制层、有源区以及p型限制层；
对所述芯片主体进行刻蚀，以在所述芯片主体上形成一台面；
在所述p型限制层和所述有源区之间氧化成型至少两个氧化圈，且氧化圈的数量为偶数个；
在所述p型限制层的顶部成型上电极，并在所述n型限制层底部成型下电极。
本发明的有益效果：本发明通过设计偶数个氧化圈，任意两个氧化圈在光场中的位置不同，当芯片主体的材料生长参数（如厚度、材料组份）发生变化时，其中一半数量的氧化圈与光场的耦合系数增强，另一半数量的氧化圈与光场的耦合系数减弱，保证所有的氧化圈与光场的总耦合系数保持恒定，这样，当材料生长发生漂移时，各个氧化圈与光场的耦合能够始终保持稳定，从而确保了芯片的光束质量以及其它参数的稳定性，有效消除材料生长变化对芯片参数和性能造成的影响，确保了产品的良品率。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1是本发明第一实施例的VCSEL芯片的结构示意图；
图2是两个氧化圈在光场中处于第一种位置时的示意图，图中，横坐标表示无量纲化后的位置，纵坐标表示无量纲化后的光场强度，曲线表示光场分布；
图3是两个氧化圈在光场中处于第二种位置时的示意图，图中，横坐标表示无量纲化后的位置，纵坐标表示无量纲化后的光场强度，曲线表示光场分布；
图4是两个氧化圈在光场中的处于第三种位置时的示意图，图中，横坐标表示无量纲化后的位置，纵坐标表示无量纲化后的光场强度，曲线表示光场分布；
图5是两个氧化圈在光场中处于另一种分布状态的示意图，图中，横坐标表示无量纲化后的位置，纵坐标表示无量纲化后的光场强度，曲线表示光场分布；
图6是本发明第二实施例的VCSEL芯片的制造方法的流程图。
具体实施方式
为使本发明的目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。附图中给出了本发明的若干实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
需要说明的是，当元件被称为“固设于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”、“上”、“下”以及类似的表述只是为了说明的目的，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。本文所使用的术语“及／或”包括一个或多个相关的所列项目的任意的和所有的组合。
请参阅图1，本发明的第一实施例提出的VCSEL芯片，包括芯片主体10，所述芯片主体10包括从下到上依次层叠的n型限制层11、有源区12以及p型限制层13。
有源区12具体为非掺杂的有源区，有源区12包括发光的量子阱及其势垒层。n型限制层11和p型限制层13均由两种不同组份的材料（如Al0.1GaAs和Al0.9GaAs）组成，两种不同组份的材料逐层交替布置，因采用两种不同组份的材料组成，从而具有不同的折射率。
其中，所述p型限制层13的顶部设有上电极14，所述n型限制层11的底部设有下电极15。
此外，为了设计外形需要，芯片主体10经刻蚀形成一台面16，台面16分布在n型限制层11、有源区12以及p型限制层13上，台面16可以为但不限于圆柱形、正方柱形、六方柱形等。
所述芯片主体10上设有第一氧化圈21和第二氧化圈22，具体的，第一氧化圈21和第二氧化圈22设置在p型限制层13和有源区12之间，形成双氧化圈的结构。
请参阅图2至图4，所述第一氧化圈21和所述第二氧化圈22在光场中的位置不同，当所述芯片主体10的材料生长参数发生变化时，其中一个氧化圈与光场的耦合系数增强，另一个氧化圈与光场的耦合系数减弱，以使两个氧化圈与光场的总耦合系数保持恒定。例如，第一氧化圈21与光场的耦合系数增强，第二氧化圈22与光场的耦合系数减弱，以使两个氧化圈与光场的总耦合系数保持恒定；或者，第二氧化圈22与光场的耦合系数增强，第一氧化圈21与光场的耦合系数减弱，以使两个氧化圈与光场的总耦合系数保持恒定。
具体的，所述VCSEL芯片满足以下条件式：
其中，I(x)为光场的光场强度分布，[x1, x2]表示所述第一氧化圈的位置，[x3,x4]表示所述第二氧化圈的位置，C为两个氧化圈与光场的总耦合系数。
结合上述方程式和图2~图4可以看出，当芯片主体10的材料生长发生偏离时，两个氧化圈与光场的耦合系数，总是其中一个减小（或增大），而另外一个则按反方向发生变化，即增大（或减小），最后，总体变化基本维持恒定。需要指出的是，为了保证双氧化圈能够有效工作，其中一个氧化圈应当处于光场节点左侧，而另一个氧化圈处于右侧，例如，第一氧化圈21处于光场节点左侧，第二氧化圈22处于右侧。
此外，具体实施时，第一氧化圈21和第二氧化圈22之间的距离通常只有10-50nm，而在氧化工艺中，除过正常的侧向氧化之外，横向氧化也不可避免地会发生，如此以来，由于两个氧化圈之间的间隙太小，给工艺控制带来了一定的麻烦。为了消除这一问题，双氧化圈的相对位置还可以采用以下的设计：
在第一氧化圈21和第二氧化圈22之间设置若干个光场节点（最小值0）。
此外，结合图5，需要指出的是，在P型区域一侧，光场分布从芯片表面（左侧）到光腔区域，光场的强度逐渐增加。为了确保双氧化圈各自与光场的耦合系数平衡均等，左侧的氧化圈的厚度可以加厚，例如第一氧化圈21的厚度大于第二氧化圈22的厚度。
需要指出的是，本实施例是以两个氧化圈为例进行说明，本领域技术人员可以理解，具体实施时，所述芯片主体10上的氧化圈还可以为4个、6个、8个等，即所述芯片主体10上设有至少两个氧化圈，且氧化圈的数量为偶数个，任意两个氧化圈在光场中的位置不同，当芯片主体10的材料生长参数发生变化时，其中一半数量的氧化圈与光场的耦合系数增强，另一半数量的氧化圈与光场的耦合系数减弱，以使所有的氧化圈与光场的总耦合系数保持恒定。
根据上述的VCSEL芯片，通过设计偶数个氧化圈，任意两个氧化圈在光场中的位置不同，当芯片主体的材料生长参数（如厚度、材料组份）发生变化时，其中一半数量的氧化圈与光场的耦合系数增强，另一半数量的氧化圈与光场的耦合系数减弱，保证所有的氧化圈与光场的总耦合系数保持恒定，这样，当材料生长发生漂移时，各个氧化圈与光场的耦合能够始终保持稳定，从而确保了芯片的光束质量以及其它参数的稳定性，有效消除材料生长变化对芯片参数和性能造成的影响，确保了产品的良品率。
本发明的第二实施例提出一种VCSEL芯片制造方法，请参阅图6，所示为本发明第一实施例当中的VCSEL芯片制造方法，所述VCSEL芯片制造方法包括步骤S101~S104。
S101，在衬底材料上外延生长形成芯片主体，所述芯片主体包括从下到上依次层叠的n型限制层、有源区以及p型限制层。
在具体实施时，可以采用分子束外延（MBE)或金属有机化学气相沉积（MOCVD) 等方法按照预先设计的结构在相应的衬底材料如GaAs上外延生长而成型芯片主体。
S102，对所述芯片主体进行刻蚀，以在所述芯片主体上形成一台面。
在具体实施时，可采用干法蚀刻、湿法蚀刻、化学蚀刻等方式刻蚀掉芯片主体多余部分，以在芯片主体上形成所需台面。
S103，在所述p型限制层和所述有源区之间氧化成型至少两个氧化圈，且氧化圈的数量为偶数个。
其中，可以采用氧化工艺在设计位置上氧化成型偶数个氧化圈，氧化圈在光场中的位置，需要满足第一实施例中的条件，即当芯片主体的材料生长参数发生变化时，其中一半数量的氧化圈与光场的耦合系数增强，另一半数量的氧化圈与光场的耦合系数减弱，以使所有的氧化圈与光场的总耦合系数保持恒定。
S104，在所述p型限制层的顶部成型上电极，并在所述n型限制层底部成型下电极。
在具体实施时，可以采用高温喷镀的方式在p型限制层的顶部和n型限制层的底部喷镀电极材质，以成型该上电极和该下电极。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、 “示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (5)
1.一种VCSEL芯片，包括芯片主体，其特征在于，所述芯片主体包括从下到上依次层叠的n型限制层、有源区以及p型限制层，所述芯片主体上设有第一氧化圈和第二氧化圈，所有的所述氧化圈均位于所述p型限制层和所述有源区之间，所述第一氧化圈和所述第二氧化圈在光场中的位置不同，当所述芯片主体的材料生长参数发生变化时，其中一个氧化圈与光场的耦合系数增强，另一个氧化圈与光场的耦合系数减弱，以使两个氧化圈与光场的总耦合系数保持恒定；
所述VCSEL芯片满足以下条件式：
其中，I(x)为光场的光场强度分布，[x1, x2]表示所述第一氧化圈的位置，[x3, x4]表示所述第二氧化圈的位置，C为两个氧化圈与光场的总耦合系数。
2.根据权利要求1所述的VCSEL芯片，其特征在于，所述第一氧化圈和所述第二氧化圈之间设有若干个光场节点。
3.根据权利要求1所述的VCSEL芯片，其特征在于，所述p型限制层的顶部设有上电极，所述n型限制层的底部设有下电极。
4.根据权利要求1所述的VCSEL芯片，其特征在于，所述芯片主体经刻蚀形成一台面，所述台面分布在所述n型限制层、所述有源区以及所述p型限制层上。
5.一种VCSEL芯片制造方法，其特征在于，所述VCSEL芯片为权利要求1-4任一项所述的VCSEL芯片，所述制造方法包括：
在衬底材料上外延生长形成芯片主体，所述芯片主体包括从下到上依次层叠的n型限制层、有源区以及p型限制层；
对所述芯片主体进行刻蚀，以在所述芯片主体上形成一台面；
在所述p型限制层和所述有源区之间氧化成型两个氧化圈；
在所述p型限制层的顶部成型上电极，并在所述n型限制层底部成型下电极。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CB03 | Change of inventor or designer information | ||
| CB03 | Change of inventor or designer information |
Inventor after: Qiu Bocang Inventor after: Li Chunyong Inventor after: Shu Kai Inventor after: Ke Maolong Inventor after: Xu Huayong Inventor after: Feng Ou Inventor before: Qiu Bocang Inventor before: Li Chunyong Inventor before: Shu Kai Inventor before: Ke Maolong Inventor before: Xu Huayong Inventor before: Feng Ou |
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| TR01 | Transfer of patent right |
Effective date of registration: 20211026 Address after: 330000 South of Fushan Avenue and West of Jinhu Lake, Xiaolan Economic and Technological Development Zone, Nanchang City, Jiangxi Province Patentee after: JIANGXI DERAY PHOTOELECTRIC TECHNOLOGY Co.,Ltd. Address before: 330000, 2nd floor, Derui photoelectric building, south of Fushan Avenue and west of Jinhu, Nanchang County, Nanchang City, Jiangxi Province Patentee before: Jiangxi Mingde Semiconductor Technology Co.,Ltd. |
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| TR01 | Transfer of patent right | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: VCSEL chip and its manufacturing method Effective date of registration: 20230412 Granted publication date: 20201106 Pledgee: Nanchang County Sub branch of Bank of Beijing Co.,Ltd. Pledgor: JIANGXI DERAY PHOTOELECTRIC TECHNOLOGY Co.,Ltd. Registration number: Y2023980037902 |
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| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Granted publication date: 20201106 Pledgee: Nanchang County Sub branch of Bank of Beijing Co.,Ltd. Pledgor: JIANGXI DERAY PHOTOELECTRIC TECHNOLOGY Co.,Ltd. Registration number: Y2023980037902 |
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| PC01 | Cancellation of the registration of the contract for pledge of patent right |