CN111696609A - 字线电压产生电路 - Google Patents
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- 230000015654 memory Effects 0.000 claims abstract description 80
- 230000005669 field effect Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000009471 action Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
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Abstract
本发明公开了一种字线电压产生电路，涉及存储器技术领域。字线电压产生电路包括：多个字线电压产生单元，字线电压产生单元的个数与存储器中的存储单元的行数一致，每个字线电压产生单元与每一行存储单元对应的字线连接，多个字线电压产生单元用于分别在不同的配置电压下为每一行存储单元的控制端提供不同的字线电压；供电单元，与多个字线电压产生单元连接，用于根据控制信号分别为多个字线电压产生单元提供不同的配置电压。该字线电压产生电路可产生不同的多个字线电压，进而通过该字线电压产生电路提供擦除操作字线电压和读写操作字线电压，减少了字线电压产生电路的成本，同时减少了字线电压产生电路在芯片的占用面积。
Description
技术领域
本发明涉及存储器技术领域，具体涉及一种字线电压产生电路。
背景技术
存储器是一种用来存储信息或数据的半导体元件，随着计算机微处理器的发展，通过软件执行的程序与操作也随之增加。因此，具有高存储容量存储器的需求也逐渐增加。存储器包括呈阵列排列的多个存储单元。对存储单元进行快速擦除和读写，一直是高速存储器芯片(如flash等)的追求目标。存储单元的字线上的擦除操作字线电压和读写操作字线电压的建立时间是制约读写速度的重要因素，因此，对于存储器来说，字线电压产生电路尤为重要。
相关技术中，对存储单元进行擦除和读写操作时，所需提供的存储单元的字线上的擦除操作字线电压和读写操作字线电压不同。通常需要使用不同的字线电压产生电路来分别产生擦除操作字线电压和读写操作字线电压，这使得该不同的字线电压产生电路需要使用较多的电阻以及较多的晶体管，提高了字线电压产生电路的成本，同时增大了字线电压产生电路在芯片的占用面积。
发明内容
为了克服相关技术中存在的使用不同的字线电压产生电路来分别产生擦除操作字线电压和读写操作字线电压致使字线电压产生电路的成本高、芯片的占用面积大的问题，本发明实施例提供了一种字线电压产生电路。
根据本发明的一方面，提供一种用于存储器的字线电压产生电路，所述存储器包括呈阵列排列的多个存储单元，其中每一行存储单元的控制端耦合到对应的字线，所述字线电压产生电路包括：
多个字线电压产生单元，所述字线电压产生单元的个数与所述存储器中的所述存储单元的行数一致，每个所述字线电压产生单元与所述每一行存储单元对应的字线连接，所述多个字线电压产生单元用于分别在不同的配置电压下为所述每一行存储单元的控制端提供不同的字线电压；
供电单元，与所述多个字线电压产生单元连接，用于根据控制信号分别为所述多个字线电压产生单元提供所述不同的配置电压。
可选地，所述字线电压产生单元包括：
第一晶体管、第二晶体管、第三晶体管和第四晶体管，所述第一晶体管、所述第二晶体管和所述第三晶体管串联连接，所述第二晶体管和所述第三晶体管的串联连接节点与所述第四晶体管的第一通路端连接，
所述第一晶体管和所述第二晶体管的串联连接节点与所述每一行存储单元对应的字线连接，用来提供所述字线电压。
可选地，所述第一晶体管、所述第二晶体管和所述第三晶体管的导电类型相同，所述第一晶体管的第二通路端与所述第二晶体管的第一通路端连接，所述第二晶体管的第二通路端与所述第三晶体管的第一通路端连接；
所述第四晶体管与所述第一晶体管、所述第二晶体管和所述第三晶体管的导电类型相反。
可选地，所述字线电压产生单元在所述不同的配置电压下为所述每一行存储单元的控制端提供的所述不同的字线电压包括：第一正电压、第一负电压和第二负电压，所述第一负电压小于所述第二负电压，所述第二负电压接近于零。
可选地，对于每个所述字线电压产生单元，所述供电单元根据控制信号分别为所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管的控制端提供第一控制电压、第二控制电压、第三控制电压和第四控制电压，
为所述第一晶体管的第一通路端提供第一通路电压，为所述第三晶体管的第二通路端提供第二通路电压，为所述第四晶体管的第二通路端提供第三通路电压；
所述配置电压包括：所述第一控制电压、所述第二控制电压、所述第三控制电压、所述第四控制电压、所述第一通路电压、所述第二通路电压和所述第三通路电压。
可选地，当在所述配置电压的控制下，所述第一晶体管导通，所述第二晶体管、所述第三晶体管和所述第四晶体管关闭时，经由所述第一晶体管的第一通路端和所述第一晶体管的第二通路端将所述第一通路电压提供给所述每一行存储单元对应的字线。
可选地，当在所述配置电压的控制下，所述第一晶体管和所述第四晶体管关闭，所述第二晶体管和所述第三晶体管导通时，经由所述第三晶体管的第二通路端、所述第三晶体管的第一通路端、所述第二晶体管的第二通路端和所述第二晶体管的第一通路端将所述第二通路电压提供给所述每一行存储单元对应的字线。
可选地，当在所述配置电压的控制下，所述第一晶体管和所述第三晶体管关闭，所述第二晶体管和所述第四晶体管导通时，经由所述第四晶体管的第二通路端、所述第四晶体管的第一通路端、所述第二晶体管的第二通路端和所述第二晶体管的第一通路端将所述第三通路电压提供给所述每一行存储单元对应的字线。
可选地，所述第一通路电压为所述第一正电压，所述第二通路电压为所述第一负电压，所述第三通路电压为所述第二负电压。
可选地，所述第一晶体管、所述第二晶体管和所述第三晶体管为N型场效应晶体管，所述第四晶体管为P型场效应晶体管。
本发明的一个实施例至少包括以下优点或有益效果：
根据本发明实施例的字线电压产生电路，每个字线电压产生单元包括：第一晶体管、第二晶体管、第三晶体管和第四晶体管。第一晶体管、第二晶体管和第三晶体管串联连接，第一晶体管的第二通路端(例如，源极)与第二晶体管的第一通路端(例如，漏极)连接，第二晶体管的第二通路端(例如，源极)与第三晶体管的第一通路端(例如，漏极)连接。第二晶体管和第三晶体管的串联连接节点与第四晶体管的第一通路端(例如，源极)连接。第一晶体管和第二晶体管的串联连接节点与每一行存储单元对应的字线连接，用来提供字线电压。每一个字线电压产生单元在不同的配置电压(第一控制电压、第二控制电压、第三控制电压和第四控制电压、第一通路电压、第二通路电压和第三通路电压)下为相应行的存储单元的控制端(例如，控制栅)提供的不同的字线电压包括：第一正电压、第一负电压和第二负电压。使用同一个字线电压产生电路即可产生不同的多个字线电压，进而通过同一个字线电压产生电路提供擦除操作字线电压和读写操作字线电压，减少了字线电压产生电路的成本，同时减少了字线电压产生电路在芯片的占用面积。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出本发明的一个实施例的存储器的结构示意图。
图2示出本发明的一个实施例的字线电压产生电路的结构示意图。
图3示出本发明的一个实施例的字线电压产生单元的结构示意图。
具体实施方式
以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程没有详细叙述。另外附图不一定是按比例绘制的。
图1示出本发明的一个实施例的存储器的结构示意图。如图1所示，存储器中包括n×m阵列布置的n×m个存储单元110，n和m是大于0的正整数。
其中，第i行的存储单元110的控制端(例如，控制栅)均连接至同一字线WLi(0<i≤n)，多行存储单元110对应连接至多个字线WL。第j列的存储单元110的第一通路端(例如，漏极)均连接至同一位线BLj(0<j≤m)，多列存储单元110对应连接至多个位线BL。第j列的存储单元110的第二通路端(例如，源极)均连接至同一源极线SLj(0<j≤m)，多列存储单元110对应连接至多个源极线SL。可以理解的是，可以将第i行的存储单元110的第二通路端(例如，源极)均连接至同一源极线SLi(0<i≤n)，多行存储单元110对应连接至多个源极线SL。这里可以将多个源极线SL接参考地电位。可选地，通过提前为存储阵列中的存储单元110编程，使得存储阵列的存储单元110中存储有存储数据W，第i行第j列的存储单元110中存储有存储数据wij，其中，0<i≤n，0<j≤m。
可选地，存储单元110包括非易失性存储器。非易失性存储器具有掉电仍保留数据的特点，运用此特性设计存储阵列来进行数据运算，非易失性存储器例如为忆阻器、相变存储器、铁电存储器、自旋磁矩耦合存储器、浮栅场效应管或SONOS(硅-氧化硅-氮化硅-氧化硅-硅)场效应管等。
图2示出本发明的一个实施例的字线电压产生电路的结构示意图。本发明实施例中的字线电压产生电路适用于图1所示的存储器，下面结合图1对图2所示的字线电压产生电路进行说明。
如图2所示，字线电压产生电路包括：多个字线电压产生单元210和供电单元220。
多个字线电压产生单元210，字线电压产生单元210的个数与存储器中的存储单元110的行数一致，每个字线电压产生单元210与每一行存储单元110对应的字线连接。例如，第i行的存储单元110的控制端(例如，控制栅)均连接至同一字线WLi(0<i≤n)，字线电压产生单元210的个数为n，第i个字线电压产生单元210与第i行的存储单元110对应的字线WLi(0<i≤n)连接。多个字线电压产生单元210用于分别在不同的配置电压V下为每一行存储单元110的控制端提供不同的字线电压VWL。例如，第i个字线电压产生单元210在不同的配置电压V下为第i行的存储单元110的控制端提供不同的字线电压VWLi。需要说明的是，不同的字线电压VWLi是在不同工作模式(擦除、读写)下存储单元110所需的擦除操作字线电压和读写操作字线电压。
供电单元220，与多个字线电压产生单元210连接，用于根据控制信号C分别为多个字线电压产生单元210提供不同的配置电压V。在一些实施例中，控制信号C根据当前存储单元110的工作模式(擦除、读写)确定。
图3示出本发明的一个实施例的字线电压产生单元的结构示意图。本发明实施例中的字线电压产生单元即为图2中所示的字线电压产生电路所包括的字线电压产生单元。下面结合图1和图2对本发明实施例中的字线电压产生单元进行说明。
如图3所示，字线电压产生单元210包括：第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4。第一晶体管M1、第二晶体管M2和第三晶体管M3的导电类型相同，第四晶体管M4与第一晶体管M1、第二晶体管M2和第三晶体管M3的导电类型相反。第一晶体管M1、第二晶体管M2和第三晶体管M3为N型场效应晶体管，第四晶体管M4为P型场效应晶体管。可以理解的是，第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4的导电类型不应对本发明作出任何限制。
第一晶体管M1、第二晶体管M2和第三晶体管M3串联连接，第一晶体管M1的第二通路端(例如，源极)与第二晶体管M2的第一通路端(例如，漏极)连接，第二晶体管M2的第二通路端(例如，源极)与第三晶体管M3的第一通路端(例如，漏极)连接。第二晶体管M2和第三晶体管M3的串联连接节点Q1与第四晶体管M4的第一通路端(例如，源极)连接。第一晶体管M1和第二晶体管M2的串联连接节点Q2与每一行存储单元对应的字线连接，用来提供字线电压。本发明实施例中的字线电压产生单元210为第i个字线电压产生单元210，第一晶体管M1和第二晶体管M2的串联连接节点Q2与第i行的存储单元110对应的字线WLi(0<i≤n)连接，用来为第i行的存储单元110提供不同的字线电压VWLi。需要说明的是，第i个字线电压产生单元210在不同的配置电压V下为第i行的存储单元110的控制端(例如，控制栅)提供的不同的字线电压VWLi包括：第一正电压、第一负电压和第二负电压，第一负电压小于第二负电压，第二负电压接近于零。
这里的配置电压V包括：第一控制电压G1、第二控制电压G2、第三控制电压G3和第四控制电压G4、第一通路电压D、第二通路电压S1和第三通路电压S2。
对于第i个字线电压产生单元210，供电单元220根据控制信号C分别为第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4的控制端(例如，控制栅)提供第一控制电压G1i、第二控制电压G2i、第三控制电压G3i和第四控制电压G4i，为第一晶体管M1的第一通路端(例如，漏极)提供第一通路电压Di，为第三晶体管M3的第二通路端(例如，源极)提供第二通路电压S1i，为第四晶体管M4的第二通路端(例如，漏极)提供第三通路电压S2i。
当在配置电压V的控制下，第一晶体管M1导通，第二晶体M2、第三晶体管M3和第四晶体管M4关闭时，经由第一晶体管M1的第一通路端(例如，漏极)和第一晶体管M1的第二通路端(例如，源极)将第一通路电压Di提供给第i行存储单元110对应的字线WLi。例如，第一控制电压G1i为11V、第二控制电压G2i为0V、第三控制电压G3i为0V和第四控制电压G4i为0V，第一通路电压Di为8V、第二通路电压S1i和第三通路电压S2i为0V，第一晶体管M1导通，第二晶体M2、第三晶体管M3和第四晶体管M4关闭时，经由第一晶体管M1的第一通路端(例如，漏极)和第一晶体管M1的第二通路端(例如，源极)将第一通路电压Di(8V)提供给第i行存储单元110对应的字线WLi。此时，为第i行的存储单元110提供字线电压VWLi即为第一正电压(8V)。
当在配置电压V的控制下，第一晶体管M1和第四晶体管M4关闭，第二晶体M2和第三晶体管M3导通时，经由第三晶体管M3的第二通路端(例如，源极)、第三晶体管M3的第一通路端(例如，漏极)、第二晶体管M2的第二通路端(例如，源极)和第二晶体管M2的第一通路端(例如，漏极)将第二通路电压S1i提供给第i行存储单元110对应的字线WLi。例如，第一控制电压G1i为-9V、第二控制电压G2i为0V、第三控制电压G3i为0V、第四控制电压G4i为0V，第一通路电压Di为0V、第二通路电压S1i为-9V、第三通路电压S2i为0V，第一晶体管M1和第四晶体管M4关闭，第二晶体M2和第三晶体管M3导通时，经由第三晶体管M3的第二通路端(例如，源极)、第三晶体管M3的第一通路端(例如，漏极)、第二晶体管M2的第二通路端(例如，源极)和第二晶体管M2的第一通路端(例如，漏极)将第二通路电压S1i(-9V)提供给第i行存储单元110对应的字线WLi。此时，为第i行的存储单元110提供字线电压VWLi即为第一负电压(-9V)。
当在配置电压V的控制下，第一晶体管M1和第三晶体管M3关闭，第二晶体M2和第四晶体管M4导通时，经由第四晶体管M4的第二通路端(例如，漏极)、第四晶体管M4的第一通路端(例如，源极)、第二晶体M2的第二通路端(例如，源极)和第二晶体M2的第一通路端(例如，漏极)将第三通路电压S2i提供给第i行存储单元110对应的字线WLi。例如，第一控制电压G1i为-0.5V、第二控制电压G2i为3V、第三控制电压G3i为-5V、第四控制电压G4i为-5V，第一通路电压Di为0V、第二通路电压S1i为0V、第三通路电压S2i为-0.5V，第一晶体管M1和第三晶体管M3关闭，第二晶体M2和第四晶体管M4导通时，经由第四晶体管M4的第二通路端(例如，漏极)、第四晶体管M4的第一通路端(例如，源极)、第二晶体M2的第二通路端(例如，源极)和第二晶体M2的第一通路端(例如，漏极)将第三通路电压S2i(-0.5V)提供给第i行存储单元110对应的字线WLi。此时，为第i行的存储单元110提供字线电压VWLi即为第二负电压(-0.5V)。容易理解的是，第一通路电压Di为所述第一正电压，第二通路电压S1i为所述第一负电压，第三通路电压S2i为所述第二负电压。
根据本发明实施例的字线电压产生电路，每个字线电压产生单元包括：第一晶体管、第二晶体管、第三晶体管和第四晶体管。第一晶体管、第二晶体管和第三晶体管串联连接，第一晶体管的第二通路端(例如，源极)与第二晶体管的第一通路端(例如，漏极)连接，第二晶体管的第二通路端(例如，源极)与第三晶体管的第一通路端(例如，漏极)连接。第二晶体管和第三晶体管的串联连接节点与第四晶体管的第一通路端(例如，源极)连接。第一晶体管和第二晶体管的串联连接节点与每一行存储单元对应的字线连接，用来提供字线电压。每一个字线电压产生单元在不同的配置电压(第一控制电压、第二控制电压、第三控制电压和第四控制电压、第一通路电压、第二通路电压和第三通路电压)下为相应行的存储单元的控制端(例如，控制栅)提供的不同的字线电压包括：第一正电压、第一负电压和第二负电压。使用同一个字线电压产生电路即可产生不同的多个字线电压，进而通过同一个字线电压产生电路提供擦除操作字线电压和读写操作字线电压，减少了字线电压产生电路的成本，同时减少了字线电压产生电路在芯片的占用面积。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。以上所述仅为本发明的较佳实施例而已，并不用已限制本发明，任何熟悉本专业的技术人员，再不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许变更或修饰等，凡在本发明的精神和原则之内所作的任何修改、等同替换或改进等，均应包含在本发明的保护范围之内。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。
Claims (10)
1.一种用于存储器的字线电压产生电路，其特征在于，所述存储器包括呈阵列排列的多个存储单元，其中每一行存储单元的控制端耦合到对应的字线，所述字线电压产生电路包括：
多个字线电压产生单元，所述字线电压产生单元的个数与所述存储器中的所述存储单元的行数一致，每个所述字线电压产生单元与所述每一行存储单元对应的字线连接，所述多个字线电压产生单元用于分别在不同的配置电压下为所述每一行存储单元的控制端提供不同的字线电压；
供电单元，与所述多个字线电压产生单元连接，用于根据控制信号分别为所述多个字线电压产生单元提供所述不同的配置电压。
2.根据权利要求1所述的字线电压产生电路，其特征在于，所述字线电压产生单元包括：
第一晶体管、第二晶体管、第三晶体管和第四晶体管，所述第一晶体管、所述第二晶体管和所述第三晶体管串联连接，所述第二晶体管和所述第三晶体管的串联连接节点与所述第四晶体管的第一通路端连接，
所述第一晶体管和所述第二晶体管的串联连接节点与所述每一行存储单元对应的字线连接，用来提供所述字线电压。
3.根据权利要求2所述的字线电压产生电路，其特征在于，
所述第一晶体管、所述第二晶体管和所述第三晶体管的导电类型相同，所述第一晶体管的第二通路端与所述第二晶体管的第一通路端连接，所述第二晶体管的第二通路端与所述第三晶体管的第一通路端连接；
所述第四晶体管与所述第一晶体管、所述第二晶体管和所述第三晶体管的导电类型相反。
4.根据权利要求3所述的字线电压产生电路，其特征在于，
所述字线电压产生单元在所述不同的配置电压下为所述每一行存储单元的控制端提供的所述不同的字线电压包括：第一正电压、第一负电压和第二负电压，所述第一负电压小于所述第二负电压，所述第二负电压接近于零。
5.根据权利要求4所述的字线电压产生电路，其特征在于，
对于每个所述字线电压产生单元，所述供电单元根据控制信号分别为所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管的控制端提供第一控制电压、第二控制电压、第三控制电压和第四控制电压，
为所述第一晶体管的第一通路端提供第一通路电压，为所述第三晶体管的第二通路端提供第二通路电压，为所述第四晶体管的第二通路端提供第三通路电压；
所述配置电压包括：所述第一控制电压、所述第二控制电压、所述第三控制电压、所述第四控制电压、所述第一通路电压、所述第二通路电压和所述第三通路电压。
6.根据权利要求5所述的字线电压产生电路，其特征在于，
当在所述配置电压的控制下，所述第一晶体管导通，所述第二晶体管、所述第三晶体管和所述第四晶体管关闭时，经由所述第一晶体管的第一通路端和所述第一晶体管的第二通路端将所述第一通路电压提供给所述每一行存储单元对应的字线。
7.根据权利要求5所述的字线电压产生电路，其特征在于，
当在所述配置电压的控制下，所述第一晶体管和所述第四晶体管关闭，所述第二晶体管和所述第三晶体管导通时，经由所述第三晶体管的第二通路端、所述第三晶体管的第一通路端、所述第二晶体管的第二通路端和所述第二晶体管的第一通路端将所述第二通路电压提供给所述每一行存储单元对应的字线。
8.根据权利要求5所述的字线电压产生电路，其特征在于，
当在所述配置电压的控制下，所述第一晶体管和所述第三晶体管关闭，所述第二晶体管和所述第四晶体管导通时，经由所述第四晶体管的第二通路端、所述第四晶体管的第一通路端、所述第二晶体管的第二通路端和所述第二晶体管的第一通路端将所述第三通路电压提供给所述每一行存储单元对应的字线。
9.根据权利要求6至8中任一项所述的字线电压产生电路，其特征在于，所述第一通路电压为所述第一正电压，所述第二通路电压为所述第一负电压，所述第三通路电压为所述第二负电压。
10.根据权利要求9所述的字线电压产生电路，其特征在于，所述第一晶体管、所述第二晶体管和所述第三晶体管为N型场效应晶体管，所述第四晶体管为P型场效应晶体管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010488380.3A CN111696609A (zh) | 2020-06-02 | 2020-06-02 | 字线电压产生电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010488380.3A CN111696609A (zh) | 2020-06-02 | 2020-06-02 | 字线电压产生电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111696609A true CN111696609A (zh) | 2020-09-22 |
Family
ID=72479260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010488380.3A Pending CN111696609A (zh) | 2020-06-02 | 2020-06-02 | 字线电压产生电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111696609A (zh) |
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