KR20000045870A - Dram의 음전위 워드라인 전압 공급회로 - Google Patents

Dram의 음전위 워드라인 전압 공급회로 Download PDF

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Abstract

본 발명은 DRAM의 음전위 워드라인 전압 공급회로에 관한 것으로, 특히 이 회로는 워드라인 구동 신호와 상기 워드라인 구동 신호가 인에이블상태에서 프리챠지로 변경될 때 인에이블되는 신호에 응답하여 각각 턴온되어 워드라인에 소정 전위의 전압을 인가하는 제 1 및 제 2트랜지스터를 가지는 워드라인 구동부와, 워드라인 구동부의 신호에 응답하여 턴온되는 셀 트랜지스터와 상기 셀 트랜지스터와 연결된 비트라인을 통해서 인가된 데이터를 저장하는 커패시터를 갖는 메모리 셀과, 워드라인 디스에이블 신호를 소정시간 천이한 제 1제어신호와 워드라인 구동 신호가 인에이블상태에서 프리챠지로 변경될 때 인에이블되는 제 2제어신호를 발생하는 제어신호 발생부와, 제어신호 발생부의 제 1제어신호에 응답하여 기판 바이어스전압을 워드라인에 공급하는 제 3트랜지스터와, 제 2제어신호에 응답하여 접지전압을 워드라인에 공급하는 제 4트랜지스터로 이루어진 워드라인 전압 풀다운부로 구성된다. 본 발명에 따르면, 워드라인 디스에이블시 워드라인에 접지전압보다 낮은 음전위를 인가하여 메모리 셀 트랜지스터의 서브-문턱전류를 크게 줄여서 트랜지스터의 누설 전류로 인한 데이터 손실을 방지할 수 있다.

Description

ＤＲＡＭ의 음전위 워드라인 전압 공급회로
본 발명은 DRAM(Dynamic Random Access Memory)에 관한 것으로서, 특히 선택되지 않는 선택되지 않는 모든 워드라인의 전위를 기존의 0V보다 낮은 전위로 낮추어 셀 트랜지스터의 문턱전류를 최소화하는 DRAM의 음전위 워드라인 전압 공급회로에 관한 것이다.
휘발성 반도체 메모리장치 중에서 DRAM은 기본적으로 1개의 트랜지스터와 1개의 커패시터를 구비하여 커패시터에 정보를 축적하는 방식으로 데이터의 기록이 가능하다. 이 때문에 DRAM은 대용량화, 고집적화 및 저가격화의 장점을 가지고 있지만, 고속으로 동작하는 SRAM(Static Random Access Memory)와는 달리 커패시터에 저장된 정보가 누설 전류에 의해 상실되기 때문에 주기적으로 리프레시 동작이 필요하다. 또한, 메모리 셀에 NMOS 트랜지스터를 사용하면 게이트 전압이 소스전압보다 Vt이상 높아야만 온이 되는데 DRAM에 인가하는 최대전압이 Vcc이므로 전달된 전압은 Vcc-Vt의 전압값을 갖게 되어 Vt 드롭(drop)이 발생하게 된다. 이에 따라, 셀 또는 비트라인으로 완전한 Vcc전압을 읽거나 쓰기 위해서는 셀 트랜지스터의 게이트에 Vcc+Vt(≒Vpp)이상의 고전압을 인가하여야만 한다.
도 1은 통상적인 워드라인 구동회로를 갖는 DRAM을 나타낸 회로도로서, DRAM은 고전압(Vpp) 및 접지 전압(GND) 단자들 사이에 직렬로 연결된 트랜지스터들(Q1,Q2)로 이루어진 워드라인 구동부(10)와, 셀 트랜지스터(Q3)와 셀 트랜지스터(Q3)의 소스에 연결된 커패시터(C)로 이루어진 메모리 셀(20)과, 워드라인 구동부(10)의 출력과 메모리 셀(20)의 셀 트랜지스터(Q3) 게이트 사이에 연결되는 워드라인(Word line)과, 메모리 셀(20)의 셀 트랜지스터(Q3) 드레인에 연결되는 비트라인(Bit line)과, 선택되지 않는 워드라인(Word line)을 디스에이블시키는 구동신호(WLC)에 의해 워드라인의 전위를 접지전압으로 낮추는 풀다운 트랜지스터(30)로 구성된다.
여기서 Q1은 PMOS 트랜지스터이며 반면에 Q2, Q3 및 30은 NMOS 트랜지스터들이다.
상기와 같이 구성된 DRAM은 다수개의 메모리 셀중에서 어느 한 메모리 셀에 데이터를 기록하고자 워드 라인이 선택되면, 해당 워드 라인 구동부(10)가 구동신호(A)에 의해 Q1이 턴온되며 WLC신호에 의해 풀다운 트랜지스터(30)가 턴오프되어 워드라인(Word line)을 접지라인으로부터 분리시키면서 고전압(Vpp)을 인가한다. 이에, 메모리 셀(20)의 셀 트랜지스터(Q3)가 턴온되면 비트라인(Bit line)으로부터 인가된 전압값에 따라 커패시터(C)에 전하를 충전하여 데이터를 기록한다.
데이터 기록이 완료되면 워드라인 구동신호(A)가 하이레벨로 변경되며 이에 워드라인 구동부(10)를 통해서 Q2가 턴온되어 워드라인(Word line)을 고접압(Vpp)으로부터 분리시킨다. 동시에 WLC가 하이레벨 상태로 되고 이에 풀다운 트랜지스터(30)가 턴온되어 워드라인을 접지레벨로 끌어내리면서 셀트랜지스터(Q3)를 오프시킨다. 이에 따라 메모리 셀의 커패시터(C)가 비트라인(Bit line)으로부터 분리된다. 메모리 셀에 기록된 데이터는 계속 커패시터(C)에 충전된 상태로 유지된다.
하지만, 오프되어 있는 메모리셀 트랜지스터(Q3)의 드레인과 소스간에는 문턱전류를 인한 누설전류가 있기 때문에 커패시터에 충전되어 있는 전하를 시간이 흐름에 따라 소실하게 된다. 이 누설전류는 DRAM의 데이터 보유능력을 떨어뜨리는 중요한 요인중의 하나이며, DRAM이 고집적화될수록 커패시터의 크기가 작아질뿐만 아니라 셀 트랜지스터의 채널크기도 작아짐에 따라 누설 전류량의 더 커지게 되므로 DRAM의 데이터 보유능력을 확보하기 위해서는 누설전류를 줄여주어야 한다.
도 2는 엔모스 트랜지스터의 게이트와 소스의 전위차 Vgs와 드레인으로부터 소스로 흐르는 전류 Ids와의 관계를 나타내고 있는 것으로서, Vgs가 0V인 상태에서도 누설전류는 존재하므로 누설전류를 차단하기 위해서는 Vgs를 0V보다 낮은 음전위로 만들어주면 된다. 하지만, DRAM에서는 사용하지 않는 워드라인에 접지전압을 공급할 뿐 음전위를 인가하는 회로 구성은 아직 구현되지 않고 있는 실정이다.
본 발명의 목적은 선택되지 않는 모든 워드라인의 전위를 기존의 0V보다 낮은 전위를 낮추어 비트라인과 커패시터 사이에 있는 메모리 셀의 트랜지스터의 서브-문턱전류를 줄여서 DRAM의 전기적 특성 및 데이터 보유능력을 향상시킬 수 있는 DRAM의 음전위 워드라인 전압 공급회로를 제공하는데 있다.
도 1은 통상적인 워드라인 구동회로를 갖는 DRAM을 나타낸 회로도,
도 2는 선형상태에서 게이트전압과 드레인소스간 전류의 상관관계를 나타낸 파형도,
도 3은 본 발명에 따른 DRAM의 음전위 워드라인 전압 공급회로를 나타낸 회로도,
도 4는 도 3의 워드라인 레벨 변경신호 발생부의 상세 회로도,
도 5는 도 3의 워드라인 전압 풀다운부로 공급되는 제어신호 발생회로의 상세 회로도,
도 6은 본 발명에 따른 DRAM의 음전위 워드라인 전압 공급회로의 동작을 설명하기 위한 타이밍도.
*도면의 주요 부분에 대한 부호의 설명*
100: 워드라인 구동부
110: 메모리 셀
120: 워드라인 전압 풀다운부
130: 제어신호 발생부
상기 목적을 달성하기 위하여 본 발명의 장치는 워드라인의 전압에 응답하여 턴온되는 셀 트랜지스터와 상기 셀 트랜지스터와 연결된 비트라인을 통해서 인가된 데이터를 저장하는 커패시터를 갖는 DRAM장치에 있어서, 워드라인 구동 신호와 상기 워드라인 구동 신호가 인에이블상태에서 프리챠지로 변경될 때 인에이블되는 신호에 응답하여 각각 턴온되어 워드라인에 소정 전위의 전압을 인가하는 제 1 및 제 2트랜지스터를 가지는 워드라인 구동부와, 워드라인 디스에이블 신호를 소정시간 천이한 제 1제어신호와 워드라인 구동 신호가 인에이블상태에서 프리챠지로 변경될 때 인에이블되는 제 2제어신호를 발생하는 제어신호 발생부와, 제어신호 발생부의 제 1제어신호에 응답하여 기판 바이어스전압을 워드라인에 공급하는 제 3트랜지스터와, 제 2제어신호에 응답하여 접지전압을 워드라인에 공급하는 제 4트랜지스터로 이루어진 워드라인 전압 풀다운부를 구비하는 것을 특징으로 한다.
본 발명에 따르면, 선택되지 않는 모든 워드라인의 전위를 기존의 0V보다 낮은 전위를 낮추어 메모리 셀 트랜지스터의 서브-문턱전류를 줄이고자 기판 바이어스전압을 워드라인에 공급하는 제 3트랜지스터와, 접지전압을 워드라인에 공급하는 제 4트랜지스터로 이루어진 워드라인 전압 풀다운부를 구비하여 DRAM의 데이터 보유능력을 향상시킬 수 있다.
이하, 첨부한 도면을 첨부하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 3은 본 발명에 따른 DRAM의 음전위 워드라인 전압 공급회로를 나타낸 회로도로서, 이 회로는 고전압(Vpp)과 접지전압 단자 사이에 배치되며 워드라인 구동 신호(A)에 턴온되어 고전압을 인가하는 제 1트랜지스터(Q1)와 상기 워드라인 구동 신호(A)가 인에이블상태에서 프리챠지로 변경될 때 인에이블되는 신호(Ad)에 턴온되어 접지전압을 인가하는 제 2트랜지스터(Q2)를 갖는 워드라인 구동부(100)와, 셀 트랜지스터(Q3)와 이 셀 트랜지스터(Q3)의 소스에 연결된 커패시터(C)로 이루어진 메모리 셀(110)과, 워드라인 구동부(10)의 출력과 메모리 셀(110)의 셀 트랜지스터(Q3) 게이트 사이에 연결되는 워드라인(Word line)과, 메모리 셀(110)의 셀 트랜지스터(Q3) 드레인에 연결되는 비트라인(Bit line)과, 워드라인 디스에이블 신호(WLC)를 소정시간 천이한 제 1제어신호(wlc1)와 워드라인 구동 신호(A)가 인에이블상태에서 프리챠지로 변경될 때 인에이블되는 제 2제어신호(wlc2)를 발생하는 제어신호 발생부(130)와, 제어신호 발생부(130)의 제 1제어신호(wlc1)에 턴온되어 기판 바이어스전압(Vbb)을 워드라인(Word line)에 공급하는 제 3트랜지스터(Q4)와, 제 2제어신호(wlc2)에 턴온되어 접지전압(GND)을 워드라인(Word line)에 공급하는 제 4트랜지스터(Q5)로 이루어진 워드라인 전압 풀다운부(120)로 구성되어 있다.
상기와 같이 구성된 본 발명의 DRAM의 음전위 워드라인 전압 공급회로는 0V보다 낮은 전위의 소스는 통상의 기판바이어스전압(Vbb) 발생기를 그대로 사용할 수 있으며 특히 워드라인 전압 풀다운부(120)의 제 3 및 제 4트랜지스터(Q4,Q5)의 턴온 및 오프시간을 순차적으로 조정하여 워드라인이 Vpp에서 접지전압으로 그리고 Vbb로 낮아지도록 하여 워드라인에 걸리는 노이즈 및 메모리 셀트랜지스터(Q3)의 누설전류를 최소로 줄인다.
워드라인 구동부(100)의 제 2트랜지스터(Q2)는 워드라인이 인에이블상태에서 프리챠지상태로 들어갈 때 잠시동안만 온상태로 두는 Ad에 의해 워드라인의 전위를 접지전위로 낮추어 주는 역할을 한다. 이때, Ad는 워드라인이 프리챠지상태로 들어가는 초기에만 제 2트랜지스터(Q2)를 턴온시키도록 워드라인 구동신호(A)를 입력받아서 워드라인 레벨 변경신호 발생부(102)를 통해 생성된다.
그리고, 워드라인 전압 풀다운부(120)의 제 4트랜지스터(Q5)는 제 1상기 제 2트랜지스터(Q2)가 온될 때 wlc1에 의해 워드라인의 전위가 빨리 접지전위로 떨어지는 것을 도와주는 역할을 한다. 또한, 제 3트랜지스터(Q4)는 워드라인이 접지전위로 떨어진 후 온되어 워드라인이 다시 선택될 때까지 워드라인을 0보다 낮은 Vbb로 잡아주기 위한 역할을 한다.
그리고, 제어신호 발생부(130)는 제 1제어신호(wlc1)와 제 2제어신호(wlc2)를 발생하여 워드라인 전압 풀다운부(120)의 제 3트랜지스터(Q4)와 제 4트랜지스터(Q5)가 동시에 턴온되지 않게 하여 접지와 Vbb사이에 전류경로가 생성되는 것을 방지하는 역할을 한다.
그러면, 상기와 같이 구성된 본 발명의 DRAM의 음전위 워드라인 전압 공급회로는 워드라인이 선택되지 않았을 경우에 Ad신호와 제어신호 발생부(130)를 통해서 발생된 제 1제어신호(wlc1)에 의해 워드라인(Word line)의 전위가 접지레벨로 떨어뜨린 다음, Ad와 wlc1 신호를 로우 레벨로 천이하여 워드라인 구동부(100)의 제 2트랜지스터(Q2)와 워드라인 전압 풀다운부(120)의 제 4트랜지스터(Q5)를 턴오프시킨다. 그 다음 워드라인 전압 풀다운부(120)의 제 3트랜지스터(Q4)를 온시켜서 워드라인(Word line)에 음전압인 Vbb(-1V)를 공급한다.
반면에 워드라인이 선택되었을 때는 워드라인 구동부(100)의 제 2트랜지스터(Q2)와 워드라인 전압 풀다운부(120)의 제 4트랜지스터(Q5)가 이미 턴오프되어 있으므로 제어신호 발생부(130)의 제 2제어신호(wlc2)에 의해 워드라인 전압 풀다운부(120)의 제 3트랜지스터(Q4)가 오프되어 워드라인(Word line)에 음전압인 Vbb(-1V)의 공급을 차단하고, 워드라인 구동신호(A)에 의해 워드라인 구동부(100)의 제 1트랜지스터(Q1)가 온되어 워드라인(Word line)에 고전압(Vpp)을 인가해준다.
도 4는 도 3의 워드라인 레벨 변경신호 발생부의 상세 회로도로서, 이 회로(102)는 워드라인 구동신호(A)를 입력받아서 순차적으로 반전시키는 제 1 내지 제 3인버터(I1,I2,I3)와 상기 인버터들 사이에서 전압레벨을 보상하기 위한 제 1 및 제 2커패시터(C1,C2)와, 상기 구동신호(A)와 제 3인버터(I3)의 출력을 부정논리곱하는 낸드게이트(NAND)와, 이에 연결된 제 4인버터(I4) 및 레벨 천이기(102_2)로 구성되어 있다.
도 5는 도 3의 워드라인 전압 풀다운부로 공급되는 제어신호 발생회로의 상세 회로도로서, 이 회로(120)는 워드라인 디스에이블신호(WLC)를 소정시간 지연시키는 다수의 홀수개 인버터들(I4∼I10)과, 상기 WLC신호와 인버터 I10의 출력을 부정논리곱하는 제 1낸드게이트(NAND1)와, 상기 WLC신호와 인버터 I9의 출력을 부정논리곱하는 제 2낸드게이트(NAND2)와, 상기 낸드게이트(NAND1,NAND2)로부터 각각 출력된 신호를 반전하는 인버터들(I11,I12)과, 이를 레벨 천이하여 각각 제 1 및 제 2제어신호(wlc1,wlc2)를 발생하는 제 1 및 제 2레벨천이기(132,134)로 구성되어 있다.
도 6은 본 발명에 따른 DRAM의 음전위 워드라인 전압 공급회로의 동작을 설명하기 위한 타이밍도이다.
이를 참조하면 상기와 같이 구성된 본 발명의 동작은, 첫 번째 워드라인이 프리챠지 상태(①)에 있을 때 워드라인 디스에이블신호인 WLC는 하이레벨상태에 있으며 wlc1은 로우레벨, wlc2는 하이레벨 상태에 있으므로 워드라인 전압 풀다운부(120)의 제 3트랜지스터(Q4)는 온되고 제 4트랜지스터(Q5)는 오프된다. 또한 워드라인 구동신호인 A는 하이레벨 상태인 Vpp전위를 유지하고 있는 반면에 Ab는 로우레벨을 유지하고 있어서 워드라인 구동부(100)의 제 1트랜지스터(Q1)와 제 2트랜지스터(Q2)가 모두 오프상태에 있게 된다.
이에 따라, 워드라인 전압 풀다운부(120)의 제 3트랜지스터(Q4)만이 온 상태에 있으며 이 트랜지스터(Q4)에 의해 워드라인(Word line)과 기판 바이어스 전압(Vbb) 단자사이에는 채널이 형성되므로 워드라인은 음전위의 Vbb로 유지된다.
그 다음, 본 발명의 회로가 워드라인 인에이블 상태(②)로 들어가면 WLC는 로우레벨로 바뀌게 되며 이것에 의해 wlc2도 로우레벨로 되어 워드라인 전압 풀다운부(120)의 제 3트랜지스터(Q4)를 오프상태로 만들어 워드라인을 Vbb로부터 분리시킨다. 그리고, 워드라인 구동신호(A)가 레벨 천이되어 접지전압으로 떨어지면 워드라인 구동부(100)의 제 1트랜지스터(Q1)가 온되어서 워드라인에 고전압인 Vpp을 인가하게 된다. 이때, Ab와 wlc1는 로우레벨 상태를 유지하고 있으므로 제 2트랜지스터(Q2)와 워드라인 전압 풀다운부(120)의 제 4트랜지스터(Q5)는 계속 오프상태를 유지한다.
다시 워드라인이 프리챠지 상태(③)로 들어가면 워드라인 구동신호(A)는 Vpp 전위로 올라가고 Ab는 워드라인 레벨 변경신호 발생부(120)에 의해서 3개의 인버터와 2개의 커패시터를 통해서 지연시간동안 하이레벨 상태로 유지된다.
이에 워드라인 구동부(100)의 제 2트랜지스터(Q2)가 온되어 Vpp전위로 충전되어 있는 워드라인 전위를 접지 레벨로 끌어내린다. 그리고, 워드라인 디스에이블 신호(WLC)가 하이레벨로 천이됨에 따라 제어신호 발생부(130)를 통해 wlc1가 7개의 인버터 지연시간동안 하이레벨 상태에 있게 되고 이때 워드라인 전압 풀다운부(120)의 제 4트랜지스터(Q5)가 온되어 워드라인의 전위를 접지레벨로 끌러내리도록 한다. 이와 같이 제 2트랜지스터(Q2)와 제 4트랜지스터(Q5)가 시간차를 두고 온됨에 따라서 워드라인에서 접지로 흐르는 전류의 피크치가 감소되어 접지전위의 흔들림을 막아준다.
또한, 워드라인이 접지전위가 된 후 wlc1이 로우레벨 상태가 되기 직전(1개의 인버터 지연시간전)에 wlc2가 하이레벨 상태가 되어 워드라인 전압 풀다운부(120)의 제 3트랜지스터(Q4)를 온시켜 워드라인을 음전위의 Vbb로 잡아준다.
한편, wlc1와 wlc2가 두 번째 프리챠지 상태에서 모두 하이레벨로 소정 구간 겹치는 이유는, 제 3트랜지스터(Q4) 및 제 4트랜지스터(Q5)를 인버터 1개의 지연시간동안만 온상태로 만들어서 워드라인이 플로팅되는 것을 막기 위함이다.
따라서, DRAM이 고집적화될수록 커패시터의 크기가 작아질 뿐만 아니라 셀 트랜지스터의 채널크기도 작아짐에 따라 메모리 셀 트랜지스터의 누설 전류량의 더 커지므로 본 발명은 워드라인 디스에이블시 워드라인에 기판 바이어스 전압을 공급할 수 있는 트랜지스터와 접지전압을 공급하는 트랜지스터를 구비함으로써 워드라인에 접지전압보다 낮은 음전위를 인가하여 메모리 셀 트랜지스터의 서브-문턱전류를 크게 줄인다.
그러므로, 본 발명은 DRAM의 데이터 보유능력을 향상시킬 수 있어 긴 데이터 보유시간을 필요로하는 저전력 DRAM에 적용이 가능하다.

Claims (5)

  1. 워드라인의 전압에 응답하여 턴온되는 셀 트랜지스터와 상기 셀 트랜지스터와 연결된 비트라인을 통해서 인가된 데이터를 저장하는 커패시터를 갖는 DRAM장치에 있어서,
    워드라인 구동 신호와 상기 워드라인 구동 신호가 인에이블상태에서 프리챠지로 변경될 때 인에이블되는 신호에 응답하여 각각 턴온되어 워드라인에 소정 전위의 전압을 인가하는 제 1 및 제 2트랜지스터를 가지는 워드라인 구동부;
    워드라인 디스에이블 신호를 소정시간 천이한 1제어신호와 상기 워드라인 구동 신호가 인에이블상태에서 프리챠지로 변경될 때 인에이블되는 제 2제어신호를 발생하는 제어신호 발생부; 및
    상기 제어신호 발생부의 제 1제어신호에 응답하여 기판 바이어스전압을 워드라인에 공급하는 제 3트랜지스터와, 제 2제어신호에 응답하여 접지전압을 워드라인에 공급하는 제 4트랜지스터로 이루어진 워드라인 전압 풀다운부를 구비하는 것을 특징으로 하는 DRAM의 음전위 워드라인 전압 공급회로.
  2. 제 1항에 있어서, 상기 워드라인 구동부의 제 1트랜지스터는 PMOS, 제 2트랜지스터는 NMOS로 이루어진 것을 특징으로 하는 DRAM의 음전위 워드라인 전압 공급회로.
  3. 제 1항에 있어서, 상기 제 2트랜지스터를 구동시키기 위한 인에이블 신호를 발생하는 워드라인 레벨 변경신호 발생부는 워드라인 구동신호를 입력받아서 순차적으로 반전시키는 제 1 내지 제 3인버터와, 상기 인버터들 사이에서 전압레벨을 보상하기 위한 제 1 및 제 2커패시터들과, 상기 워드라인 구동신호와 제 3인버터의 출력을 부정논리곱하는 낸드게이트와, 이에 연결된 제 4인버터 및 레벨 천이기를 포함하는 것을 특징으로 하는 DRAM의 음전위 워드라인 전압 공급회로.
  4. 제 1항에 있어서, 상기 워드라인 전압 풀다운부의 제 3 및 제 4트랜지스터는 NMOS로 이루어진 것을 특징으로 하는 DRAM의 음전위 워드라인 전압 공급회로.
  5. 제 1항에 있어서, 상기 워드라인 전압 풀다운부로 제 1 및 제 2제어신호를 공급하기 위한 제어신호 발생회로는 워드라인 디스에이블신호를 소정시간 지연시키는 다수의 홀수개 인버터들과, 상기 WLC신호와 상기 마지막번째 인버터의 출력을 부정논리곱하는 제 1낸드게이트와, 상기 WLC신호와 상기 다수개의 인버터들중에서 마지막 짝수번째 인버터의 출력을 부정논리곱하는 제 2낸드게이트와, 상기 낸드게이트로부터 각각 출력된 신호를 반전하는 인버터들과, 이를 레벨 천이하여 각각 제 1제어신호 및 제 2제어신호를 발생하는 제 1 및 제 2레벨천이기를 포함하는 것을 특징으로 하는 DRAM의 음전위 워드라인 전압 공급회로.
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