CN111690411B - 硅刻蚀液和半导体结构的刻蚀方法 - Google Patents

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Abstract

本发明涉及一种硅刻蚀液以及一种半导体结构的刻蚀方法。该硅刻蚀液包括以体积分数计的1‑2份氟化氢、1‑3.3份过氧化氢和94.7‑98份去离子水。该半导体结构的刻蚀方法，包括：制备本发明的该硅刻蚀液；提供半导体结构，所述半导体结构的表面上覆盖待刻蚀硅层；以及将所述半导体结构浸泡在所述硅刻蚀液中，至少使所述待刻蚀硅层与所述硅刻蚀液接触。本发明的硅刻蚀液刻蚀速率稳定，具有较好的润湿性能，有利于具有高深宽比的孔状结构中的硅层刻蚀，并且适于大规模批量生产的应用场景。

Description

硅刻蚀液和半导体结构的刻蚀方法
技术领域
本发明涉及集成电路的制造领域，尤其涉及一种用于刻蚀硅的硅刻蚀液以及半导体结构的刻蚀方法。
背景技术
在集成电路领域中，在半导体硅片完成所有制程之后要进行晶圆允收测试(WAT,Wafer Acceptance Test)，即针对硅片上的各种测试结构进行电性测试。简单而言，晶圆允收测试是在被测芯片Test line的器件上施加一定大小和方向的电流或电压，监控被测器件的电压或电流来反映被测器件的电学特性，例如阈值电压、击穿电压、导通电流、漏电流、接触电阻、电容等。晶圆允收测试的结果是晶圆验收的重要依据。
随着半导体技术的发展，三维存储器的层数从32层、64层到128层乃至更多层逐渐增加。在具有多层结构的3D NAND器件中往往包括一些深孔结构，这些深孔结构的内侧沉积有作为导电层的多晶硅，该多晶硅的厚度对晶圆的电学性能影响显著，从而影响晶圆允收测试的结果。为了控制深孔结构中多晶硅的厚度，目前常用的方法是采用SC1清洗液(NH4OH+H2O2)在60℃的温度下对多晶硅层进行清洗，也即微刻蚀，以减小多晶硅的厚度。然而，采用SC1清洗液具有以下问题：
(1)SC1清洗液中的氢氧化铵(NH4OH)在高温下易挥发，使酸浓度变小，刻蚀速率下降；
(2)SC1清洗液在清洗过程中所生成的副产物会抑制氢氧化铵的刻蚀作用，在持续的清洗过程中容易导致刻蚀速率很快降低，为了提高刻蚀速率，需要频繁地更换清洗液，增加酸量。
因此，现有的多晶硅清洗和刻蚀方法无法适应大规模的批量生产。
发明内容
本发明所要解决的技术问题是提供一种具有稳定刻蚀速率、可用于大规模量产中控制半导体结构上的硅层厚度的硅刻蚀液。
本发明为解决上述技术问题而采用的技术方案是一种硅刻蚀液，其特征在于，包括以体积分数计的1-2份氟化氢、1-3.3份过氧化氢和94.7-98份去离子水。
在本发明的一实施例中，所述硅刻蚀液的表面张力为69.98-71.02％。
在本发明的一实施例中，所述硅刻蚀液用于刻蚀多晶硅和/或氧化硅。
本发明为解决上述技术问题还提出一种半导体结构的刻蚀方法，包括：制备如上所述的硅刻蚀液；提供半导体结构，所述半导体结构的表面上覆盖待刻蚀硅层；以及将所述半导体结构浸泡在所述硅刻蚀液中，至少使所述待刻蚀硅层与所述硅刻蚀液接触。
在本发明的一实施例中，所述半导体结构包括叠层结构和穿过所述叠层结构的孔结构，所述叠层结构的表面和所述孔结构的侧壁覆盖所述待刻蚀硅层。
在本发明的一实施例中，所述待刻蚀硅层包括多晶硅和/或氧化硅。
在本发明的一实施例中，在将所述半导体结构浸泡在所述硅刻蚀液中之前包括：覆盖所述半导体结构中除待刻蚀硅层之外的结构。
在本发明的一实施例中，所述孔结构的深宽比大于80。
在本发明的一实施例中，所述硅刻蚀液的刻蚀温度范围是30-60℃。
在本发明的一实施例中，将所述半导体结构浸泡在所述硅刻蚀液中的时间范围是15-40分钟。
本发明的硅刻蚀液采用氟化氢代替现有SC1体系中的氢氧化铵。该硅刻蚀液具有不易挥发的优点，在对半导体结构中的硅层进行刻蚀时，不需频繁换酸，刻蚀温度低，刻蚀液的利用率高。该硅刻蚀液具有较低的表面张力，在对半导体结构中的硅层进行刻蚀时具有较好的润湿性能，尤其有利于具有高深宽比的孔状结构中的硅层刻蚀。该硅刻蚀液的刻蚀速率稳定，刻蚀负载效应小，有利于控制所要刻蚀的厚度。本发明的硅刻蚀液和刻蚀方法，适用于大规模批量生产的应用场景。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1A和1B是采用SC1清洗液进行硅刻蚀的效果示意图；
图2是本发明一实施例的半导体结构的刻蚀方法的示例性流程图；
图3A和3B根据本发明一实施例的刻蚀方法进行刻蚀的过程示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
本申请中使用了流程图用来说明根据本申请的实施例的系统所执行的操作。应当理解的是，前面或下面操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。
在半导体IC制程中，通常采用湿法清洗和干法清洗在不破坏晶圆表面特性及电特性的前提下，有效地使用化学溶液或气体清除残留在晶圆上的微尘、金属离子及有机物等杂质。湿法清洗包括RCA清洗法，该方法是依靠溶剂、酸、表面活性剂和水组成清洗液，在不破坏晶圆表面特征的情况下通过喷射、净化、氧化、蚀刻和溶解去除晶片表面污染物、有机物及金属离子污染等。常用的RCA清洗液为APM(Ammonium hydroxide/hydrogen peroxide/DI water Mixture)，即氢氧化铵(NH4OH)、过氧化氢(H2O2)和去离子水(DI water)的混合物，也就是氨水和双氧水的混合物。APM通常被称为SC1清洗液，通常用于氧化和微蚀刻以去除表面颗粒、有机污染物和金属化污染物。
图1A和1B是采用SC1清洗液进行硅刻蚀的效果示意图。参考图1A所示，待刻蚀的半导体结构中包括衬底110、叠层结构120、深孔130以及沉积在叠层结构120上方的硅层140和沉积在深孔130中的硅层150。参考图1B所示，经过SC1清洗液的清洗之后，叠层结构120上方的硅层141和沉积在深孔131中的硅层151相对于图1A中的硅层140、150都有所减薄，深孔131的孔径相对于图1A中的深孔130的孔径有所扩大。
采用SC1清洗液进行硅刻蚀的包括以下三个反应过程：
过程一：Si+2H2O2→SiO2+2H2O
过程二：2NH4OH+SiO2→(NH4)2SiO3+H2O
过程三：Si+2OH-+2H2O→SiO2(OH)2 2-+2H2↑
氢氧化铵(NH4OH)对硅层(Si)的刻蚀速率很快，对所要刻蚀的厚度不易掌控。因此，为了获得较为稳定的硅刻蚀速率，需要加入过氧化氢(H2O2)先对硅层产生氧化作用。如过程一中的反应公式所示，过氧化氢和硅层反应生成二氧化硅(SiO2)，从而抑制NH4OH直接刻蚀硅层。
在对硅层的刻蚀过程中存在刻蚀负载效应，即当局部刻蚀气体/液体的消耗大于供给而引起的刻蚀速率下降或分布不均的效应。如过程二的反应公式所示，氢氧化铵对二氧化硅进行刻蚀，生成副产物(NH4)2SiO3。(NH4)2SiO3在硅层表面上的累积会抑制氢氧化铵对二氧化硅的刻蚀作用，从而导致硅层表面上的二氧化硅累积，进一步地影响氢氧化铵对硅层的刻蚀，导致整体的刻蚀速率变慢。在实际应用中，可能同时将多片晶圆放入刻蚀液中同时进行刻蚀。由于这一原因，也使得对单片晶圆刻蚀的厚度跟多片晶圆刻蚀的厚度差别很大。
此外，通常的SC1清洗液中，NH4OH：H2O2：H2O的体积比为1：2：100，温度为60℃。其中的氨水和双氧水浓度都不高，并且氨水易挥发，双氧水易分解，当氨水和双氧水浓度发生少量变化时，刻蚀速率变化明显，影响对硅层的刻蚀。为了补偿氨水和双氧水的浓度，需要频繁的进行换酸或加酸。
在本发明的实施例中，采用稀释的氟化氢(Diluted HF,DHF)和双氧水所组成的硅刻蚀液代替通常的SC1清洗液对硅层进行刻蚀。因此，本发明的硅刻蚀液包括：氟化氢、过氧化氢和去离子水。当应用本发明的硅刻蚀液对硅层进行刻蚀时，氟化氢和过氧化氢与硅层的反应包括以下三个反应过程：
过程一：Si+2H2O2→SiO2+2H2O
过程二：SiO2+4HF→SiF4↑+2H2O
过程三：SiF4+2HF→H2SiF6
其中，过程一与使用SC1清洗液相同，过氧化氢和硅层反应生成二氧化硅。在过程二，氟化氢与过程一的产物二氧化硅发生反应，生成SiF4气体和水。
在过程三中，SiF4气体和氟化氢反应生成的H2SiF6是一种弱电解质。当反应体系中的H2SiF6累积到一定程度时，会抑制SiF4向H2SiF6转化，从而打破二氧化硅与氟化氢反应的平衡状态，导致氟化氢刻蚀二氧化硅的速率变慢，产生刻蚀负载效应。即便如此，由于SiF4气体在一定的温度条件下易挥发逸出，因此与使用SC1清洗液相比，使用本发明的硅刻蚀液所产生的刻蚀负载效应相对较小。
需要说明，过程一至三并不用于限制本发明的硅刻蚀液与硅层发生反应的顺序。在实际应用中，过程一的氧化作用、过程二的刻蚀作用及过程三的产生副产物的过程交替进行。
在一些实施例中，本发明的硅刻蚀液可以用于刻蚀多晶硅和/或氧化硅。本发明对包括多晶硅和/或氧化硅的具体半导体结构不做限制。优选地，本发明的硅刻蚀液用于刻蚀包括深孔结构的半导体结构。该深孔结构指在叠层结构中所形成具有高深宽比的孔，例如深宽比超过80。
在一些实施例中，本发明的硅刻蚀液的表面张力小于SC1清洗液的表面张力。刻蚀液的表面张力与其润湿性能相关，表面张力越小，润湿性能越好。
本发明的硅刻蚀液包括以体积分数计的1-2份氟化氢、1-3.3份过氧化氢和94.7-98份去离子水。这里的氟化氢指49％HF，过氧化氢指31％H2O2。
在一些实施例中，本发明的硅刻蚀液由氟化氢、过氧化氢和去离子水组成，其中各组分的体积分数的范围分别为：氟化氢1％-2％，过氧化氢1-3.3％，去离子水94.7-98％。
表一是根据本发明的几种不同组分配比的硅刻蚀液的表面张力的测量结果。
表一：
Figure GDA0002595749580000061
在表一中，“组分配比”显示出了本发明的硅刻蚀液中的氟化氢、过氧化氢和去离子水(DI)的体积分数，即溶质的体积占全部溶液体积的百分数。如表一所示，将去离子水也作为一种溶质，则三种溶质的百分数的总数为100。“测试数据”即测量该硅刻蚀液的表面张力的结果，表面张力的单位是mN/m，1mN/m＝0.001牛顿/米。
本发明对测量硅刻蚀液的表面张力的方法不做限制，可以采用任何本领域的测量方法或仪器来测量本发明的硅刻蚀液以及SC1清洗液的表面张力。为了和SC1清洗液的表面张力进行比对，优选地采用相同的方法分别测量本发明硅刻蚀液以及所要进行对比的SC1清洗液的表面张力。
如表一所示，本发明对硅刻蚀液中的三种溶质采用了四种不同的组分配比，并获得了四个对应的表面张力值。对每一种组分配比的硅刻蚀液的表面张力进行多次测量，获得多次测量结果的平均值。表一中每一组硅刻蚀液所对应的表面张力值是多次测量结果的平均值。在表一的四组硅刻蚀液所对应的表面张力值中，最大值为71.02mN/m，最小值为69.98mN/m，平均值为70.49mN/m。
本发明采用相同的方法对组分配比是NH4OH：H2O2：H2O＝1：2：100的SC1清洗液进行了测量，其表面张力为72.35mN/m。可见，本发明的硅刻蚀液的表面张力小于SC1清洗液的表面张力，即本发明的硅刻蚀液的润湿性能比SC1清洗液的润湿性能好，该硅刻蚀液对硅层的刻蚀效果也更好，尤其适合于对深孔结构中硅层的刻蚀。
使用本发明的硅刻蚀液进行刻蚀时，反应体系的温度范围是30-60℃。该温度小于SC1清洗液的使用温度，因此，使用本发明的硅刻蚀液进行刻蚀不需要复杂的温控系统以及冷却系统等。由于温度较低，更进一步降低了硅刻蚀液的挥发性，提高了刻蚀的稳定性和效率。
本发明的硅刻蚀液中的氟化氢具有不易挥发的优点，刻蚀速率稳定，刻蚀负载效应小，有利于对刻蚀厚度的控制。本发明的硅刻蚀液中的氟化氢浓度相对较高，在反应中所发生的少量的浓度变化对反应体系的影响不大，因此不需要频繁的换酸或加酸。与SC1清洗液相比，本发明的硅刻蚀液适于大规模批量生产的应用场景。
表二是本发明的硅刻蚀液的刻蚀速率和SC1清洗液的刻蚀速率的比较结果。其中所采用的硅刻蚀液的组分配比是HF：H2O2：H2O＝1：1.5：100。对应于表一中的描述方法，其中各组分的体积分数分别是HF：1％，H2O2：1.5％，DI：97.5％，在本发明的硅刻蚀液的组分配比范围之内。其中所采用的SC1清洗液的组分配比是NH4OH：H2O2：H2O＝1：2：100。
表二：
Figure GDA0002595749580000071
Figure GDA0002595749580000081
在表二中，“17点”指在一片晶圆上均匀选取了17个点，并测量每个点的刻蚀速率，根据该17个测量点获得一组测量值；“49点”指在一片晶圆上均匀选取了49个点，并测量每个点的刻蚀速率，根据该49个测量点获得另一组测量值。可以理解，对于圆形的晶圆片来说，该17个点或49个点可以均匀分布在圆形表面上。本发明对于具体的测量点的位置不做限制。表二中的数据指从测量点所获得的刻蚀速率，单位是
Figure GDA0002595749580000082
在表二中，Max是该组测量点的刻蚀速率中的最大值，Mean是该组测量点的刻蚀速率的平均值，Min是该组测量点的刻蚀速率的最小值，Range是该组测量点的刻蚀速率的最大值和最小值之差的绝对值，Std是该组测量点的刻蚀速率的标准差。
本发明的硅刻蚀液具有各向同性，即刻蚀速率在各个方向上大致都是相同的。即硅刻蚀液对晶圆表面材料的刻蚀速率相当于硅刻蚀液对孔结构中的材料的刻蚀速率。由于孔结构中的刻蚀速率较表面材料的刻蚀速率难以测定，因此，可以通过测量硅刻蚀液对处于晶圆表面的硅层的刻蚀速率来反映深孔中的硅层的刻蚀速率。在一些实施例中，表二中的测量点都位于晶圆表面。在一些实施例中，在晶圆表面选取靠近孔结构的位置点来测量刻蚀速率，例如以孔结构为圆心，选取围绕该孔结构的同心圆上的多个位置点。
对晶圆上多个位置点的刻蚀速率进行测量可以判断刻蚀结果的均匀性。根据所要形成的器件性能的要求不同，对刻蚀速率的均匀性的要求也不同。通常是根据表二中所记录的晶圆上多个测量点的刻蚀速率的最大值、最小值、平均值、标准差等数值来判断刻蚀效果。
根据表二所示，本发明的硅刻蚀液的刻蚀速率可以与SC1清洗液的刻蚀速率相匹配(Match)，即采用本发明的硅刻蚀液的刻蚀效果相当于SC1清洗液的刻蚀效果。因此，完全可以采用本发明的硅刻蚀液来代替SC1清洗液对硅层进行刻蚀和厚度控制。并且，采用本发明的硅刻蚀液还具有前文所述的优于SC1清洗液的优点，更加适用于大规模批量生产的应用场景。
图2是本发明一实施例的半导体结构的刻蚀方法的示例性流程图。参考图2所示，该实施例的刻蚀方法包括以下步骤：
步骤210：制备硅刻蚀液。
本步骤中所制备的硅刻蚀液指本发明前文所述的硅刻蚀液，该硅刻蚀液包括以体积分数计的1-2份氟化氢、1-3.3份过氧化氢和94.7-98份去离子水。
在一些实施例中，该硅刻蚀液中各组分的体积分数范围分别为：氟化氢1％-2％，过氧化氢1-3.3％，去离子水94.7-98％。
需要说明，前文关于本发明的硅刻蚀液的说明内容都适于说明本发明的刻蚀方法中所使用的硅刻蚀液，在此不再展开说明。
步骤220，提供半导体结构，该半导体结构的表面上覆盖待刻蚀硅层。
本发明对本步骤所提供的半导体结构不做具体限制，只要该半导体结构的表面上覆盖有待刻蚀硅层。这里的待刻蚀硅层的材料可以是任意包含硅的材料。
在一些实施例中，该待刻蚀硅层包括多晶硅和/或氧化硅。
在一些实施例中，该半导体结构包括叠层结构和穿过叠层结构的孔结构，该叠层结构的表面和孔结构的侧壁覆盖待刻蚀硅层。根据本发明的硅刻蚀液的特点，尤其适合于对深孔结构中硅层的刻蚀，相较于SC1清洗液来说，本发明的硅刻蚀液具有更好的刻蚀效果，更易于控制硅层的刻蚀厚度。
在一些实施例中，该半导体结构中的孔结构是高深宽比的孔，例如深宽比超过80。
图3A和3B是根据本发明一实施例的刻蚀方法进行刻蚀的过程示意图。参考图3A所示，该半导体结构包括衬底310、叠层结构320和穿过该叠层结构320的孔结构330。其中，衬底310可以是硅衬底(Si)、锗衬底(Ge)、锗化硅衬底(SiGe)、绝缘体上硅(SOI，Silicon onInsulator)或绝缘体上锗(GOI，Germanium on Insulator)等。在一些实施例中，该衬底310还可以为包括其他元素半导体或化合物半导体的衬底，如GaAs、InP或SiC等。衬底310还可以是叠层结构，例如Si/SiGe等。衬底310还可以包括其他外延结构，例如绝缘体上锗硅(SGOI)等。在一些实施例中，衬底310可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆等。衬底310可以已经经过了一些必要的处理，例如已形成公共有源区以及已经经过了必要的清洗等。
如图3A所示，该实施例的叠层结构320是由两个子叠层结构堆叠而成，包括第一子叠层结构321和第二子叠层结构322。在这些实施例中，在第一子叠层结构321中形成有第一孔结构331，在第二子叠层结构322中形成有第二孔结构332。将第一子叠层结构321和第二子叠层结构322堆叠在一起之后，第一孔结构331和第二孔结构332相互连通，显然，二者的交界处由于横截面积的不同而造成该孔结构330的侧壁不是呈直线，而是发生了转折。图3不用于限制子叠层结构的数量，在其他的实施例中可以是多个子叠层结构堆叠在一起，从而形成具有高深宽比的孔结构。
图3A所示是本发明的半导体结构的一个示例，本发明的刻蚀方法也可以用于图1A所示的半导体结构以及其他各种半导体结构。
叠层结构320可为第一材料层341和第二材料层342交替层叠的叠层。第一材料层341和第二材料层342可以是选自以下材料并且至少包括一种绝缘介质，例如氮化硅、氧化硅、非晶碳、类金刚石无定形碳、氧化锗、氧化铝等及其组合。第一材料层341和第二材料层342具有不同的刻蚀选择性。例如可以是氮化硅和氧化硅的组合、氧化硅与未掺杂的多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等。叠层结构320的第一材料层341和第二材料层342的沉积方法可以包括化学气相沉积(CVD、PECVD、LPCVD、HDPCVD)、原子层沉积(ALD)，或物理气相沉积方法如分子束外延(MBE)、热氧化、蒸发、溅射等其各种方法。第一材料层341可为栅极层或伪栅极层，第二材料层342为介质层。作为栅极牺牲层的材料可以是例如氮化硅层。作为栅极层的材料可以是导电材料例如金属钨、钴、铜、镍等，也可以是多晶硅、掺杂硅或其任何组合。作为介质层的材料可以是例如氧化硅、氧化铝、氧化铪、氧化钽等。
参考图3A所示，在该叠层结构320的上表面覆盖有待刻蚀硅层351，在孔结构330的侧壁上也覆盖有待刻蚀硅层352。待刻蚀硅层351、352是相互连接的。可以在同一个步骤中同时形成待刻蚀硅层351、352。
步骤230，将该半导体结构浸泡在硅刻蚀液中，至少使该待刻蚀硅层与硅刻蚀液接触。
在该步骤中，将半导体结构浸泡在硅刻蚀液中，以实现对待刻蚀硅层的刻蚀。本发明对半导体结构浸泡在硅刻蚀液中的方式不做限制，可以将整个半导体结构，例如将包括半导体结构的整个晶圆完全的浸泡在硅刻蚀液中。为了对待刻蚀硅层进行刻蚀，至少使具备待刻蚀硅层的结构与硅刻蚀液接触。
在一些实施例中，在本步骤将半导体结构浸泡在所述硅刻蚀液中之前，还包括覆盖半导体结构中除待刻蚀硅层之外的结构。这样可以将不需要被本发明的硅刻蚀液所刻蚀的部分覆盖起来，避免这部分结构被刻蚀。具体地覆盖方法可以是，例如采用图案化掩模，在无需刻蚀的部分结构上沉积阻挡层，该阻挡层可以阻挡刻蚀液对该部分结构的刻蚀。
参考图3B所示，其中示出了经过本发明的刻蚀方法之后的半导体结构。图3A中的待刻蚀硅层351经过刻蚀之后形成图3B中的硅层353，图3A中的待刻蚀硅层352经过刻蚀之后形成图3B中的硅层354。硅层353、354的厚度与待刻蚀硅层351、352相比明显变薄。半导体结构中除待刻蚀硅层之外的其他部分没有变化。
在本发明的刻蚀方法中，通过控制硅刻蚀液的各组分的配比、刻蚀温度、刻蚀时间等参数，可以达到对所刻蚀的硅层厚度的控制。
在一些实施例中，在刻蚀过程中，控制硅刻蚀液的刻蚀温度范围在30-60℃之内。与SC1清洗液相比，本发明的硅刻蚀液所需的刻蚀温度较低，进一步的降低了刻蚀组分的挥发和刻蚀液的消耗，提高了刻蚀液的利用率。
在一些实施例中，将半导体结构浸泡在硅刻蚀液中的时间范围是15-40分钟。
可以理解，根据对所要刻蚀的硅层厚度的要求不同，可以在本发明所公开的硅刻蚀液的组分配比的范围内任意改变各组分的配比，同时在刻蚀过程中，通过控制刻蚀液的温度和刻蚀时间，以获得理想的硅层厚度。
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (10)

1.一种硅刻蚀液，其特征在于，包括以体积分数计的1-2份氟化氢、1-3.3份过氧化氢和94.7-98份去离子水，所述硅刻蚀液的表面张力小于SC1清洗液的表面张力。
2.如权利要求1所述的硅刻蚀液，其特征在于，所述硅刻蚀液的表面张力为69.98-71.02mN/m。
3.如权利要求1所述的硅刻蚀液，其特征在于，所述硅刻蚀液用于刻蚀多晶硅和/或氧化硅。
4.一种半导体结构的刻蚀方法，包括：
制备如权利要求1-3任一项所述的硅刻蚀液；
提供半导体结构，所述半导体结构的表面上覆盖待刻蚀硅层；以及
将所述半导体结构浸泡在所述硅刻蚀液中，至少使所述待刻蚀硅层与所述硅刻蚀液接触。
5.如权利要求4所述的刻蚀方法，其特征在于，所述半导体结构包括叠层结构和穿过所述叠层结构的孔结构，所述叠层结构的表面和所述孔结构的侧壁覆盖所述待刻蚀硅层。
6.如权利要求4所述的刻蚀方法，其特征在于，所述待刻蚀硅层包括多晶硅和/或氧化硅。
7.如权利要求4所述的刻蚀方法，其特征在于，在将所述半导体结构浸泡在所述硅刻蚀液中之前包括：覆盖所述半导体结构中除待刻蚀硅层之外的结构。
8.如权利要求5所述的刻蚀方法，其特征在于，所述孔结构的深宽比大于80。
9.如权利要求4所述的刻蚀方法，其特征在于，所述硅刻蚀液的刻蚀温度范围是30-60℃。
10.如权利要求4所述的刻蚀方法，其特征在于，将所述半导体结构浸泡在所述硅刻蚀液中的时间范围是15-40分钟。
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CN103668210A (zh) * 2012-09-11 2014-03-26 中芯国际集成电路制造(上海)有限公司 选择性晶体硅刻蚀液、晶圆硅片的刻蚀方法及其应用
JP6121959B2 (ja) * 2014-09-11 2017-04-26 株式会社東芝 エッチング方法、物品及び半導体装置の製造方法、並びにエッチング液
CN107507769B (zh) * 2017-08-31 2020-02-07 长江存储科技有限责任公司 一种刻蚀方法
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