CN111668230A - 半导体存储器装置 - Google Patents
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Abstract
公开一种半导体存储器装置。所述半导体存储器装置包括：栅电极，在基底上布置得沿垂直于基底的上表面的第一方向彼此分隔开；上绝缘层，布置在最上面的栅电极上；沟道结构，沿第一方向穿透上绝缘层和栅电极；以及串选择线切割绝缘层，使上绝缘层和最上面的栅电极水平地分离。串选择线切割绝缘层中的每个包括突起，该突起朝向最上面的栅电极突出，并且与第一栅电极位于相同水平上。
Description
本申请要求于2019年3月7日提交到韩国知识产权局的第10-2019-0026325号韩国专利申请的权益，所述韩国专利申请的公开通过引用整体包含于此。
技术领域
发明构思涉及一种半导体存储器装置。更具体地，发明构思涉及一种具有增加的集成度的半导体存储器装置。
背景技术
多功能信息和/或通信装置需要大容量和高度集成的存储器装置。因此，期望具有高集成密度和良好电特性的存储器装置。
发明内容
发明构思提供了一种具有增加的集成度和增加的可靠性的半导体存储器装置以及制造该半导体存储器装置的方法。
附加方面将在下面的描述中部分地阐述，并且部分地将通过该描述而明显，或者可通过呈现的实施例的实践来获知。
根据发明构思的示例性实施例，一种半导体存储器装置包括：多个栅电极，在基底上布置得沿垂直于基底的上表面的第一方向彼此分隔开；多个绝缘层，布置在所述多个栅电极之间；上绝缘层，布置在所述多个栅电极中的最上面的栅电极上；多个沟道结构，沿第一方向穿透上绝缘层、所述多个栅电极以及所述多个绝缘层，所述多个沟道结构中的每个包括多个层并且具有圆形的截面；以及多个串选择线切割绝缘层，使上绝缘层和最上面的栅电极水平地分离。所述多个串选择线切割绝缘层中的每个包括突起，该突起朝向分离的最上面的栅电极突出，并且与分离的第一栅电极位于相同水平上。
根据发明构思的示例性实施例，一种半导体存储器装置包括：多个栅电极，在基底上布置得沿垂直于基底的上表面的第一方向彼此分隔开；多个绝缘层，布置在所述多个栅电极之间；上绝缘层，布置在所述多个栅电极中的最上面的栅电极上；多个沟道结构，沿第一方向穿透上绝缘层、所述多个栅电极以及所述多个绝缘层，所述多个沟道结构中的每个包括多个层并且具有圆形的截面；一对字线切割部，沿平行于基底的上表面的第二方向使所述多个栅电极和所述多个绝缘层分离；以及多个串选择线切割绝缘层，布置在所述一对字线切割部之间，并沿第二方向使上绝缘层和最上面的栅电极分离。所述多个串选择线切割绝缘层中的每个包括与分离的上绝缘层的侧壁分隔开的侧壁。
根据发明构思的示例性实施例，一种半导体存储器装置包括：多个栅电极，在基底上布置得沿垂直于基底的上表面的第一方向彼此分隔开，所述多个栅电极中的每个包括栅极导电层和覆盖栅极导电层的第一阻挡层，所述多个栅电极中的每个包括布置在基底上的至少一个地选择栅电极、布置在所述至少一个地选择栅电极上的多个字线栅电极以及布置在所述多个字线栅电极上的至少一个串选择栅电极；多个绝缘层，布置在所述多个栅电极之间；上绝缘层，布置在所述至少一个串选择栅电极上；多个沟道结构，沿第一方向穿透上绝缘层、所述多个栅电极以及所述多个绝缘层，所述多个沟道结构中的每个包括多个层并且具有圆形的截面；一对字线切割绝缘层，所述多个栅电极和所述多个绝缘层设置在所述一对字线切割绝缘层之间，所述一对字线切割绝缘层沿平行于基底的上表面的第二方向彼此分隔开，以及多个串选择线切割绝缘层，布置在所述一对字线切割绝缘层之间，并沿第二方向使上绝缘层和所述至少一个串选择栅电极分离。包括在所述至少一个串选择栅电极中的第一阻挡层位于上绝缘层与所述多个串选择线切割绝缘层中的每个之间。
附图说明
从以下结合附图的详细描述，将更清楚地理解发明构思的实施例，其中：
图1是根据一些实施例的半导体存储器装置的框图；
图2是根据一些实施例的半导体存储器装置的示意性透视图；
图3是用于解释根据一些实施例的半导体存储器装置的操作的电路图；
图4A是用于解释根据一些实施例的半导体存储器装置的剖视图；
图4B是图4A的区域的放大剖视图；
图5A是用于解释根据一些实施例的半导体存储器装置的剖视图；
图5B是图5A的区域的放大剖视图；
图6、图7和图8是用于解释根据另一些实施例的半导体存储器装置的剖视图；
图9是根据一些实施例的制造半导体存储器装置的方法的流程图；以及
图10至图12、图13A、图13B、图14A、图15A、图16、图17A、图18A和图19是剖视图，图14B、图15B、图17B和图18B是用于解释根据另一些实施例的制造半导体存储器装置的方法的平面图。
具体实施方式
现将参照附图更全面地描述实施例。在附图中，相同的附图标号可表示相同的元件，并且将省略对相同元件的重复描述。在以下附图中，为了描述方便和清楚，每层的厚度或尺寸被夸大，因此可能与实际形状和比例略微不同。
图1是根据一些实施例的半导体存储器装置10的框图。
参照图1，半导体存储器装置10包括存储器单元阵列50和外围电路60。根据一些实施例，半导体存储器装置10还可包括数据输入/输出(I/O)电路或I/O接口。
存储器单元阵列50连接到串选择线SSL、字线WL、地选择线GSL和位线BL。外围电路60包括控制逻辑单元61、行解码器62和页缓冲器63。根据一些实施例，存储器单元阵列50经由串选择线SSL、字线WL和地选择线GSL连接到行解码器62，经由位线BL连接到页缓冲器63，并且经由共源极线CSL连接到共源极线驱动器64。行解码器62接收地址ADDR，控制逻辑单元61接收命令信号CMD和控制信号CTRL。
图2是示意性地示出根据一些实施例的图1的半导体存储器装置10的结构的概念示图。
半导体存储器装置10包括存储器单元阵列50和外围电路60，并且半导体存储器装置10的这些组件可经由半导体制造工艺形成。
参照图1和图2，半导体存储器装置10包括第一半导体器件层L1和第二半导体器件层L2。根据一些实施例，第二半导体器件层L2沿第一方向(Z方向)布置在第一半导体器件层L1上。根据一些实施例，图1的存储单元阵列50可形成在第二半导体器件层L2中，并且外围电路60可形成在第一半导体器件层L1中。
第一半导体器件层L1可包括下基底。第一半导体器件层L1可包括形成在下基底上的半导体器件(诸如，晶体管)以及用于驱动半导体器件的布线。因此，例如，可形成与图1的控制逻辑单元61、行解码器62、页缓冲器63和共源极线驱动器64对应的电路。
第二半导体器件层L2可包括导电层和布置在导电层上的上基底。根据一些实施例，上基底的上表面和下基底的上表面可基本上垂直于第一方向(Z方向)，但是发明构思不限于此。根据一些实施例，上基底可包括多个层。第二半导体器件层L2可包括形成在上基底上的存储器单元阵列50。根据一些实施例，至少一个导电层可用于将共源电压供应给存储器单元阵列50。
根据一些实施例，用于将存储器单元阵列50连接到包括在第一半导体器件层L1中的外围电路60的导电图案可形成在第二半导体器件层L2中。根据一些实施例，多条字线WL可沿垂直于第一方向(Z方向)的第二方向(X方向)延伸。根据一些实施例，多条位线BL可沿垂直于第一方向(Z方向)的第三方向(Y方向)延伸。第一方向(Z方向)、第二方向(X方向)和第三方向(Y方向)可基本彼此垂直。下面使用的术语“竖直方向”可表示基本平行于第一方向(Z方向)的方向，术语“竖直水平”可表示沿第一方向(Z方向)距参考表面(例如，上基底的上表面)的高度。下面使用的术语“水平方向”可表示垂直于第一方向(Z方向)的方向。例如，水平方向可表示第三方向(Y方向)、第二方向(X方向)或第三方向与第二方向之间的任何方向。
可通过多条字线WL和多条位线BL访问包括在存储器单元阵列50中的存储器单元。多条字线WL和多条位线BL可电连接到形成在第一半导体器件层L1中的外围电路60。
因此，半导体存储器装置10可具有这样的结构：存储器单元阵列50和外围电路60沿第一方向(Z方向)布置，即，外围电路上单元(Cell-On-Peripheral Circuit或Cell-Over-Peripheral Circuit，COP)结构。根据一些实施例，除了存储器单元阵列50之外的电路可布置在存储器单元阵列50下方，因此COP结构可减小半导体存储器装置10的水平面积。因此，半导体存储器装置10的集成度可提高。
尽管在图2中半导体存储器装置10具有COP结构，但这仅是示例，并且发明构思不限于此。例如，发明构思的技术精神基本上同样适用于具有这样的结构的存储器装置：外围电路区域在与单元区域相同的水平上与所述单元区域水平分离地布置。
图3是用于解释图1的存储器块BLK1至BLKz的电路结构的示意性电路图。图3的存储器块BLK可以是图1的存储器块BLK1至BLKz中的一个。
参照图3，存储器块BLK可以是具有垂直结构的NAND闪存。存储器块BLK包括多个NAND串NS11至NS33(即，NAND串NS11、NS12、NS13、NS21、NS22、NS23、NS31、NS32和NS33)、地选择线GSL、多条串选择线SSL1、SSL2和SSL3(即，第一串选择线SSL1、第二串选择线SSL2和第三串选择线SSL3)、多条字线WL1至WL8(即，第一字线WL1、第二字线WL2、第三字线WL3、第四字线WL4、第五字线WL5、第六字线WL6、第七字线WL7和第八字线WL8)、多条位线BL1至BL3(即，第一位线BL1、第二位线BL2和第三位线BL3)和共源极线CSL。NAND串的数量、字线的数量、位线的数量、地选择线的数量和串选择线的数量可根据实施例而变化，并且发明构思不限于此。
根据一些实施例，多个NAND串NS11至NS33连接在多条位线BL1至BL3与共源极线CSL之间。NAND串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33中的每个包括彼此串联连接的串选择晶体管SST、多个存储器单元MC1至MC8(即，存储器单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8)以及地选择晶体管GST。
图4A是用于解释根据一些实施例的半导体存储器装置10的剖视图，图4B是图4A的区域E1的放大剖视图。
参照图4A，半导体存储器装置10包括包含外围电路的第一半导体器件层L1以及包含作为存储器单元进行操作的沟道结构的第二半导体器件层L2。第二半导体器件层L2布置在第一半导体器件层L1上。
第一半导体器件层L1包括下基底101、外围晶体管111和112、电连接到外围晶体管111和112的外围电路布线、以及覆盖外围晶体管111和112以及外围电路布线的下绝缘层150。外围晶体管111和112、外围电路布线和下绝缘层150布置在下基底101上。根据一些实施例，下绝缘层150可包括绝缘材料。例如，下绝缘层150可包括但不限于氧化硅、氮化硅、氮氧化硅等。
根据一些实施例，下基底101可包括半导体基底，该半导体基底包括半导体材料(诸如，单晶硅或单晶锗)。用于限定有源区和无源区的沟槽以及填充该沟槽的隔离层120可形成在下基底101中。
根据一些实施例，外围晶体管111和112可构成图1的外围电路60。根据一些实施例，外围晶体管111和112可构成图1的控制逻辑单元61、行解码器62、页缓冲器63和共源极线驱动器64。
外围电路布线包括顺序堆叠在下基底101上的多个外围导电图案140。外围电路布线还包括多个外围通孔130，所述多个外围通孔130将外围晶体管111和112与形成在不同水平上的多个外围导电图案连接140连接。根据一些实施例，外围电路布线被示出为包括三层外围导电图案140以及将它们彼此连接的外围通孔130，但是发明构思不限于此。外围电路布线可包括两层或至少四层外围导电图案以及将它们彼此连接的通孔。
第二半导体器件层L2包括共源极线CSL、布置在共源极线CSL上的上基底201、交替且重复地堆叠在上基底201上的绝缘层230和栅电极240、以及覆盖它们的第一上绝缘层261和第二上绝缘层263。第二半导体器件层L2包括穿透绝缘层230和栅电极240的沟道结构250、将多个栅电极240彼此分隔开的字线切割绝缘层WLCI、以及将多个最上面的栅电极240(SE)彼此分隔开的串选择线切割绝缘层SSLCI。根据一些实施例，第二半导体器件层L2还可包括使得栅电极240和沟道结构250能够作为图1的存储器单元阵列50进行操作的布线。
共源极线CSL布置在第一半导体器件层L1上。根据一些实施例，共源极线CSL可处于平板形状。根据一些实施例，共源极线CSL可包括钨(W)或W化合物。
根据一些实施例，上基底201可以是支撑绝缘层230和栅电极240的支撑层。根据一些实施例，上基底201可包括但不限于多个层。例如，上基底201可包括单层。根据一些实施例，上基底201包括布置在共源极线CSL上的第一上基底层201a、布置在第一上基底层201a上的第二上基底层201b、以及在第一上基底层201a与第二上基底层201b之间的第三上基底层201c。第一上基底层201a接触第三上基底层201c。第三上基底层201c可接触第二上基底层201b。第三上基底层201c可包括暴露第一上基底层201a的上表面的开口。第二上基底层201b可经由开口部分地接触第一上基底层201a。除非上下文另有指示，否则在此使用的术语“接触”表示直接连接(即，触摸)。
根据一些实施例，第一上基底层201a、第二上基底层201b和第三上基底层201c可包括多晶硅。根据一些实施例，第一上基底层201a、第二上基底层201b和第三上基底层201c可包括掺杂的多晶硅层。根据一些实施例，可以以基本相同的浓度掺杂第一上基底层201a、第二上基底层201b和第三上基底层201c，但是发明构思不限于此。
第一上基底层201a、第二上基底层201b和第三上基底层201c可包括体状硅基底、绝缘体上硅(SOI)基底、锗基底、绝缘体上锗(GOI)基底、硅锗基底或经由选择性外延生长(SEG)获得的外延薄膜基底。第一上基底层201a、第二上基底层201b和第三上基底层201c可包括例如硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、铟镓砷(InGaAs)、砷化铝镓(AlGaAs)和其混合物中的至少一种。
根据一些实施例，栅电极240可对应于图3的晶体管的栅极。例如，最下面的栅电极240(GE)可对应于图3的地选择晶体管GST的栅极，最上面的栅电极240(SE)可对应于图3的串选择晶体管SST的栅极，并且最下面的栅电极240(GE)与最上面的栅电极240(SE)之间的栅电极240(WE)可对应于图3的多个存储器单元MC1至MC8的栅极。参照图4A，八个栅电极240(WE)被示为作为存储器单元的栅极进行操作，但是发明构思不限于此。例如，各种数量的栅电极240(诸如，4、16、32、64或128个栅电极240)可作为存储器单元的栅极进行操作。
根据一些实施例，可在与图3的地选择晶体管GST对应的栅电极240(GE)和与图3的存储器单元MC1对应的栅电极240(WE)之间、和/或在与图3的串选择晶体管SST对应的栅电极240(SE)和与图3的存储器单元MC8对应的栅电极240(WE)之间，进一步布置一个或多个虚设栅电极。在这种情况下，在相邻栅电极240之间生成的单元间干扰可减少。
根据一些实施例，栅电极240可包括导电材料。根据一些实施例，如图4B中所示，每个栅电极240可包括多个层。根据一些实施例，栅电极240可包括钨、钽、钴、镍、硅化钨、硅化钽、硅化钴或硅化镍。根据一些实施例，栅电极240可包括多晶硅。
根据一些实施例，第一位线接触通孔271、第二位线接触通孔275、上导电图案273和位线BL(稍后将被描述以解释栅电极240)可包括上述材料中的至少一种。
根据一些实施例，第一上绝缘层261和第二上绝缘层263布置在最上面的栅电极240(SE)上。第一上绝缘层261和第二上绝缘层263可包括绝缘材料。
根据一些实施例，多个沟道结构250沿与第一方向(Z方向)相反的方向穿透第一上绝缘层261、栅电极240和绝缘层230。沟道结构250可穿透第二上基底层201b。沟道结构250的下部可被第一上基底层201a覆盖。沟道结构250的上表面可与第一上绝缘层261的上表面共面(即，位于同一高度处)，并且沟道结构250的下表面可低于第一上基底层201a的上表面。相邻的沟道结构可沿第二方向和第三方向(X方向和Y方向)以特定间隔彼此分开布置。根据一些实施例，可沿第二方向以Z字形方式彼此相邻地布置沟道结构250。
根据一些实施例，每个沟道结构250可包括多个层。例如，每个沟道结构250包括栅极绝缘层251、沟道层253和掩埋绝缘层255。
根据一些实施例，栅极绝缘层251可具有共形的厚度。根据一些实施例，栅极绝缘层251可构成沟道结构250的底表面和外侧表面。因此，根据一些实施例，栅极绝缘层251可使沟道层253与栅电极240绝缘。
根据一些实施例，栅极绝缘层251可包括具有共形的厚度的多个层。根据一些实施例，栅极绝缘层251可包括隧道绝缘层、电荷存储层和阻挡绝缘层。隧道绝缘层可包括氧化硅、硅化铪、氧化铝、氧化锆、氧化钽等。电荷存储层可以是存储从沟道层253隧穿的电子的区域，并且可包括氮化硅、氮化硼、氮化硅硼或掺杂杂质的多晶硅。阻挡绝缘层可包括氧化硅、氮化硅、硅化铪、氧化铝、氧化锆、氧化钽等的单层或叠层。然而，阻挡绝缘层的材料不限于此，并且阻挡绝缘层可包括具有高介电常数值的介电材料。
根据一些实施例，因为在针对第三上基底层201c的替换工艺期间去除栅极绝缘层251的一部分，所以栅极绝缘层251可不与第三上基底层201c布置在相同水平上。例如，第三上基底层201c将栅极绝缘层251划分为用作最上面的栅电极240(SE)、栅电极240(WE)和最下面的栅电极240(GE)的栅极绝缘层的上栅极绝缘层以及覆盖沟道结构250的底端的下栅极绝缘层。因此，第三上基底层201c和沟道层253彼此连接。
根据一些实施例，沟道层253可填充由栅极绝缘层251限定的内部空间的一部分。形成在栅极绝缘层251的内侧壁上的沟道层253可具有特定厚度。根据一些实施例，沟道层253的上部可具有大于沟道层253的与栅极绝缘层251的内侧壁接触的部分的厚度的厚度。
根据一些实施例，沟道层253限定的空间可被填充有掩埋绝缘层255。掩埋绝缘层255的上表面可被沟道层253的上部覆盖。根据一些实施例，沟道层253的上表面可用作用于与第一位线接触通孔271形成电连接的垫。在一些情况下，可在沟道层253的上表面上设置单独的接触垫。
参照图4A，栅极绝缘层251被示出为覆盖沟道层253的下表面，但是发明构思不限于此。在一个示例实施例中，栅极绝缘层251可暴露沟道层253的下表面并且仅构成每个沟道结构250的侧壁。在这种情况下，从上基底经由SEG生长的半导体图案和沟道层的下表面可彼此接触，并且沟道层可不直接连接到上基底。
根据一些实施例，字线切割绝缘层WLCI沿与第一方向(Z方向)相反的方向穿透第一上绝缘层261、第二上绝缘层263、栅电极240和绝缘层230。字线切割绝缘层WLCI进一步穿透第二上基底层201b和第一上基底层201a的一部分。在这种情况下，字线切割绝缘层WLCI的端部埋入第一上基底层201a中。然而，发明构思不限于此。根据一些实施例，字线切割绝缘层WLCI可使布置在同一竖直水平上的不同栅电极240彼此绝缘。例如，与其他栅电极分离的栅电极240可设置在两个相邻的字线切割绝缘层(即，一对字线切割绝缘层)之间。根据一些实施例，字线切割绝缘层WLCI可在第二方向(X方向)上延伸得长，从而在第二方向(X方向)上使栅电极240彼此分离。字线切割绝缘层WLCI在第二方向(X方向)上的长度可大于栅电极240在第二方向(X方向)上的长度。因此，字线切割绝缘层WLCI可使栅电极240完全彼此分离。因此，彼此水平分隔开的栅电极240可作为不同晶体管(例如，地选择晶体管、存储器单元晶体管和/或串选择晶体管)的栅极进行操作。
根据一些实施例，字线切割绝缘层WLCI在第一方向(Z方向)上具有锥形形状。锥形形状表示其水平宽度沿朝向上基底201的方向线性或逐渐减小的形状。根据一些实施例，字线切割绝缘层WLCI包括具有沿与第一方向(Z方向)相反的方向减小的宽度(例如，在第三方向(Y方向)上的宽度)的部分。字线切割绝缘层WLCI还包括沿水平方向(例如，第三方向(Y方向))在与栅电极240的水平相同的水平上突出的部分。因此，字线切割绝缘层WLCI的与栅电极240位于相同水平的部分具有大于字线切割绝缘层WLCI的与同该栅电极240相邻的绝缘层230位于相同水平上的部分的宽度的宽度。可通过在图9的节点分离工艺P180期间使栅电极材料凹陷，来形成上述字线切割绝缘层WLCI的结构。
根据一些实施例，字线切割绝缘层WLCI可包括绝缘材料，诸如，氧化硅、氮化硅或氮氧化硅。根据一些实施例，即使当字线切割绝缘层WLCI与绝缘层230、第一上绝缘层261和第二上绝缘层263中的一个具有相同的成分时，图4B的第一阻挡部241也位于字线切割绝缘层WLCI与绝缘层230之间，位于字线切割绝缘层WLCI与第一上绝缘层261之间，并且位于字线切割绝缘层WLCI与第二上绝缘层263之间，因此，字线切割绝缘层WLCI可与绝缘层230、第一上绝缘层261和第二上绝缘层263区分开。第一阻挡部241可被称为第一阻挡层。
因为填充有字线切割绝缘层WLCI的空间将与连接到相邻字线的多个栅电极分离，所以该空间将被称为字线切割部。字线切割部与图18A的第二字线切割沟槽WCT2基本相同。
将参照图4A和图4B详细描述串选择线切割绝缘层SSLCI的结构和组成特征。串选择线切割绝缘层SSLCI可沿第一方向(Z方向)延伸。根据一些实施例，串选择线切割绝缘层SSLCI与第一上绝缘层261、第二上绝缘层263以及最上面的栅电极240(SE)位于在相同水平上。根据一些实施例，串选择线切割绝缘层SSLCI沿第一方向(Z方向)穿透作为图3的串选择晶体管SST的栅电极进行操作的最上面的栅电极240(SE)。根据一些实施例，串选择线切割绝缘层SSLCI可使水平分隔的多个最上面的栅电极240(SE)彼此绝缘。
根据一些实施例，串选择线切割绝缘层SSLCI可在第二方向(X方向)上延伸得长，从而在第三方向(Y方向)上使多个最上面的栅电极240(SE)彼此分开。串选择线切割绝缘层SSLCI在第二方向(X方向)上的长度可大于最上面的栅电极240(SE)在第二方向(X方向)上的长度。根据一些实施例，串选择线切割绝缘层SSLCI可使多个最上面的栅电极240(SE)完全彼此分离。因此，设置在两个相邻的字线切割绝缘层WLCI之间并且彼此水平分隔开的多个最上面的栅电极240(SE)可作为不同的串选择晶体管的栅极进行操作。例如，如图3中所示，每个块包括可被独立控制的三条串选择线SSL1、SSL2和SSL3，并且在图4A中，最上面的栅电极240(SE)被两个串选择线切割绝缘层分离以形成用作三条串选择线SSL1、SSL2和SSL3的三个分离的最上面的栅电极。
根据一些实施例，串选择线切割绝缘层SSLCI的与第一上绝缘层261和第二上绝缘层263位于相同水平上的部分在第一方向(Z方向)上具有锥形形状。根据一些实施例，串选择线切割绝缘层SSLCI在第一上绝缘层261与最上面的栅电极240(SE)之间的交界处具有不连续改变的宽度。根据一些实施例，串选择线切割绝缘层SSLCI的宽度包括：在与最上面的栅电极240(SE)的水平相同的水平上，从串选择线切割绝缘层SSLCI的中心在水平方向(例如，第三方向(Y方向))上突出的突起R。根据一些实施例，串选择线切割绝缘层SSLCI在与最上面的栅电极240(SE)的水平相同的水平上具有最大宽度，但是发明构思不限于此。在一个示例实施例中，串选择线切割绝缘层SSLCI的水平宽度(例如，在第三方向(Y方向)上的宽度)可在第二上绝缘层263的上表面处最大。
最上面的栅电极240(SE)中的每个包括第一阻挡部241、第二阻挡部242和栅极导电层243。第二阻挡部242可被称为第二阻挡层。根据一些实施例，第一阻挡部241、第二阻挡部242和栅极导电层243可包括彼此不同的材料。根据一些实施例，第一阻挡部241和第二阻挡部242可具有一致的厚度。根据一些实施例，第一阻挡部241可具有但不限于约2nm的厚度。根据一些实施例，第二阻挡部242可具有但不限于约2nm的厚度。根据一些实施例，第一阻挡部241可包括但不限于金属氧化物(例如，氧化铝)、金属氮化物和金属氮氧化物中的一种。根据一些实施例，第二阻挡部242可包括但不限于氮化钛。根据一些实施例，栅极导电层243可包括但不限于钨。
根据一些实施例，突起R的侧表面接触第二阻挡部242和栅极导电层243。根据一些实施例，突起R在第一方向(Z方向)上具有与第二阻挡部242和栅极导电层243在第一方向(Z方向)上的各自厚度之和基本相同的厚度，但是发明构思不限于此。因此，最上面的栅电极240(SE)在第一方向(Z方向)上的厚度大于突起R在第一方向(Z方向)上的厚度。
根据一些实施例，第一阻挡部241可位于串选择线切割绝缘层SSLCI与第二上绝缘层263之间。根据一些实施例，第一阻挡部241设置在串选择线切割绝缘层SSLCI与第一上绝缘层261之间。因此，串选择线切割绝缘层SSLCI与第一上绝缘层261和第二上绝缘层263分隔开。根据一些实施例，突起R的上表面及其下表面接触第一阻挡部241。
根据一些实施例，第一阻挡部241覆盖突起R的上表面和下表面。根据一些实施例，第一阻挡部241覆盖串选择线切割绝缘层SSLCI的与第一上绝缘层261和第二上绝缘层263位于相同水平上的部分。根据一些实施例，第一阻挡部241覆盖与串选择线切割绝缘层SSLCI相邻第一上绝缘层261和第二上绝缘层263。
根据一些实施例，串选择线切割绝缘层SSLCI可包括绝缘材料，诸如，氧化硅、氮化硅或氮氧化硅。根据一些实施例，即使当串选择线切割绝缘层SSLCI与第一上绝缘层261和第二上绝缘层263中的一个具有相同的成分时，第一阻挡部241也位于串选择线切割绝缘层SSLCI与第一上绝缘层261和第二上绝缘层263之间，因此，串选择线切割绝缘层SSLCI可通过第一阻挡部241与绝缘层230、第一上绝缘层261和第二上绝缘层263区分开。串选择线切割绝缘层SSLCI的侧壁通过第一阻挡部241与第一上绝缘层261和第二上绝缘层263的侧壁分隔开。在一个示例实施例中，第一阻挡部241可接触串选择线切割绝缘层SSLCI的侧壁以及第一上绝缘层261和第二上绝缘层263的侧壁。
参照图4A，两个串选择线切割绝缘层SSLCI被示出为布置在相邻的字线切割绝缘层WLCI之间，但是本公开不限于此。例如，三个或更多个串选择线切割绝缘层SSLCI可布置在相邻的字线切割绝缘层WLCI之间。
第三上绝缘层265布置在第二上绝缘层263上。第三上绝缘层265可包括绝缘材料。根据一些实施例，第一位线接触通孔271和第二位线接触通孔275可在与第三上绝缘层265的至少一部分的水平相同的水平上沿第一方向(Z方向)延伸。根据一些实施例，第一位线接触通孔271、第二位线接触通孔275以及上导电图案273的组合结构穿透第三上绝缘层265，并且第一位线接触通孔271进一步穿透第二上绝缘层263。根据一些实施例，第一位线接触通孔271可接触沟道层253。根据一些实施例，上导电图案273布置在第一位线接触通孔271与第二位线接触通孔275之间。根据一些实施例，上导电图案273可沿水平方向(例如，第二方向(X方向)和/或第三方向(Y方向))延伸。根据一些实施例，上导电图案273接触第一位线接触通孔271和第二位线接触通孔275。根据一些实施例，位线BL接触第二位线接触通孔275。
根据一些实施例，沟道结构250经由第一位线接触通孔271、上导电图案273和第二位线接触通孔275连接到位线BL。
图5A是用于解释根据另一些实施例的半导体存储器装置11的示意性剖视图。图5B是图5A的区域E2的放大剖视图。
为了便于解释，下面将不重复图5A和图5B的与上面参照图4A和图4B给出的描述相同或相似的描述，并且现将关注它们之间的不同之处并描述它们之间的不同之处。
参照图5A，半导体存储器装置11包括多个栅电极240。栅电极240可对应于图3的晶体管的栅极。详细地，最下面的栅电极240(GE)可对应于图3的地选择晶体管GST的栅极。最上面的栅电极240(SE)和位于最上面的栅电极240(SE)正下方的栅电极240(SE)可对应于图3的串选择晶体管SST的栅极。
布置在每个最下面的栅电极240(GE)上的栅电极240(WE)可对应于图3的多个存储器单元MC1至MC8的栅极。参照图5A，八个栅电极240(WE)被示为作为存储器单元MC1至MC8的栅极进行操作，但是发明构思不限于此。例如，各种数量的栅电极240(诸如，4、16、32、64或128个栅电极240)可作为存储器单元的栅极进行操作。
多个(例如，两个)虚设栅电极240(DE)可布置在与图3的八个存储器单元MC1至MC8对应的栅电极240(WE)和与图3的串选择晶体管SST对应的栅电极240(SE)之间。
然而，图5A示出栅电极240的结构的示例，并且不限制发明构思的技术精神，在该示例中，多个虚设栅电极240(DE)和与图3的串选择晶体管SST对应的栅电极240(SE)被给出。例如，可在最下面的栅电极240(GE)与栅电极240(WE)之间进一步设置一个或更多个虚设栅电极，或者三个或更多个栅电极240(SE)可对应于图3的串选择晶体管SST，或者虚设栅电极240(DE)的数量可以是一个或至少三个。
半导体存储器装置11包括串选择线切割绝缘层SSLCI1。现在将参照图5B详细描述串选择线切割绝缘层SSLCI1的结构。
串选择线切割绝缘层SSLCI1可在第一方向(Z方向)上延伸。根据一些实施例，串选择线切割绝缘层SSLCI1与第一上绝缘层261和第二上绝缘层263、与图3的串选择晶体管SST对应的栅电极240(SE)、虚设栅电极240(DE)位于在相同水平上。
根据一些实施例，串选择线切割绝缘层SSLCI1在与第一方向(Z方向)相反的方向上穿透与图3的串选择晶体管SST的栅电极对应的栅电极240(SE)(即，最上面的栅电极240(SE)以及最上面的栅电极240(SE)正下方的第二最上面的栅电极240(SE))。串选择线切割绝缘层SSLCI1沿与第一方向(Z方向)相反的方向进一步穿透虚设栅电极240(DE)。
根据一些实施例，串选择线切割绝缘层SSLCI1可使水平分隔的最上面的栅电极240(SE)和水平分隔的第二最上面的栅电极240(SE)彼此绝缘。根据一些实施例，串选择线切割绝缘层SSLCI1可在第二方向(X方向)上延伸得长，从而在第三方向(Y方向)上使将栅电极240彼此分离。串选择线切割绝缘层SSLCI1在第二方向(X方向)上的长度可等于或大于栅电极240在第二方向(X方向)上的长度。因此，串选择线切割绝缘层SSLCI1可使多个最上面的栅电极240(SE)完全彼此分离。因此，设置在两个相邻的字线切割绝缘层WLCI之间并且彼此水平分隔开的多个最上面的栅电极240(SE)可作为不同的串选择晶体管的栅极进行操作。根据一些实施例，串选择线切割绝缘层SSLCI1可使水平分隔的虚设栅电极240(DE)彼此绝缘。
根据一些实施例，串选择线切割绝缘层SSLCI1的与第一上绝缘层261和第二上绝缘层263位于相同水平上的部分在第一方向(Z方向)上具有锥形形状。串选择线切割绝缘层SSLCI1的与绝缘层230处于相同水平上的部分在第一方向(Z方向)上具有锥形形状。
根据一些实施例，串选择线切割绝缘层SSLCI1在第一上绝缘层261与最上面的栅电极240(SE)之间的交界处具有不连续改变的宽度(例如，在第三方向(Y方向)上的宽度)。根据一些实施例，串选择线切割绝缘层SSLCI1包括：在与最上面的栅电极240(SE)的水平相同的水平上，从串选择线切割绝缘层SSLCI1的中心在水平方向(例如，第三方向(Y方向))上突出的第一突起R1。根据一些实施例，第一突起R1从串选择线切割绝缘层SSLCI1中的每个的相对侧壁突出。根据一些实施例，串选择线切割绝缘层SSLCI1在与最上面的栅电极240(SE)的水平相同的水平上具有最大宽度，但是发明构思不限于此。根据一些实施例，第一突起R1的侧表面接触第二阻挡部242和栅极导电层243。第一突起R1的上表面和下表面接触第一阻挡部241。
根据一些实施例，串选择线切割绝缘层SSLCI1在绝缘层230与一些栅电极(例如，第二最上面的栅电极240(SE)和虚设栅电极240(DE))之间的交界处具有不连续改变的宽度(例如，在第三方向(Y方向)上的宽度)。根据一些实施例，串选择线切割绝缘层SSLCI1还包括：在与第二最上面的栅电极240(SE)和虚设栅电极240(DE)的水平相同的水平上，从串选择线切割绝缘层SSLCI1的中心在水平方向(例如，第三方向(Y方向))上突出的第二突起R2、第三突起R3和第四突起R4。第二突起R2、第三突起R3和第四突起R4的侧表面分别接触第二阻挡部242和栅极导电层243。第二突起R2、第三突起R3和第四突起R4的上表面和下表面接触第一阻挡部241。
第二突起R2与第二最上面的栅电极240(SE)位于相同水平上。第三突起R3与虚设栅电极240(DE)之中的更远离上基底201的虚设栅电极240(DE)位于相同水平上。第四突起R4与虚设栅电极240(DE)之中的更靠近上基底201的虚设栅电极240(DE)位于相同水平上。
第一突起R1从串选择线切割绝缘层SSLCI1的中心突出得比第二突起R2更远。第二突起R2从串选择线切割绝缘层SSLCI1的中心突出得比第三突起R3更远。第三突起R3从串选择线切割绝缘层SSLCI1的中心突出得比第四突起R4更远。
根据一些实施例，串选择线切割绝缘层SSLCI1穿透虚设栅电极240(DE)的整个部分。根据一些实施例，串选择线切割绝缘层SSLCI1可延伸到比虚设栅电极240(DE)的下表面的水平低的水平。例如，串选择线切割绝缘层SSLCI1的下表面被设置得比虚设栅电极240(DE)的下表面更靠近上基底201。在这种情况下，串选择线切割绝缘层SSLCI1部分地穿透布置在虚设栅电极240(DE)下方的绝缘层230的上部。串选择线切割绝缘层SSLCI1的下端埋入布置在虚设栅电极240(DE)下方的绝缘层230的上部。串选择线切割绝缘层SSLCI1在其底端的下表面上具有最小宽度。
图6、图7和图8是分别用于解释根据另一些实施例的半导体存储器装置12、13和14的剖视图。
为了便于解释，下面将不重复图6至图8的与上面参照图4A至图5B给出的描述相同或相似的描述，并且现将关注它们之间的不同之处并描述它们之间的不同之处。
参照图6，包括在半导体存储器装置12中的串选择线切割绝缘层SSLCI2可具有与包括在图5A的半导体存储器装置11中的串选择线切割绝缘层SSLCI1的形状不同的形状。
例如，串选择线切割绝缘层SSLCI2的下表面与虚设栅电极240(DE)之中的更靠近上基底201的虚设栅电极240(DE)的下表面共面(即，与虚设栅电极240(DE)之中的更靠近上基底201的虚设栅电极240(DE)的下表面在相同高度处)。串选择线切割绝缘层SSLCI2的上表面的水平宽度(例如，在第三方向(Y方向)上的宽度)小于串选择线切割绝缘层SSLCI2的下表面的水平宽度(例如，在第三方向(Y方向)上的宽度)。
参照图7，包括在半导体存储器装置13中的串选择线切割绝缘层SSLCI3可具有与包括在图5A的半导体存储器装置11中的串选择线切割绝缘层SSLCI1的形状不同的形状。
根据一些实施例，串选择线切割绝缘层SSLCI3可仅穿透虚设栅电极240(DE)中的一些。例如，串选择线切割绝缘层SSLCI3仅穿透两个虚设栅电极240(DE)中的上虚设栅电极。在这种情况下，串选择线切割绝缘层SSLCI3的下表面与虚设栅电极240(DE)之中的更远离上基底201的上虚设栅电极的下表面共面(即，与虚设栅电极240(DE)之中的更远离上基底201的上虚设栅电极的下表面位于相同高度处)。根据一些实施例，串选择线切割绝缘层SSLCI3的上表面的水平宽度(例如，在第三方向(Y方向)上的宽度)小于串选择线切割绝缘层SSLCI3的下表面的水平宽度(例如，在第三方向(Y方向)上的宽度)。
参照图8，包括在半导体存储器装置14中的串选择线切割绝缘层SSLCI4可具有与包括在图5A的半导体存储器装置11中的串选择线切割绝缘层SSLCI1的形状不同的形状。
例如，串选择线切割绝缘层SSLCI4可仅穿透与图3的串选择晶体管SST对应的最上面的栅电极240(SE)和第二最上面的栅电极240(SE)。在这种情况下，串选择线切割绝缘层SSLCI4仅穿透最上面的栅电极240(SE)和第二最上面的栅电极240(SE)。串选择线切割绝缘层SSLCI4的上表面的水平宽度(例如，在第三方向(Y方向)上的宽度)小于串选择线切割绝缘层SSLCI4的下表面的水平宽度(例如，在第三方向(Y方向)上的宽度)。
图9是根据一些实施例的制造半导体存储器装置的方法的流程图。
图10至图13A、图14A、图15A、图16、图17A、图18A和图19是用于解释根据一些实施例的制造半导体存储器装置的方法的剖视图。图13B是沿图13A的线A-A'截取的剖视图，图14B是沿图14A的线B-B'截取的剖视图，图15B是沿图15A的线C-C'截取的剖视图，图17B是沿图17A的线D-D'截取的剖视图，图18B是沿图18A的线E-E'截取的剖视图。
下面将描述的制造半导体存储器装置的方法是制造图4A和图4B的半导体存储器装置10的方法的示例，并且不限制发明构思的技术精神。半导体技术领域的普通技术人员可使用与下面将参照图9至图19描述的方法基本相同的方法，来制造图5A至图8的半导体存储器装置11、12、13和14。
参照图9和图10，在P110中，可形成第一半导体器件层L1、第一上基底层201a、第二上基底层201b、堆叠结构SS和第一上绝缘层261。
第一半导体器件层L1的提供可包括在下基底101上形成隔离层120的工艺、使用下基底101的光致抗蚀剂图案经由第一离子注入工艺在下基底101中以这种陈述的顺序(或者以相反的顺序)形成p阱区和n阱区的工艺、形成外围晶体管111和112的工艺、以及使导电材料图案化并设置绝缘材料从而形成外围电路布线的工艺。
共源极线CSL和第一上基底层201a可形成在下绝缘层150上。共源极线CSL和第一上基底层201a可经由化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)等形成。
在上基底牺牲层202设置在第一上基底层201a上并且上基底牺牲层202的一部分被图案化并被去除之后，第二上基底层201b可共形地形成在部分去除的上基底牺牲层202上。第二上基底层201b可包括掺杂的多晶硅。因此，第一上基底层201a和第二上基底层201b通过上基底牺牲层202的去除部分彼此接触。根据一些实施例，第一上基底层201a和第二上基底层201b可包括掺杂的多晶硅。
根据一些实施例，上基底牺牲层202可包括绝缘材料。根据一些实施例，上基底牺牲层202可包括氧化硅、氮化硅和氮氧化硅中的一种。根据一些实施例，上基底牺牲层202可相对于绝缘层230具有高蚀刻选择性。
然后，牺牲层220和绝缘层230交替地堆叠在第二上基底层201b上，从而形成堆叠结构SS。根据一些实施例，绝缘层230和牺牲层220可包括彼此不同的材料。根据一些实施例，绝缘层230可相对于牺牲层220具有高蚀刻选择性。例如，当牺牲层220包括氧化硅时，绝缘层230可包括氮化硅。作为另一示例，当牺牲层220包括氮化硅时，绝缘层230可包括氧化硅。作为另一示例，当牺牲层220包括未掺杂的多晶硅时，绝缘层230可包括氮化硅或氧化硅。
第一上绝缘层261可形成在堆叠结构SS上。第一上绝缘层261可包括绝缘材料。
参照图9和图11，在P120中，可形成沟道孔CH。在光致抗蚀剂材料层设置在堆叠结构SS上之后，可经由顺序执行曝光、显影和蚀刻以穿透第一上绝缘层261、堆叠结构SS、第二上基底层201b、上基底牺牲层202和第一上基底层201a的上部，来形成沟道孔CH。
参照图9和图12，在P130中，可形成沟道结构250。在栅极绝缘材料层、沟道材料层和掩埋绝缘材料层顺序地设置在其中形成有图11的沟道孔CH的堆叠结构SS上之后，可通过执行平坦化工艺直到第一上绝缘层261的上表面暴露为止，来使填充沟道孔CH的材料层彼此分离。在一个示例实施例中，平坦化工艺可包括回蚀刻工艺或化学机械抛光(CMP)工艺。然后，进一步去除沟道孔CH内的掩埋绝缘材料层的上部以形成凹陷区域，然后，可在凹陷区域中沉积与沟道材料层的材料相同的材料，以覆盖掩埋绝缘层255的凹陷上部。在一个示例实施例中，形成在凹陷区域中的沟道材料可用作将被图4A的第一位线接触通孔271接触的垫。
参照图9、图13A和图13B，在P140中，可形成第一串选择线切割沟槽SCT1。第一串选择线切割沟槽SCT1的形成可包括在第一上绝缘层261上形成第二上绝缘层263，然后经由干蚀刻或湿蚀刻来蚀刻第一上绝缘层261、第二上绝缘层263以及最上面的牺牲层220。第一串选择线切割沟槽SCT1通过穿透第一上绝缘层261、第二上绝缘层263以及最上面的牺牲层220，来暴露最上面的绝缘层230的上表面。在一些情况下，第一串选择线切割沟槽SCT1可经由过度蚀刻(即，过蚀刻)部分地穿透最上面的绝缘层230的上部。
第一串选择线切割沟槽SCT1可在第一方向(Z方向)上具有锥形形状。第一串选择线切割沟槽SCT1在第二方向(X方向)上的长度可等于或大于最上面的牺牲层220在第二方向(X方向)上的长度。因此，第一串选择线切割沟槽SCT1可水平地分离最上面的牺牲层220。
参照图9和图14A至图15B，在P150中，可形成第一字线切割沟槽WCT1。第一字线切割沟槽WCT1的形成可包括：形成填充第一串选择线切割沟槽SCT1的硬掩模层HDM，然后通过使用硬掩模层HDM蚀刻堆叠结构。
更详细地，参照图14A和图14B，硬掩模层HDM形成在第一上绝缘层261和第二上绝缘层263上，以覆盖第一上绝缘层261和第二上绝缘层263。硬掩模层HDM填充图13A的第一串选择线切割沟槽SCT1。
然后，参照图15A和图15B，在使硬掩模层HDM图案化之后，使用图案化的硬掩模层HDM作为蚀刻掩模来蚀刻堆叠结构SS、第一上基底层201a、第二上基底层201b以及上基底牺牲层202，从而形成第一字线切割沟槽WCT1。
在形成第一字线切割沟槽WCT1之后，可移除图案化的硬掩模层HDM。根据一些实施例，第一字线切割沟槽WCT1可在第一方向(Z方向)上具有锥形形状。根据一些实施例，第一字线切割沟槽WCT1在第二方向(X方向)上的长度可大于每个牺牲层220在第二方向(X方向)上的长度。因此，第一字线切割沟槽WCT1可使多个牺牲层220彼此水平地分离。
在现有技术中，在形成字线切割沟槽之前，用绝缘材料填充串选择线切割沟槽。然而，在这种情况下，布置在填充有绝缘材料的串选择线切割沟槽之间的牺牲层不被栅极绝缘材料层替代。此外，即使当用于串选择线的栅电极被形成然后彼此分离时，也难以经由干蚀刻来蚀刻经常用作栅电极材料的钨等。
根据一些实施例，在形成第一串选择线切割沟槽SCT1之后，串选择线切割沟槽SCT1经历后续工艺而不用绝缘材料来填充，因此在相邻的第一串选择线切割沟槽SCT1之间的最上面的牺牲层220可被栅电极材料层替代。
参照图9和图16，在P160中，可形成第三上基底层201c。第三上基底层201c的形成可包括：去除图15A的上基底牺牲层202，并且在通过去除上基底牺牲层202形成的空间中形成第三上基底层201c。
在第一字线切割沟槽WLC1中形成字线切割衬垫材料层之后，经由回蚀刻工艺去除字线切割衬垫材料层的下部，从而形成字线切割衬垫PL。字线切割衬垫PL可以是相对于图15A的上基底牺牲层202具有高蚀刻选择性的材料。牺牲层220被字线切割衬垫PL覆盖，但是图15A的上基底牺牲层202被暴露。字线切割衬垫PL可以是用于在去除图15A的上基底牺牲层202的工艺中保护牺牲层220的层。在一个示例实施例中，例如，可使用湿蚀刻工艺通过WCT1去除上基底牺牲层202。在这种情况下，上基底牺牲层202可相对于字线切割衬垫PL、第二上基底层201b和第一上基底层201a具有高蚀刻选择性。
第三上基底层201c可形成在通过选择性去除图15A的上基底牺牲层202而形成的空间中。如上所述，第三上基底层201c可包括使用与第一上基底层201a和第二上基底层201b的方法基本相同的方法掺杂的多晶硅。此时，与图15A的上基底牺牲层202位于相同水平的栅极绝缘层251可与图15A的上基底牺牲层202一起被去除。因此，新形成的第三上基底层201c接触沟道层253。因此，可形成用于使沟道结构250能够作为存储器单元进行操作的电荷移动路径。
此外，因为第一上基底层201a和第二上基底层201b彼此部分地接触，所以可防止第一上基底层201a、第二上基底层201b以及布置在第一上基底层201a和第二上基底层201b上的堆叠结构SS塌陷。在形成第三上基底层201c之后，可去除字线切割衬垫PL。
参照图9、图17A和图17B，在P170中，在从在图16的所得结构去除字线切割衬垫PL之后，可在图16的所得结构上形成栅电极材料层EML。
栅电极材料层EML可包括分别与图4B的第一阻挡部241和第二阻挡部242以及图4B的栅极导电层243对应的第一阻挡材料层、第二阻挡材料层以及栅极导电材料层。第一阻挡材料层可包括氧化铝，第二阻挡材料层可包括氮化铝。
参照图9、图18A和图18B，在P180中，可执行节点分离工艺。
节点分离工艺可以是经由湿蚀刻去除图17A的暴露的栅电极材料层EML的工艺。因为与图4B的第一阻挡部241对应的第一阻挡材料层是氧化物层，所以可保留第一阻挡材料层。因此，如图4B中所示，第一阻挡部241设置在第一上绝缘层261和第二上绝缘层263与串选择线切割绝缘层SSLCI之间。然而，因为与图4B的第二阻挡部242对应的第二阻挡材料层以及与图4B的栅极导电层243对应的栅极导电材料层具有金属层的特性，所以可经由节点分离工艺去除第二阻挡材料层和栅极导电材料层。因此，图15A的第一串选择线切割沟槽SCT1和第一字线切割沟槽WCT1中的每个在横向方向上扩展，因此可形成图18A的第二串选择线切割沟槽SCT2和第二字线切割沟槽WCT2。
然后，参照图9和图19，在P190中，可形成选择线切割绝缘材料。
选择线切割绝缘材料可填充图18A的第二串选择线切割沟槽SCT2和第二字线切割沟槽WCT2。因此，可形成串选择线切割绝缘层SSLCI、字线切割绝缘层WLCI和第三上绝缘层265。
根据一些实施例，在形成第三上绝缘层265之后，可进一步形成穿透第二上绝缘层263和第三上绝缘层265并接触沟道结构250的沟道层253的第一位线接触通孔271。
然后，参照图4A，可进一步形成上导电图案273、第二位线接触通孔275和位线BL。因此，可提供半导体存储器装置10。
尽管已经参照本发明的示例性实施例具体示出和描述了本发明构思，但是将理解，在不脱离本发明构思的精神和范围的情况下，可在其中进行形式和细节上的各种改变。因此，上述实施例应仅以描述性的意义来考虑，而不是为了限制的目的。
Claims (20)
1.一种半导体存储器装置，所述半导体存储器装置包括：
多个栅电极，在基底上布置得沿垂直于基底的上表面的第一方向彼此分隔开；
多个绝缘层，布置在所述多个栅电极之间；
上绝缘层，布置在所述多个栅电极中的最上面的栅电极上；
多个沟道结构，沿第一方向穿透上绝缘层、所述多个栅电极以及所述多个绝缘层，所述多个沟道结构中的每个包括多个层；以及
多个串选择线切割绝缘层，使上绝缘层和最上面的栅电极均水平地分离，使得最上面的栅电极是分离的最上面的栅电极，并且上绝缘层是分离的上绝缘层，
其中，所述多个串选择线切割绝缘层中的每个包括第一突起，第一突起朝向分离的最上面的栅电极突出，并且与分离的最上面的栅电极位于相同水平处。
2.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
第一阻挡层，位于上绝缘层与所述多个串选择线切割绝缘层中的每个之间。
3.根据权利要求1所述的半导体存储器装置，
其中，所述多个串选择线切割绝缘层中的每个与上绝缘层分隔开。
4.根据权利要求1所述的半导体存储器装置，
其中，所述多个串选择线切割绝缘层中的每个的与上绝缘层位于相同水平上的部分具有沿朝向基底的方向减小的宽度。
5.根据权利要求1所述的半导体存储器装置，
其中，所述多个串选择线切割绝缘层中的每个包括具有第一宽度的上表面和具有比上表面的第一宽度大的第二宽度的下表面。
6.根据权利要求5所述的半导体存储器装置，
其中，下表面的第二宽度是所述多个串选择线切割绝缘层中的每个的最大宽度。
7.根据权利要求1所述的半导体存储器装置，
其中，第一突起从所述多个串选择线切割绝缘层中的每个的相对侧壁突出。
8.根据权利要求1所述的半导体存储器装置，
其中，第一突起在第一方向上的厚度小于最上面的栅电极在第一方向上的厚度。
9.根据权利要求1所述的半导体存储器装置，
其中，所述多个串选择线切割绝缘层中的每个在平行于基底的上表面的第二方向上延伸，
其中，所述多个沟道结构包括：
第一组第一沟道结构，沿第二方向以Z字形方式彼此相邻地布置；以及
第二组第二沟道结构，沿第二方向以Z字形方式彼此相邻地布置，并且
其中，所述多个串选择线切割绝缘层中的每个设置在第一组第一沟道结构与第二组第二沟道结构之间。
10.一种半导体存储器装置，所述半导体存储器装置包括：
多个栅电极，在基底上布置得沿垂直于基底的上表面的第一方向彼此分隔开；
多个绝缘层，布置在所述多个栅电极之间；
上绝缘层，布置在第一栅电极上，第一栅电极是所述多个栅电极中的最上面的栅电极；
多个沟道结构，沿第一方向穿透上绝缘层、所述多个栅电极以及所述多个绝缘层，所述多个沟道结构中的每个包括多个层；
一对字线切割部，沿平行于基底的上表面的第二方向使所述多个栅电极中的每个栅电极分离，并使所述多个绝缘层的每个绝缘层分离；以及
多个串选择线切割绝缘层，布置在所述一对字线切割部之间，并沿第二方向使上绝缘层分离，以形成分离的上绝缘层，并沿第二方向使第一栅电极分离，以形成分离的第一栅电极，
其中，所述多个串选择线切割绝缘层中的每个包括与分离的上绝缘层的侧壁分隔开的侧壁。
11.根据权利要求10所述的半导体存储器装置，
其中，所述多个串选择线切割绝缘层进一步使所述多个栅电极中的布置在第一栅电极下方的第二栅电极分离，并且
所述多个串选择线切割绝缘层中的每个包括：
第一突起，朝向第一栅电极突出，并且与第一栅电极位于相同水平处；以及
第二突起，朝向第二栅电极突出，并且与第二栅电极位于相同水平处。
12.根据权利要求11所述的半导体存储器装置，
其中，第一突起比第二突起突出得更远。
13.根据权利要求11所述的半导体存储器装置，
其中，所述多个串选择线切割绝缘层中的每个在与所述第一突起的水平相同的水平处具有最大宽度。
14.根据权利要求11所述的半导体存储器装置，
其中，所述多个串选择线切割绝缘层中的每个的上表面的宽度小于所述多个串选择线切割绝缘层中的每个的与第二栅电极的水平相同的水平处的宽度。
15.根据权利要求11所述的半导体存储器装置，
其中，第一栅电极和第二栅电极中的每个包括第一阻挡层、第二阻挡层和栅极导电层，并且
第一突起的上表面和下表面和第二突起的上表面和下表面接触第一阻挡层。
16.根据权利要求15所述的半导体存储器装置，
其中，第一突起的侧表面和第二突起的侧表面接触第二阻挡层和栅极导电层。
17.根据权利要求11所述的半导体存储器装置，
其中，所述多个串选择线切割绝缘层的数量是两个或更多个。
18.一种半导体存储器装置，所述半导体存储器装置包括：
多个栅电极，在基底上布置得沿垂直于基底的上表面的第一方向彼此分隔开，所述多个栅电极中的每个包括栅极导电层和覆盖栅极导电层的第一阻挡层，所述多个栅电极中的每个包括：
至少一个地选择栅电极，布置在基底上，
多个字线栅电极，布置在所述至少一个地选择栅电极上，以及
至少一个串选择栅电极，布置在所述多个字线栅电极上；
多个绝缘层，布置在所述多个栅电极之间；
上绝缘层，布置在所述至少一个串选择栅电极上；
多个沟道结构，沿第一方向穿透上绝缘层、所述多个栅电极以及所述多个绝缘层，所述多个沟道结构中的每个包括多个层；
一对字线切割绝缘层，其中，所述多个栅电极和所述多个绝缘层设置在所述一对字线切割绝缘层之间，以沿平行于基底的上表面的第二方向彼此分隔开，以及
多个串选择线切割绝缘层，布置在所述一对字线切割绝缘层之间，并沿第二方向使上绝缘层和所述至少一个串选择栅电极中的每个分离，
其中，包括在所述至少一个串选择栅电极中的第一阻挡层位于上绝缘层与所述多个串选择线切割绝缘层中的每个之间。
19.根据权利要求18所述的半导体存储器装置，
其中，第一阻挡层包括金属氧化物。
20.根据权利要求18所述的半导体存储器装置，
其中，包括在所述至少一个串选择栅电极中的第一阻挡层还位于所述多个绝缘层中的最上面的绝缘层与所述多个串选择线切割绝缘层中的每个之间。
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