CN111565288B - 用于与分割位线一起使用的偏置电路 - Google Patents

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Abstract

本申请涉及用于与分割位线一起使用的偏置电路。图像传感器包含像素阵列，所述像素阵列包含多个像素。每个像素耦合以响应于入射光生成图像数据。位线耦合到所述像素阵列的一列像素并被分离成第一部分和第二部分。每个部分耦合到所述像素阵列的像素行的对应部分。读出电路耦合到所述位线以从所述像素阵列读出所述图像数据。所述读出电路包含共源共栅装置，所述共源共栅装置耦合在所述位线的所述第一部分与所述第二部分之间。所述共源共栅装置耦合以被偏置成将所述位线的所述第一部分和所述第二部分彼此电分离，使得所述位线的每一部分的电容不影响所述位线的其它部分的整定时间。

Description

用于与分割位线一起使用的偏置电路
技术领域
本公开总体上涉及位线，并且更具体地但非排他地，涉及用于与图像传感器一起使用的位线。
背景技术
图像传感器已经变得普遍存在。其广泛应用于数字静态相机、蜂窝电话、安全相机以及医疗、汽车和其它应用中。用于制造图像传感器以及具体地互补金属氧化物半导体(CMOS)图像传感器(CIS)的技术继续大步前进。例如，对更高分辨率和更低功耗的需求促进了进一步小型化和集成这些图像传感器。
图像传感器中包含的像素包含响应于入射在图像传感器上的光而生成图像电荷的光电二极管。通过传送晶体管将图像电荷从光电二极管传送到浮动扩散区，以便捕获图像数据。通过位线放大和读出浮动扩散区中的图像数据，以便从图像传感器读出图像数据。从图像传感器读出图像的帧速率受位线整定时间的限制。
发明内容
本申请的一方面涉及一种图像传感器，所述图像传感器包括：像素阵列，所述像素阵列包含多个像素，其中每个像素耦合以响应于入射光生成图像数据；位线，所述位线耦合到所述像素阵列的一列像素，其中所述位线被分离成第一部分和第二部分，其中所述位线的所述第一部分和所述第二部分中的每一部分耦合到所述像素阵列的像素行的对应部分；以及读出电路，所述读出电路耦合到所述位线以从所述像素阵列读出所述图像数据，其中所述读出电路包含共源共栅装置，所述共源共栅装置耦合在所述位线的所述第一部分与所述第二部分之间，其中所述共源共栅装置耦合以被偏置成将所述位线的所述第一部分和所述第二部分彼此电分离，使得所述位线的每一部分的电容不影响所述位线的其它部分的整定时间。
本申请的另一方面涉及一种成像系统，所述成像系统包括：像素阵列，所述像素阵列包含多个像素，所述多个像素用于响应于入射光生成图像数据并被组织成多个行和多个列；控制电路系统，所述控制电路系统耦合到所述像素阵列以控制所述像素阵列的操作；位线，所述位线包含在耦合到所述像素阵列的多条位线中，其中所述位线耦合到所述像素阵列的对应的像素列，其中所述位线被分离成第一部分和第二部分；以及读出电路，所述读出电路包含在耦合到所述多条位线的多个读出电路中，其中所述读出电路耦合到所述位线以从所述像素阵列读出所述图像数据，其中所述读出电路包含共源共栅装置，所述共源共栅装置耦合在所述位线的所述第一部分与所述第二部分之间，其中所述共源共栅装置耦合以被偏置成将所述位线的所述第一部分和所述第二部分彼此电分离，使得所述位线的每一部分的电容不影响所述位线的其它部分的整定时间。
附图说明
参考以下附图描述本发明的非限制性和非穷举性实施例，其中除非另有说明，否则相似的附图标记在各个附图中指代相似的部分。
图1展示了根据本发明的教导的成像系统的一个实例。
图2示出了根据本发明的教导的用像素晶片和ASIC晶片实施的堆叠传感器的实例。
图3是展示了根据本发明的教导的堆叠传感器的一个实例的图，所述堆叠传感器包含读出电路，所述读出电路包含共源共栅装置，所述共源共栅装置耦合以通过成像系统中的分割位线从像素阵列读出图像数据。
图4示出了根据本发明的教导的展示了从具有分割位线的像素阵列读出图像数据的示例时序图。
图5是展示了根据本发明的教导的堆叠传感器的另一个实例的图，所述堆叠传感器包含偏置发生器和具有共源共栅装置的读出电路，所述共源共栅装置耦合以通过成像系统中的分割位线从像素阵列读出图像数据。
图6A示出了根据本发明的教导的展示了从具有分割位线的像素阵列读出图像数据的另一个示例时序图。
图6B示出了根据本发明的教导的展示了从具有分割位线的像素阵列读出图像数据的又另一个示例时序图。
图7是展示了根据本发明的教导的偏置发生器的一个实例的示意图，所述偏置发生器被配置成在成像系统中生成偏置信号。
图8A是展示了根据本发明的教导的堆叠传感器的另一个实例的图，所述堆叠传感器具有包含在成像系统的像素晶片中的偏置发生器和像素阵列的一部分。
图8B是展示了根据本发明的教导的堆叠传感器的又另一个实例的图，所述堆叠传感器具有包含在成像系统的ASIC晶片中的偏置发生器和读出电路的一部分。
图9是展示了根据本发明的教导的偏置发生器的另一个实例的示意图，所述偏置发生器被配置成在成像系统中生成偏置信号。
图10A是展示了根据本发明的教导的堆叠传感器的仍另一个实例的图，所述堆叠传感器具有包含在成像系统的像素晶片中的偏置发生器和像素阵列的一部分。
图10B是展示了根据本发明的教导的堆叠传感器的又另一个实例的图，所述堆叠传感器具有包含在成像系统的ASIC晶片中的偏置发生器和读出电路的一部分。
图11是展示了根据本发明的教导的堆叠传感器的又另一个实例的图，所述堆叠传感器包含读出电路，所述读出电路包含共源共栅装置，所述共源共栅装置耦合以通过成像系统中的分割位线从像素阵列读出图像数据。
贯穿附图中的若干个视图，对应的参考字符指示对应的组件。技术人员将了解到，附图中的元件是为了简单和清楚起见而示出的，并且不一定按比例绘制。例如，附图中的元件中的一些元件的尺寸可能相对于其它元件而被放大，以有助于改善对本发明的多个实施例的理解。此外，通常不描绘在商业上可行的实施例中有用或必要的常见但众所周知的元件，以便于较少阻碍地查看本发明的这些各个实施例的视图。
具体实施方式
公开了用于在成像电路中分割位线的方法和设备。在以下描述中，阐述了许多具体细节以便提供对实施例的透彻理解。然而，相关领域的技术人员将认识到，本文所描述的技术可以在没有所述具体细节中的一或多个具体细节的情况下实践，或可以使用其它方法、组件、材料等实践。在其它情况下，没有详细示出或描述众所周知的结构、材料或操作，以避免模糊某些方面。
贯穿本说明书对“一个实例”或“一个实施例”的提及意味着结合所述实例而描述的特定特征、结构或特性包含在本发明的至少一个实例中。因此，贯穿本说明书在各个地方出现的短语“在一个实例中”或“在一个实施例中”不一定都是指同一个实例。此外，在一或多个实例中，可以以任何适当的方式组合特定特征、结构或特性。
贯穿本说明书，使用了本领域的若干个术语。这些术语将在其所来自的领域中呈现这些术语的普通含义，除非本文中具体定义或这些术语使用的上下文另外清楚地表明。应注意的是，贯穿本文档的元件名称和符号可以互换使用(例如，Si与硅)；然而，两者都具有相同的含义。
图像传感器的帧速率受位线整定时间的限制。可以通过减小位线的电容来缩短位线整定时间。如将讨论的，在各个实例中，位线被分割成彼此电分离的单独部分，使得根据本公开的教导，位线的每一部分的电容不会影响位线的其它部分。因此，通过将位线分割成更小的单独部分，每条分割位线上的电容就减小了。如将示出的，在一个实例中，列位线在中间处或附近被分割成单独部分，以形成每一列的“顶部”位线部分和“底部”位线部分，所述位线部分中的每一个通过堆叠芯片方案中的晶片之间的混合连接耦合到单个读出电路。以这种方式，单独位线部分的长度就更短，并且每个单独位线部分的电容因此被减小，使得可以减少位线整定时间。因此，根据本发明的教导，提高了CMOS图像传感器(CIS)的帧速率。
为了说明，图1展示了根据本公开的实施例的成像系统100的一个实例。成像系统100包含像素阵列102、控制电路104、读出电路106和功能逻辑108。在一个实例中，像素阵列102是光电二极管或图像传感器像素112(例如，P1、P2、……、Pn)的二维(2D)阵列。如所展示的，光电二极管112被布置成行(例如，行0到行M-1)和列(例如，列Col0到Col N-1)，以获取人员、地点、对象等的图像数据，所述图像数据然后可以用于渲染人员、地点、对象等的2D图像。然而，光电二极管112不必布置成行和列，并且可以采用其它配置。
在一个实例中，在像素阵列102中的每个图像传感器光电二极管/像素112已经通过图像电荷的光生获取其图像电荷后，对应的图像数据通过位线110由读出电路读出并且然后传送到功能逻辑。读出电路106可以耦合以从像素阵列102中的多个光电二极管112读出图像数据。在各个实例中，读出电路106可以包含放大电路、模数(ADC)转换电路或其它电路。在一个实例中，读出电路106可以沿位线110一次读出一行图像数据，如图1所展示的。功能逻辑108可以通过应用后图像效果(例如，裁剪、旋转、移除红眼、调整亮度、调整对比度或其它方式)来存储图像数据或甚至操纵图像数据。
图2示出了根据本公开的实施例的用像素晶片214和专用集成电路(ASIC)晶片216实施的堆叠传感器200的实例。注意，图2的堆叠传感器200可以是图1的成像系统100的示例实施方案，并且下文引用的类似名称和编号的元件是耦合的，并且其功能与上文所述的类似。在实例中，像素晶片214包含像素阵列202和位线210，并且ASIC晶片216包含读出电路206，所述读出电路耦合到位线210以从像素阵列202读出信号。在实例中，位线210通过混合连接218将信号从像素阵列202传递到ASIC晶片216上的读出电路206。代替每一读出列中的一条位线210，根据本发明的教导的实例包含针对每一列的位线210，所述位线在中间处或附近被分段或分割成两条彼此电分离的分割位线：顶部位线(例如，blt<0>、blt<1>、……、blt<N-1>)和底部位线(例如，blb<0>、blb<1>、……、blb<N-1>)。通过分割位线的电气分离，每条顶部位线的电容不影响每条底部位线，并且反之亦然。在一个实例中，像素晶片214中的每条分割位线210耦合到ASIC晶片216中其自身的指定读出电路206(例如，RDCIR<0>、RDCIR<1>、……、RDCIR<N-1>)，所述读出电路通过混合连接218与像素晶片214互连。
图3示出了根据本发明的教导的堆叠传感器300的实例，所述堆叠传感器用包含像素阵列302的多个像素312A-312D的像素晶片314和包含读出电路306的ASIC晶片316实施。注意，图3的堆叠传感器300可以是图2的堆叠传感器200或图1的成像系统100的实例，并且下文引用的类似名称和编号的元件是耦合的，并且其功能与上文所述的类似。在所描绘的实例中，像素312A-312D展示为4T像素实施方案，所述像素实施方案中的每个像素实施方案包含光电二极管(PD)、复位晶体管(RST)、传送晶体管(TX)、源极跟随器晶体管(SF)和耦合到位线310的行选择晶体管(RS)，如所示出的。应了解，在其它实例中，也可以根据本发明的教导设想其它像素实施方案(例如，3T等)。在实例中，像素312A处于像素阵列302的行0中，像素312B处于行n-1中，像素312C处于行n中，并且像素312D处于行N中。
如图3所展示的读出电路306包含共源共栅装置324、位线开关322和模数转换器(ADC)320。在所描绘的实例中，位线电流源328耦合到像素阵列302的底部的位线310的底部位线310B，以汲取位线偏置电流。应了解，尽管图3所展示的位线电流源328实例处于像素晶片314上，但是根据本发明的教导，位线电流源328也可以在另一个实例中处于ASIC晶片316上。
如描绘的实例所示出的，位线310分割或分离成顶部位线310A和底部位线310B，并且在像素晶片314中彼此电分离，因此底部位线310B上的电容不影响顶部位线310A的整定时间，并且反之亦然。顶部位线310A和底部位线310B耦合到混合连接318，所述混合连接通过ASIC晶片316中的位线开关322耦合到ADC 320。在所描绘的实例中，位线开关322包含在切换电路中，所述切换电路被配置成通过位线开关322的开关“a”将顶部位线310A耦合到ADC 320，并通过位线开关322的开关“b”将底部位线310B耦合到ADC。
为了从耦合到顶部位线310A的像素(例如，312A-B)读出信号，接通图3中的位线开关322的开关“a”，并且关断位线开关322的开关“b”，使得顶部位线310A耦合到ADC 320，并且底部位线310B不耦合到ADC 320。同时，将中间电压供应到V偏置326，所述V偏置使共源共栅装置324通过混合连接318耦合在顶部位线310A与底部位线310B之间，以在饱和区域中进行操作。以这种方式，顶部位线310A和底部位线310B保持彼此电分离，因此根据本发明的教导，底部位线310B上的电容不影响顶部位线310A的整定时间。
为了从耦合到底部位线310B的像素(例如，312C-D)读出信号，关断图3中的位线开关322的开关“a”，并且接通位线开关322的开关“b”，使得底部位线310B耦合到ADC 320，并且顶部位线310A不耦合到ADC 320。在一个实例中，同时，将接地(GND)电压供应到V偏置326，使得共源共栅装置324关闭。以这种方式，顶部位线310A和底部位线310B保持彼此电分离，因此根据本发明的教导，顶部位线310A上的电容不影响底部位线310B的整定时间。如下文将讨论的，在另一个实例中，将低到足以关闭共源共栅装置324的中间电压供应到V偏置326，使得当底部位线310B耦合到ADC 320时，顶部位线310A和底部位线310B保持彼此电分离。
为了说明，图4示出了根据本发明的教导的从具有分割位线的像素阵列读出图像数据的示例时序图400。注意，图4所展示的示例信号可以是在堆叠传感器300中发现的信号的实例，并且下文引用的类似名称和编号的元件是耦合的，并且其功能与上文所述的类似。在所描绘的实例中，假设行“i”中的行选择(RS)晶体管由行选择信号RS<i>控制。当行选择信号RS<i>对于行“i”来说高时，从行“i”中的通过相应行选择晶体管耦合到位线的像素读出图像数据信号。
如所示出的，当通过使针对像素阵列的行0到n-1的行选择信号RS<0>到RS<n-1>中的一个、一些或所有设置为高来从像素阵列的上半部分读出图像数据信号时，将中间电压“VBC”供应到V偏置426，使得共源共栅装置(例如，图3中的共源共栅装置324)在饱和区域中操作。如图4描绘的实例所示出的，在时间T之前从像素阵列的上半部分中的像素读出图像数据信号，如所指示的，在时间T之前，行选择信号RS<0>到RS<n-1>设置为高，并且V偏置426信号设置为中间电压VBC。以这种方式，只有顶部位线上的电容贡献于位线整定时间，并且底部位线上的电容在读出操作期间不影响顶部位线上的整定时间或对顶部位线上的整定时间没有任何影响。
在一个实例中，当从像素阵列的下半部分读出信号时，这发生在图4中的时间T之后，将行选择信号RS<n>到RS<N>中的一个、一些或所有设置为高，并且将V偏置426信号下拉到接地GND(图4中的实线)，这关闭了共源共栅装置(例如，图3中的共源共栅装置324)。以这种方式，在时间T之后，顶部位线与ADC(例如，ADC 320)和位线电流源(例如，位线电流源328)两者断开连接，使得只有底部位线的电容影响整定时间。以这种方式，在从像素阵列读出图像信号数据期间的任何时间，只有顶部位线或底部位线(但不是两者)的电容贡献于位线整定时间。因此，根据本发明的教导，通过将位线分离成较小部分以及因此较小电容来减小从像素阵列读出期间的整定时间。
在另一个实例中，当从像素阵列的下半部分读出信号时，这发生在图4中的时间T之后，将中间电压“VBC”也供应到V偏置426(图4中的虚线)，使得当从底部位线读取信号时，共源共栅装置(例如，图3中的共源共栅装置324)关闭。当从像素阵列的上半部分(例如，从顶部位线310A)读出信号时，位线的下半部分(例如，底部位线310B)的电压由V偏置326确定，并且电流由电流源328汲取并且低于V偏置326以打开共源共栅装置324。然而，当从底部位线310B读出信号时，电流可以流动通过连接到底部位线310的像素(如像素312C-D)，并且底部位线310B的电压可以由像素阵列中的像素电路系统的浮动扩散区(FD)的电压确定。当从底部位线读取信号时，没有从顶部位线汲取的DC电流，并且因此顶部位线的电压可以保持足够高，例如与底部位线的电压类似，以通过具有钳位电路(未示出)来关闭共源共栅装置326。在实例中，通过将V偏置426设置为足够低以便在从底部位线310B读出信号时关闭共源共栅装置324，顶部位线310A上的电容不影响底部位线310B的设置。因此，在此实例中，V偏置426在当从顶部位线310A读出时(例如，图4中时间T之前的实心VBC线)与当从底部位线310B读出时(例如，图4中时间T之后的虚线VBC线)之间可以相同。
图5示出了根据本发明的教导的堆叠传感器500的另一个实例，所述堆叠传感器用包含像素阵列502的多个像素512A-512D的像素晶片514和包含读出电路506的ASIC晶片516实施。注意，图5的堆叠传感器500与图3的堆叠传感器300共享相似性，并且下文引用的类似名称和编号的元件是耦合的，并且其功能与上文所述的类似。因此，为了从耦合到顶部位线510A的像素(例如，512A-B)读出信号，接通图5中的位线开关522的开关“a”，并且关断位线开关522的开关“b”，使得顶部位线510A耦合到ADC 520，并且底部位线510B不耦合到ADC520。同时，将中间电压供应到V偏置3 526，所述V偏置使共源共栅装置524通过混合连接518耦合在顶部位线510A与底部位线510B之间，以在饱和区域中进行操作。以这种方式，顶部位线510A和底部位线510B保持彼此电分离，因此根据本发明的教导，底部位线510B上的电容不影响顶部位线510A的整定时间。
为了从耦合到底部位线510B的像素(例如，512C-D)读出信号，关断图5中的位线开关522的开关“a”，并且接通位线开关522的开关“b”，使得底部位线510B耦合到ADC 520，并且顶部位线510A不耦合到ADC 520。同时，将接地(GND)电压供应到V偏置3 526，使得共源共栅装置524关闭。以这种方式，顶部位线510A和底部位线510B保持彼此电分离，因此根据本发明的教导，顶部位线510A上的电容不影响底部位线510B的整定时间。
图5的堆叠传感器500与图3的堆叠传感器300之间的一个差异是图5的示例堆叠传感器500包含偏置发生器530，所述偏置发生器耦合以生成多个偏置电压信号，所述偏置信号包含第一偏置电压V偏置1 532、第二偏置电压V偏置2 534和第三偏置电压V偏置3 526。在所展示的实例中，偏置电路系统530包含ASIC晶片516上的第一部分，所述第一部分耦合以生成第三偏置电压V偏置3 526，而像素晶片514上的第二部分耦合以生成第一偏置电压V偏置1 532和第二偏置电压V偏置2 534。在另一个实例中，应了解，偏置电路系统530可以全部处于像素晶片514上，或者可以全部处于ASIC晶片516上，并且可以处于如所展示的像素晶片514和ASIC晶片516两者上。
图5的堆叠传感器500与图3的堆叠传感器300之间的另一个差异是图5中展示了位线电流源528，所述位线电流源包含耦合到晶体管536的共源共栅耦合晶体管538，所述共源共栅耦合晶体管和晶体管耦合到如所示出的底部位线510B。晶体管536是电流源装置，所述电流源装置耦合以被第一偏置电压V偏置1 532偏置，并且共源共栅耦合晶体管538是共源共栅装置，所述共源共栅装置耦合以被第二偏置电压V偏置2 534偏置。
应了解，位线电流源528解决了一种情况，即从顶部位线510A读出图像信号数据或从底部位线510B读出图像信号数据的两种不同操作之间可能存在电流源528的漏极电压的差异。为了补偿漏极电压的此潜在差异，根据本发明的教导改变由位线电流源528汲取的位线偏置电流。实际上，在没有补偿的情况下，通过位线电流源528的电流差异可能导致信号差异，这最终导致图像的顶部部分与底部部分之间的间隙。
因此，为了减小顶部位线510A读出与底部位线510B读出之间的漏极电压差，图5中所示出的位线电流源528包含电流源装置和共源共栅装置，所述电流源装置和所述共源共栅装置分别设置有共源共栅耦合晶体管536和电流源装置538，如图5所示出的。偏置发生器530耦合以为位线电流源528提供偏置电压V偏置1 532和V偏置2 534并且为读出电路506中的共源共栅装置524提供偏置电压V偏置3 526。
在操作中，偏置发生器530设置V偏置1 532以使位线电流源528在饱和区域中操作，以便从位线510汲取适当的偏置电流。如将示出的，应了解，存在用于控制V偏置2 534和V偏置3 526的不同方法。例如，当位线的所需电压范围足够小时(即，当模拟增益高时)，可以在从顶部位线510A读取信号时同时使用共源共栅装置524和538两者。另一方面，当位线510的所需电压范围足够大时(即，当模拟增益低时)，可以禁用共源共栅装置524和538中的一个以增加电压范围。
为了说明，图6A示出了根据本发明的教导的从具有分割位线的堆叠传感器500读出图像数据的一个示例时序图600A。如此，应了解，图6A所展示的示例信号可以是在堆叠传感器500中发现的信号的实例，并且下文引用的类似名称和编号的元件是耦合的，并且其功能与上文所述的类似。图6A示出了所需的电压范围足够小(即，当模拟增益高时)的实例。在此实例中，中间电压VBC2和VBC3分别供应到V偏置2 634和V偏置3626两者，在从顶部位线(例如，510A)读出信号期间，两个共源共栅装置(例如，538和524)在时间T之前在饱和区域中操作。在时间T之后，当从底部位线(例如，510B)读出信号时，V偏置3 626被下拉到接地GND。以这种方式，位线电流源装置(例如，536)的漏极电压总是由位线电流源(例如，528)中的共源共栅装置(例如，538)确定，使得根据本发明的教导，顶部位线读取与底部位线读取之间的位线偏置电流没有差异。
图6B示出了展示当需要更大的电压范围时(即，模拟增益低时)的实例的另一个示例时序图600B。在所描绘的实例中，在时间T之前将中间电压VBC3供应到V偏置3 626，使得读出电路(例如，506)中的共源共栅装置(例如，524)在饱和区域中操作，并且因此在从顶部位线(例如，510A)读出图像数据信号期间将底部位线(例如，510B)的电容与由ADC(例如，520)看到的电容隔离开来。将VDD电压供应到V偏置2 634，所述V偏置使位线电流源(例如，528)的共源共栅装置(例如，538)在线性区域中工作，并且因此在时间T之前被绕过。然而，在时间T之后，当从底部位线读出图像数据信号时，供应到V偏置2 634的偏置电压从VDD过渡到中间电压VBC2，这使位线电流源(例如，528)的共源共栅装置(例如，538)在饱和区域中工作，并且供应到V偏置3 626的偏置电压从中间电压VBC3过渡到接地GND，这关闭了读出电路(例如，506)中的共源共栅装置(例如，524)。
因此，根据本发明的教导，当在时间T之前从顶部位线510A读出图像信号数据时，位线电流源装置536的漏极电压由读出电路506中的共源共栅装置524确定，并且然后当在时间T之后从底部位线510B读出图像信号数据时，所述漏极电压由位线电流源528中的共源共栅装置538确定。在所描绘的实例中，根据本发明的教导，VBC2和VBC3的中间电压值由偏置发生器530精确控制，以使位线电流源528的漏极电压在顶部位线读取与底部位线读取之间保持不变。
图7示出了根据本发明的教导的用于生成偏置电压VBC2和VBC3的偏置发生器730的一个实例。注意，图7中展示的偏置发生器730可以是图5的偏置发生器530的一个实例，并且下文引用的类似名称和编号的元件是耦合的，并且其功能与上文所述的类似。与前文所描述的实例类似，偏置电路系统730包含ASIC晶片716上的第一部分和像素晶片714上的第二部分。在所描绘的实例中，偏置电路系统730的单独部分通过混合连接718一起耦合在ASIC晶片716与像素晶片714之间，所述混合连接被标记为所示出的“a”、“b”、“c”、“d”和“e”。在一个实例中，像素晶片714上的偏置电路系统730的部分耦合以为像素晶片714上的位线电流源生成偏置电压，包含V偏置1 732和可以用于V偏置2的VBC2。ASIC晶片716上的偏置电路系统730的部分耦合以为读出电路506中的共源共栅装置524生成可以用于V偏置3的偏置电压VBC3。在所描绘的实例中，VBC3被调节以使位线电流源装置536的漏极电压与当使用位线电流源528中的共源共栅装置538时的电压相同。
如图7中所描绘的实例所示，ASIC晶片716上的偏置发生器730的一部分包含耦合在VDD与标记为“a”的混合连接718之间的电流源740和耦合在VDD与标记为“b”的混合连接718之间的电流源742。ASIC晶片716上的偏置发生器730的一部分还包含差分放大器744，所述差分放大器具有耦合到标记为“c”的混合连接718的非反相输入端和耦合到标记为“d”的混合连接718的反相输入端。电阻器746耦合在VDD与晶体管748的第一端子之间。晶体管748的第二端子耦合到标记为“e”的混合连接718。差分放大器744的输出端耦合到晶体管748的栅极端子。在所描绘的实例中，应了解，晶体管748是读出电路506的共源共栅装置524中使用的晶体管的副本(即，具有相同的规格)。差分放大器744的输出端也耦合到输出端VBC3，如图6A-6B中所描述的，所述输出端可以用于V偏置3 626以在从顶部位线510A读出图像数据信号期间驱动共源共栅装置524。
返回参考图7，像素晶片714上的偏置发生器730的部分包含通过标记为“a”的混合连接718耦合在电流源740与接地之间的晶体管750。晶体管750的栅极端子也通过标记为“a”的混合连接718耦合到电流源740。晶体管752通过标记为“b”的混合连接718耦合在电流源742与晶体管754之间。晶体管752的栅极端子耦合到晶体管750的栅极端子，并且还耦合以生成可以用于生成V偏置2 634的VBC2，如图6A-6B所示。晶体管754耦合在晶体管752与接地之间。如此，晶体管752是耦合到晶体管754的共源共栅。晶体管754的栅极端子通过标记为“b”的混合连接718耦合到电流源742，并还耦合以生成可以用于驱动位线电流源528的电流源装置(即晶体管536)的V偏置1，如图5所示。此外，晶体管758通过标记为“e”的混合连接718耦合在晶体管748与晶体管756之间。晶体管758的栅极端子耦合到VDD。晶体管756耦合在晶体管758与接地之间。晶体管756的栅极端子还耦合到晶体管754的栅极端子，所述栅极端子还耦合以生成如上文所讨论的V偏置1 732。晶体管756与晶体管758之间的中间节点通过标记为“d”的混合连接718耦合到差分放大器744的反相输入端。晶体管752与晶体管754之间的中间节点通过标记为“c”的混合连接718耦合到差分放大器744的非反相输入端。
在所描绘的实例中，应了解，晶体管752和758是用作位线电流源528的共源共栅装置的晶体管538的副本(即，具有相同的规格)，而晶体管754和756是用作位线电流源528的电流源装置的晶体管536的副本(即，具有相同的规格)。如此，因此应了解，如例如图6B所示，当通过V偏置2 634将VDD施加到共源共栅装置538的栅极而绕过共源共栅装置538时，晶体管758跨位线电流源528的共源共栅装置538模拟或复制IR电压降。
图8A示出了根据本发明的教导的堆叠传感器的一部分的实例，所述堆叠传感器包含在像素晶片814上实施的像素阵列802的多个像素812以及偏置发生器830A的一部分。注意，图8A中所展示的示例像素阵列802和偏置发生器830A部分与图5中所展示的示例堆叠传感器500以及图7中所展示的偏置发生器730的相关部分共享相似性，并且下文引用的类似名称和编号的元素的耦合和功能与上文所述的类似。
图8A中所描绘的实例展示了像素阵列802中的多个像素列812，其中每一列耦合到相应位线810。每条位线具有顶部部分810A和底部部分810B。在所展示的实例中，位线电流源828包含耦合到每条位线810的底部部分810B的共源共栅装置838和电流源装置836，如所示出的。每个电流源装置836的晶体管的栅极端子耦合以被V偏置1 832偏置，并且每个共源共栅装置838的晶体管的栅极端子耦合以被V偏置2 834偏置。开关860耦合以选择是否向偏置信号V偏置2 834供应由偏置发生器830A生成的电压VDD或中间电压VBC2，如例如上文图6A-6B所展示和描述的。
图8B示出了根据本发明的教导的堆叠传感器的一部分的实例，所述堆叠传感器包含在ASIC晶片816上实施的读出电路806以及偏置发生器830B的一部分。注意，图8B中所展示的示例读出电路806和偏置发生器830B部分与图5中所展示的示例堆叠传感器500以及图7中所展示的偏置发生器730的相关部分共享相似性，并且下文引用的类似名称和编号的元素是耦合的，并且其功能与上文所述的类似。
图8B中所描绘的实例展示了读出电路806，所述读出电路耦合以通过混合连接818从像素阵列(例如，802)的多个列读出图像信号数据。共源共栅装置824耦合在每条位线的顶部部分与底部部分(例如，810A与810B)之间，并且位线开关822被配置成将每个相应ADC820耦合到如上所述的每一列的位线的顶部部分或底部部分。每个共源共栅装置824的晶体管的栅极端子耦合以被偏置信号V偏置3 826偏置。开关862耦合以选择是否向偏置信号V偏置3 826供应由偏置发生器830B或电压VDD生成的中间电压VBC3，如例如上文图6A-6B中的实例所展示和描述的。
参考图8A-8B，注意，通过由位线电流源828提供的偏置电流，在读出操作期间，位线810上可能会发生IR电压降，这可能影响位线电流源828处的漏极电压。图8A-8B示出了偏置发生器830A/830B的示例部分，所述示例部分可以基于IR电压降调整中间电压VBC3。为了说明，图8A示出了具有混合连接“e”和寄生电阻的像素晶片814上的电路系统，所述寄生电阻在图8A中表示为寄生电阻864。如所描绘的实例所示，混合连接“e”被定位成使得混合连接“e”的竖直位置靠近或接近耦合到位线810的混合连接818。以这种方式，偏置发生器830A/830B中的寄生电阻864与位线810的寄生电阻成比例。对混合连接“a”、“b”、“c”和“d”的位置没有限制。此外，图8B表明偏置发生器830B具有差分放大器844，所述差分放大器在操作期间使耦合到混合连接“c”和“d”的非反相输入端和反相输入端电压相同。以这种方式，调节图8B所示出的差分放大器844的中间电压VBC3输出以使电流源装置836的漏极电压与当使用位线电流源828中的共源共栅装置838时的电压相同。
图9示出了根据本发明的教导的偏置发生器930的另一个实例。注意，图9中展示的偏置发生器930可以与图8A-8B的偏置发生器830A/830B、图7的偏置发生器730或图5的偏置发生器530共享许多相似性，并且下文引用的类似名称和编号的元件是耦合的，并且其功能与上文所述的类似。与以上描述的实例类似，偏置电路系统930还被展示为被分离成两个部分，其中一个部分安置在像素晶片914上，并且另一个部分安置在ASIC晶片916上。
如将讨论的，安置在像素晶片914上的偏置电路系统930的部分被配置成生成可以用于像素晶片914上的位线电流源的偏置电压V偏置1 932和VBC2，而安置在ASIC晶片916上的偏置电路系统930的部分被配置成生成可以用于读出电路中的共源共栅装置的偏置电压VBC3。在所描绘的实例中，偏置电路系统930的单独部分通过混合连接918一起耦合在ASIC晶片916与像素晶片914之间，所述混合连接被标记为所示出的“a”、“b”、“c”和“d”。在所描绘的实例中，VBC3被调节以使电流源装置的漏极电压与当使用电流源电路中的共源共栅装置时的电压相同。当使用电流源中的共源共栅装置时，节点“nvdcs”被调节以与电流源装置的漏极的电压相同，并且VBC3被调节以使读出电路中的共源共栅装置的源极与“nvdcs”相同。因此，电流源装置的漏极电压在当使用电流源中的共源共栅装置与当使用读出电路中的共源共栅装置之间可以相同。
为了说明，在图9中所描绘的实例中，ASIC晶片916上的偏置发生器930的一部分包含耦合在VDD与标记为“a”的混合连接918之间的电流源940和耦合在VDD与标记为“b”的混合连接918之间的电流源942。ASIC晶片716上的偏置发生器930的部分还包含电流镜电路，所述电流镜电路包含栅极端子耦合在一起的一对晶体管966和968。在所描绘的实例中，通过晶体管966和晶体管968的相应电流的比率被设置为使得通过晶体管966的电流基本上等于Id*n，并且通过晶体管968的电流基本上等于Id*N。晶体管966和968的源极端子耦合到VDD，并且晶体管966和968的栅极端子耦合在一起，并耦合到晶体管966的漏极端子和如所示出的标记为“c”的混合连接918。晶体管968还耦合在VDD与晶体管948的第一端子之间。晶体管948的第二端子耦合到标记为“d”的混合连接918。晶体管968与晶体管948之间的中间节点耦合到晶体管948的栅极端子，所述栅极端子耦合到输出端VBC3。在所描绘的实例中，应了解，晶体管948是读出电路的共源共栅装置中使用的晶体管的缩放副本。此外，当晶体管948耦合到电流镜电路的晶体管968时，晶体管948的规格基本上等于所示出的m*N。
像素晶片914上的偏置发生器930的部分包含通过标记为“a”的混合连接918耦合在电流源940与接地之间的晶体管950。晶体管950的栅极端子也通过标记为“a”的混合连接918耦合到电流源940。晶体管952通过标记为“b”的混合连接918耦合在电流源942与晶体管954之间。晶体管952的栅极端子耦合到晶体管950的栅极端子，并且还耦合以生成可以用于生成V偏置2 634的VBC2，如例如图6A-6B所示。晶体管954耦合在晶体管952与接地之间。如此，晶体管952是耦合到晶体管954的共源共栅。晶体管954的栅极端子通过标记为“b”的混合连接918耦合到电流源942，并且还耦合以生成可以用于驱动位线电流源的电流源装置的V偏置1 932。此外，晶体管958通过标记为“d”的混合连接918耦合在晶体管948与晶体管956之间。晶体管958的栅极端子耦合到VDD。晶体管956耦合在晶体管958与接地之间。晶体管956的栅极端子还耦合到晶体管954的栅极端子，所述栅极端子还耦合以生成如上文所讨论的V偏置1 932。晶体管970通过标记为“c”的混合连接918耦合在晶体管966与处于晶体管956与晶体管958之间的中间节点之间。当晶体管970耦合到电流镜电路的晶体管966时，晶体管970的规格基本上等于所示出的m*n。晶体管970的栅极端子还耦合到晶体管950和952的栅极端子，并且还耦合以生成如上文所讨论的可以用于生成V偏置2的VBC2。在所描绘的实例中，应了解，晶体管952和970是位线电流源的共源共栅装置的缩放副本，并且晶体管954和956是位线电流源的电流源装置的缩放副本。此外，当晶体管956通过晶体管970和948(通过晶体管958)耦合以从电流镜电路灌入电流时，晶体管956的规格基本上等于m*(n+N)，使得通过晶体管958的电流基本上等于如所示出的(Id*n)+(Id*N)或Id*(n+N)。晶体管966、968、970、948和956形成放大器，以将晶体管970的源极电压调节成与晶体管952的源极电压相同。
图10A示出了根据本发明的教导的堆叠传感器的一部分的实例，所述堆叠传感器包含在像素晶片1014上实施的像素阵列1002的多个像素1012以及偏置发生器1030A的一部分。注意，图10A中所展示的示例像素阵列1002和偏置发生器1030A部分与图5中所展示的示例堆叠传感器500以及图9中所展示的偏置发生器930的相关部分共享相似性，并且下文引用的类似名称和编号的元素是耦合的，并且其功能与上文所述的类似。
图10A中所描绘的实例展示了像素阵列1002中的多个像素列1012，其中每一列耦合到相应位线1010。每条位线具有顶部部分1010A和底部部分1010B。在所展示的实例中，位线电流源1028包含耦合到每条位线1010的底部部分1010B的共源共栅装置1038和电流源装置1036，如所示出的。每个电流源装置1036的晶体管的栅极端子耦合以被V偏置1 1032偏置，并且每个共源共栅装置1038的晶体管的栅极端子耦合以被V偏置2 1034偏置。开关1060耦合以选择是否向偏置信号V偏置2 1034供应由偏置发生器1030A生成的电压VDD或中间电压VBC2，如例如上文图6A-6B所展示和描述的。
图10B示出了根据本发明的教导的堆叠传感器的一部分的实例，所述堆叠传感器包含在ASIC晶片1016上实施的读出电路1006以及偏置发生器1030B的一部分。注意，图10B中所展示的示例读出电路1006和偏置发生器1030B部分与图5中所展示的示例堆叠传感器500以及图9中所展示的偏置发生器930的相关部分共享相似性，并且下文引用的类似名称和编号的元素是耦合的，并且其功能与上文所述的类似。
图10B中所描绘的实例展示了读出电路1006，所述读出电路耦合以通过混合连接1018从像素阵列(例如，1002)的多个列读出图像信号数据。共源共栅装置1024耦合在每条位线的顶部部分与底部部分(例如，1010A与1010B)之间，并且位线开关1022被配置成将每个相应10DC 820耦合到如上所述的每一列的位线的顶部部分或底部部分。每个共源共栅装置1026的晶体管的栅极端子耦合以被偏置信号V偏置3 1026偏置。开关1062耦合以选择是否向偏置信号V偏置3 1026供应由偏置发生器1030B或电压VDD生成的中间电压VBC3，如例如上文图6A-6B中所展示和描述的。
参考图10A-10B，注意，通过由位线电流源1028提供的偏置电流，在读出操作期间，位线1010上可能会发生IR电压降，这可能影响位线电流源1028处的漏极电压。图10A-10B示出了偏置发生器1030A/1030B的示例部分，所述示例部分可以基于IR电压降调整中间电压VBC3。为了说明，图10A示出了具有混合连接“d”和寄生电阻的像素晶片1014上的电路系统，所述寄生电阻在图10A中表示为寄生电阻1064。与图8A中所描绘的实例类似，图10A中所展示的混合连接“d”被定位成使得混合连接“d”的竖直位置靠近或接近耦合到位线1010的混合连接1018。以这种方式，偏置发生器1030A/1030B中的寄生电阻1064与位线1010的寄生电阻成比例。对混合连接“a”、“b”、“c”和“d”的位置没有限制。此外，图10A和图10B示出偏置发生器1030A和1030B具有包括晶体管1070、1058、1056、1066、1068和1048的放大器，并且在操作期间使晶体管1070的源极电压与电流源1028中的共源共栅装置1038的源极电压相同。以这种方式，调节图10B所示出的中间电压VBC3以使电流源装置836的漏极电压与当使用位线电流源828中的共源共栅装置838时的电压相同。对混合连接“a”、“b”和“c”的位置没有限制。以这种方式，VBC3可以被确定以使电流源装置1036的漏极电压与当使用位线电流源1028中的共源共栅装置1038时的电压相同。
图11示出了根据本发明的教导的堆叠传感器1100的又另一个实例，所述堆叠传感器用包含像素阵列1102的多个像素1112A-1112D的像素晶片1114和包含读出电路1106的ASIC晶片1116实施。注意，图11的堆叠传感器1100可以与图5的堆叠传感器500或图3的堆叠传感器300共享相似性，并且下文引用的类似名称和编号的元件是耦合的，并且其功能与上文所述的类似。此外，注意，图11的堆叠传感器1100可以是图2的堆叠传感器200或图1的成像系统100的实例，并且下文引用的类似名称和编号的元件是耦合的，并且其功能与上文所述的类似。
在所描绘的实例中，像素1112A-1112D展示为4T像素实施方案，所述像素实施方案中的每个像素实施方案包含光电二极管(PD)、复位晶体管(RST)、传送晶体管(TX)、源极跟随器晶体管(SF)和耦合到位线310的行选择晶体管(RS)，如所示出的。应了解，在其它实例中，也可以根据本发明的教导设想其它像素实施方案。在实例中，像素1112A处于像素阵列1102的行0中，像素1112B处于行n-1中，像素1112C处于行n中，并且像素1112D处于行N中。
如所描绘的实例所示出的，根据本发明的教导，位线1110分割或分离成顶部位线1110A和底部位线1110B，并且在像素晶片1114中彼此电分离，因此底部位线1110B上的电容不影响顶部位线1110A的整定时间，并且反之亦然。如图11所展示的读出电路1106包含共源共栅装置1124、位线开关1122和模数转换器(ADC)1120。在所描绘的实例中，位线电流源1128耦合到像素阵列1102的底部的位线1110的底部位线110B。顶部位线1110A和底部位线1110B耦合到混合连接1118，所述混合连接通过ASIC晶片1116中的位线开关1122耦合到ADC1120。在所描绘的实例中，顶部位线1110A通过位线开关1122的开关“a”耦合到ADC 1120，并且底部位线1110B通过位线开关1122的开关“b”耦合到ADC。
图11的堆叠传感器1100与图5的堆叠传感器500或图3的堆叠传感器300之间的一个差异是图11的示例堆叠传感器1100包含另外的位线电流源1172，所述另外的位线电流源也耦合到像素阵列1102的顶部的位线1110的顶部位线1110A，如所示出的。换言之，堆叠传感器1100包含耦合到像素阵列1102的顶侧和底侧两者的位线电流源1128和1172。根据本发明的教导，通过使位线电流源1128和1172处于位线110的两侧，当通过顶部位线1110A并通过底部位线1110B读取信号时，可以使偏置电流的差异最小化。
为了从耦合到顶部位线1110A的像素(例如，1112A-B)读出信号，接通图11中的位线开关1122的开关“a”，并且关断位线开关1122的开关“b”，使得顶部位线1110A耦合到ADC1120，并且底部位线1110B不耦合到ADC 1120。同时，将中间电压供应到V偏置1126，所述V偏置使共源共栅装置1124通过混合连接1118耦合在顶部位线1110A与底部位线1110B之间，以在饱和区域中进行操作。以这种方式，顶部位线1110A和底部位线1110B保持彼此电分离，因此根据本发明的教导，底部位线1110B上的电容不影响顶部位线1110A的整定时间。
为了从耦合到底部位线1110B的像素(例如，1112C-D)读出信号，关断图11中的位线开关1122的开关“a”，并且接通位线开关1122的开关“b”，使得底部位线1110B耦合到ADC1120，并且顶部位线1110A不耦合到ADC 1120。同时，将中间电压供应到V偏置1126，所述V偏置使共源共栅装置1124通过混合连接1118耦合在顶部位线1110A与底部位线1110B之间，以在饱和区域中进行操作。以这种方式，顶部位线1110A和底部位线1110B保持彼此电分离，因此根据本发明的教导，顶部位线1110A上的电容不影响底部位线1110B的整定时间。
本发明的所展示实例的以上说明(包含摘要中所描述的)并非旨在是穷尽的或将本发明限于所公开的精确形式。虽然以上对本发明的具体实施例进行描述是为了说明的目的，但是在本发明的范围内各种等效修改是可能的，如本领域技术人员将会认识到的那样。
鉴于以上详细说明，可以对本发明做出这些修改。以下权利要求中使用的术语不应被解释为将本发明限于说明书中所公开的具体实例。相反，本发明的范围将完全由以下权利要求所确定，这些权利要求将根据所确立的权利要求解释原则进行解释。

Claims (41)

1.一种图像传感器，其包括：
像素阵列，所述像素阵列包含多个像素，其中每个像素耦合以响应于入射光生成图像数据；
位线，所述位线耦合到所述像素阵列的一列像素，其中所述位线被分离成第一部分和第二部分，其中所述位线的所述第一部分和所述第二部分中的每一部分耦合到所述像素阵列的像素行的对应部分；以及
读出电路，所述读出电路耦合到所述位线以从所述像素阵列读出所述图像数据，其中所述读出电路包含共源共栅装置，所述共源共栅装置耦合在所述位线的所述第一部分与所述第二部分之间，其中所述共源共栅装置耦合以被偏置成将所述位线的所述第一部分和所述第二部分彼此电分离，使得所述位线的所述第一部分的电容不影响所述位线的所述第二部分的整定时间且所述位线的所述第二部分的电容不影响所述位线的所述第一部分的整定时间。
2.根据权利要求1所述的图像传感器，其中当所述读出电路耦合以通过所述位线的所述第一部分从所述像素阵列读出所述图像数据时，所述共源共栅装置耦合以在饱和区域中进行操作。
3.根据权利要求2所述的图像传感器，其中当所述读出电路耦合以通过所述位线的所述第二部分从所述像素阵列读出所述图像数据时，所述共源共栅装置耦合以被关闭。
4.根据权利要求2所述的图像传感器，其中当所述读出电路耦合以通过所述位线的所述第二部分从所述像素阵列读出所述图像数据时，所述共源共栅装置耦合以在所述饱和区域中进行操作。
5.根据权利要求1所述的图像传感器，其中所述读出电路进一步包括：
切换电路，所述切换电路耦合到所述位线的所述第一部分和所述第二部分；以及
模数转换器ADC，所述ADC耦合到所述切换电路，其中所述切换电路被配置成当所述读出电路耦合以通过所述位线的所述第一部分从所述像素阵列读出所述图像数据时将所述ADC耦合到所述位线的所述第一部分，并且其中所述切换电路被配置成当所述读出电路耦合以通过所述位线的所述第二部分从所述像素阵列读出所述图像数据时将所述ADC耦合到所述位线的所述第二部分。
6.根据权利要求1所述的图像传感器，其进一步包括位线电流源，所述位线电流源耦合到所述位线。
7.根据权利要求6所述的图像传感器，其中所述位线电流源是耦合到所述位线的多个位线电流源中的一个，其中所述多个位线电流源包含耦合到所述位线的所述第一部分的第一位线电流源以及耦合到所述位线的所述第二部分的第二位线电流源。
8.根据权利要求6所述的图像传感器，其中所述读出电路的所述共源共栅装置是第一共源共栅装置，其中位线电流源包括：
第二共源共栅装置，所述第二共源共栅装置耦合到所述位线；以及
电流源装置，所述电流源装置耦合到所述第二共源共栅装置。
9.根据权利要求8所述的图像传感器，其进一步包括偏置发生器，所述偏置发生器耦合以生成第一偏置信号、第二偏置信号和第三偏置信号，其中所述电流源装置耦合以响应于所述第一偏置信号，其中所述第二共源共栅装置耦合以响应于所述第二偏置信号，并且其中所述第一共源共栅装置耦合以响应于所述第三偏置信号。
10.根据权利要求9所述的图像传感器，其中所述偏置发生器被配置成生成所述第一偏置信号以在饱和区域中操作所述电流源装置，以便从所述位线汲取位线偏置电流。
11.根据权利要求10所述的图像传感器，其中所述偏置发生器被配置成当所述读出电路耦合以通过所述位线的所述第一部分从所述像素阵列读出所述图像数据时生成所述第二偏置信号和所述第三偏置信号以在所述饱和区域中操作所述第二共源共栅装置和所述第一共源共栅装置。
12.根据权利要求11所述的图像传感器，其中所述偏置发生器被配置成当所述读出电路耦合以通过所述位线的所述第二部分从所述像素阵列读出所述图像数据时生成所述第二偏置信号以在所述饱和区域中操作所述第二共源共栅装置，并且生成所述第三偏置信号以关闭所述第一共源共栅装置。
13.根据权利要求11所述的图像传感器，其中所述偏置发生器被配置成当所述读出电路耦合以通过所述位线的所述第二部分从所述像素阵列读出所述图像数据时生成所述第二偏置信号以在所述饱和区域中操作所述第二共源共栅装置，并且生成所述第三偏置信号以在所述饱和区域中操作所述第一共源共栅装置。
14.根据权利要求12所述的图像传感器，其中所述位线电流源的漏极电压耦合以由所述位线电流源的所述第二共源共栅装置确定，使得当所述读出电路耦合以通过所述位线的所述第一部分从所述像素阵列读出所述图像数据时并且当所述读出电路耦合以通过所述位线的所述第二部分从所述像素阵列读出所述图像数据时，所述位线偏置电流没有差异。
15.根据权利要求9所述的图像传感器，其中所述偏置发生器被配置成当所述读出电路耦合以通过所述位线的所述第一部分从所述像素阵列读出所述图像数据时生成所述第二偏置信号以在线性区域中操作所述第二共源共栅装置，并且生成所述第三偏置信号以在饱和区域中操作所述第一共源共栅装置。
16.根据权利要求15所述的图像传感器，其中所述偏置发生器被配置成当所述读出电路耦合以通过所述位线的所述第二部分从所述像素阵列读出所述图像数据时生成所述第二偏置信号以在所述饱和区域中操作所述第二共源共栅装置，并且生成所述第三偏置信号以关闭所述第一共源共栅装置。
17.根据权利要求15所述的图像传感器，其中所述偏置发生器被配置成当所述读出电路耦合以通过所述位线的所述第二部分从所述像素阵列读出所述图像数据时生成所述第二偏置信号以在所述饱和区域中操作所述第二共源共栅装置，并且生成所述第三偏置信号以在所述饱和区域中操作所述第一共源共栅装置。
18.根据权利要求15所述的图像传感器，其中当所述读出电路耦合以通过所述位线的所述第一部分从所述像素阵列读出所述图像数据时，所述位线电流源的漏极电压耦合以由所述读出电路的所述第一共源共栅装置确定，并且其中当所述读出电路耦合以通过所述位线的所述第二部分从所述像素阵列读出所述图像数据时，所述位线电流源的所述漏极电压耦合以由所述位线电流源的所述第二共源共栅装置确定，并且其中当所述读出电路耦合以通过所述位线的所述第一部分从所述像素阵列读出所述图像数据时并且当所述读出电路耦合以通过所述位线的所述第二部分从所述像素阵列读出所述图像数据时，所述位线电流源的所述漏极电压没有差异。
19.根据权利要求9所述的图像传感器，其中所述像素阵列和所述位线安置在第一晶片中，并且其中所述读出电路安置在第二晶片中。
20.根据权利要求19所述的图像传感器，其中所述偏置发生器的第一部分安置在所述第一晶片上，并且其中所述偏置发生器的第二部分安置在所述第二晶片上。
21.一种成像系统，其包括：
像素阵列，所述像素阵列包含多个像素，所述多个像素用于响应于入射光生成图像数据并被组织成多个行和多个列；
控制电路系统，所述控制电路系统耦合到所述像素阵列以控制所述像素阵列的操作；
位线，所述位线包含在耦合到所述像素阵列的多条位线中，其中所述位线耦合到所述像素阵列的对应的像素列，其中所述位线被分离成第一部分和第二部分；以及
读出电路，所述读出电路包含在耦合到所述多条位线的多个读出电路中，其中所述读出电路耦合到所述位线以从所述像素阵列读出所述图像数据，其中所述读出电路包含共源共栅装置，所述共源共栅装置耦合在所述位线的所述第一部分与所述第二部分之间，其中所述共源共栅装置耦合以被偏置成将所述位线的所述第一部分和所述第二部分彼此电分离，使得所述位线的所述第一部分的电容不影响所述位线的所述第二部分的整定时间且所述位线的所述第二部分的电容不影响所述位线的所述第一部分的整定时间。
22.根据权利要求21所述的成像系统，其中当所述读出电路耦合以通过所述位线的所述第一部分从所述像素阵列读出所述图像数据时，所述共源共栅装置耦合以在饱和区域中进行操作。
23.根据权利要求22所述的成像系统，其中当所述读出电路耦合以通过所述位线的所述第二部分从所述像素阵列读出所述图像数据时，所述共源共栅装置耦合以被关闭。
24.根据权利要求22所述的成像系统，其中当所述读出电路耦合以通过所述位线的所述第二部分从所述像素阵列读出所述图像数据时，所述共源共栅装置耦合以在所述饱和区域中进行操作。
25.根据权利要求21所述的成像系统，其进一步包括功能逻辑，所述功能逻辑耦合到所述读出电路以存储从所述像素阵列读出的图像数据。
26.根据权利要求21所述的成像系统，其中所述读出电路进一步包括：
切换电路，所述切换电路耦合到所述位线的所述第一部分和所述第二部分；以及
模数转换器ADC，所述ADC耦合到所述切换电路，其中所述切换电路被配置成当所述读出电路耦合以通过所述位线的所述第一部分从所述像素阵列读出所述图像数据时将所述ADC耦合到所述位线的所述第一部分，并且其中所述切换电路被配置成当所述读出电路耦合以通过所述位线的所述第二部分从所述像素阵列读出所述图像数据时将所述ADC耦合到所述位线的所述第二部分。
27.根据权利要求21所述的成像系统，其进一步包括位线电流源，所述位线电流源耦合到所述位线。
28.根据权利要求27所述的成像系统，其中所述位线电流源是耦合到所述位线的多个位线电流源中的一个，其中所述多个位线电流源包含耦合到所述位线的所述第一部分的第一位线电流源以及耦合到所述位线的所述第二部分的第二位线电流源。
29.根据权利要求27所述的成像系统，其中所述读出电路的所述共源共栅装置是第一共源共栅装置，其中位线电流源包括：
第二共源共栅装置，所述第二共源共栅装置耦合到所述位线；以及
电流源装置，所述电流源装置耦合到所述第二共源共栅装置。
30.根据权利要求29所述的成像系统，其进一步包括偏置发生器，所述偏置发生器耦合以生成第一偏置信号、第二偏置信号和第三偏置信号，其中所述电流源装置耦合以响应于所述第一偏置信号，其中所述第二共源共栅装置耦合以响应于所述第二偏置信号，并且其中所述第一共源共栅装置耦合以响应于所述第三偏置信号。
31.根据权利要求30所述的成像系统，其中所述偏置发生器被配置成生成所述第一偏置信号以在饱和区域中操作所述电流源装置，以便从所述位线汲取位线偏置电流。
32.根据权利要求31所述的成像系统，其中所述偏置发生器被配置成当所述读出电路耦合以通过所述位线的所述第一部分从所述像素阵列读出所述图像数据时生成所述第二偏置信号和所述第三偏置信号以在所述饱和区域中操作所述第二共源共栅装置和所述第一共源共栅装置。
33.根据权利要求32所述的成像系统，其中所述偏置发生器被配置成当所述读出电路耦合以通过所述位线的所述第二部分从所述像素阵列读出所述图像数据时生成所述第二偏置信号以在所述饱和区域中操作所述第二共源共栅装置，并且生成所述第三偏置信号以关闭所述第一共源共栅装置。
34.根据权利要求32所述的成像系统，其中所述偏置发生器被配置成当所述读出电路耦合以通过所述位线的所述第二部分从所述像素阵列读出所述图像数据时生成所述第二偏置信号以在所述饱和区域中操作所述第二共源共栅装置，并且生成所述第三偏置信号以在所述饱和区域中操作所述第一共源共栅装置。
35.根据权利要求33所述的成像系统，其中所述位线电流源的漏极电压耦合以由所述位线电流源的所述第二共源共栅装置确定，使得当所述读出电路耦合以通过所述位线的所述第一部分从所述像素阵列读出所述图像数据时并且当所述读出电路耦合以通过所述位线的所述第二部分从所述像素阵列读出所述图像数据时，所述位线偏置电流没有差异。
36.根据权利要求32所述的成像系统，其中所述偏置发生器被配置成当所述读出电路耦合以通过所述位线的所述第一部分从所述像素阵列读出所述图像数据时生成所述第二偏置信号以在线性区域中操作所述第二共源共栅装置，并且生成所述第三偏置信号以在所述饱和区域中操作所述第一共源共栅装置。
37.根据权利要求36所述的成像系统，其中所述偏置发生器被配置成当所述读出电路耦合以通过所述位线的所述第二部分从所述像素阵列读出所述图像数据时生成所述第二偏置信号以在所述饱和区域中操作所述第二共源共栅装置，并且生成所述第三偏置信号以关闭所述第一共源共栅装置。
38.根据权利要求36所述的成像系统，其中所述偏置发生器被配置成当所述读出电路耦合以通过所述位线的所述第二部分从所述像素阵列读出所述图像数据时生成所述第二偏置信号以在所述饱和区域中操作所述第二共源共栅装置，并且生成所述第三偏置信号以在所述饱和区域中操作所述第一共源共栅装置。
39.根据权利要求37所述的成像系统，其中当所述读出电路耦合以通过所述位线的所述第一部分从所述像素阵列读出所述图像数据时，所述位线电流源的漏极电压耦合以由所述读出电路的所述第一共源共栅装置确定，并且其中当所述读出电路耦合以通过所述位线的所述第二部分从所述像素阵列读出所述图像数据时，所述位线电流源的所述漏极电压耦合以由所述位线电流源的所述第二共源共栅装置确定，并且其中当所述读出电路耦合以通过所述位线的所述第一部分从所述像素阵列读出所述图像数据时并且当所述读出电路耦合以通过所述位线的所述第二部分从所述像素阵列读出所述图像数据时，所述位线电流源的所述漏极电压没有差异。
40.根据权利要求30所述的成像系统，其中所述像素阵列和所述位线安置在第一晶片中，并且其中所述读出电路安置在第二晶片中。
41.根据权利要求40所述的成像系统，其中所述偏置发生器的第一部分安置在所述第一晶片上，并且其中所述偏置发生器的第二部分安置在所述第二晶片上。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4315835A1 (en) * 2021-03-26 2024-02-07 Sony Semiconductor Solutions Corporation Image sensor array with capacitive current source and solid-state imaging device comprising the same
KR20220146899A (ko) 2021-04-26 2022-11-02 삼성전자주식회사 동작 모드에 따라 바이어스 전압을 분리 인가하는 아날로그 디지털 컨버터, 및 이를 포함하는 이미지 센서

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103283216A (zh) * 2010-12-14 2013-09-04 意法半导体(R&D)有限公司 改进的图像传感器装置
WO2016098590A1 (ja) * 2014-12-15 2016-06-23 ソニー株式会社 固体撮像装置および制御方法、並びに電子機器
CN108122936A (zh) * 2016-11-28 2018-06-05 三星电子株式会社 图像传感器

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4996413A (en) * 1990-02-27 1991-02-26 General Electric Company Apparatus and method for reading data from an image detector
US6847399B1 (en) * 1998-03-23 2005-01-25 Micron Technology, Inc. Increasing readout speed in CMOS APS sensors through block readout
US6512546B1 (en) * 1998-07-17 2003-01-28 Analog Devices, Inc. Image sensor using multiple array readout lines
JP4468657B2 (ja) * 2003-04-28 2010-05-26 オリンパス株式会社 撮像素子
JP4385844B2 (ja) * 2004-04-23 2009-12-16 ソニー株式会社 固体撮像装置および固体撮像装置の駆動方法
JP2010098516A (ja) * 2008-10-16 2010-04-30 Sony Corp 撮像素子およびその制御方法並びにカメラ
US8466991B2 (en) * 2010-07-19 2013-06-18 Aptina Imaging Corporation Optical black pixel cell readout systems and methods
DE102010051438B4 (de) * 2010-11-15 2024-03-14 Arnold & Richter Cine Technik Gmbh & Co. Betriebs Kg Bildsensor
DE102011120099B4 (de) * 2011-12-02 2024-05-29 Arnold & Richter Cine Technik Gmbh & Co. Betriebs Kg Bildsensor und Verfahren zum Auslesen eines Bildsensors
JP6053505B2 (ja) * 2012-01-18 2016-12-27 キヤノン株式会社 固体撮像装置
TWI583195B (zh) 2012-07-06 2017-05-11 新力股份有限公司 A solid-state imaging device and a solid-state imaging device, and an electronic device
KR101999341B1 (ko) * 2012-11-27 2019-10-01 삼성전자주식회사 이미지 센서, 및 이를 포함하는 시스템
JP6174901B2 (ja) * 2013-05-10 2017-08-02 キヤノン株式会社 固体撮像装置及びカメラ
JP6463944B2 (ja) * 2013-11-25 2019-02-06 キヤノン株式会社 撮像素子、撮像装置及び携帯電話機
JP6421342B2 (ja) * 2014-01-22 2018-11-14 パナソニックＩｐマネジメント株式会社 固体撮像装置
JP6588702B2 (ja) * 2015-01-05 2019-10-09 キヤノン株式会社 撮像装置及びその制御方法、プログラム、記憶媒体
JP6704677B2 (ja) * 2015-03-31 2020-06-03 キヤノン株式会社 固体撮像装置
EP3101812B1 (en) * 2015-06-05 2022-10-26 Cmosis Bvba In-pixel differential transconductance amplifier for adc and image sensor architecture
US10079990B2 (en) * 2016-09-27 2018-09-18 Omnivision Technologies, Inc. Comparator for double ramp analog to digital converter
JP6634035B2 (ja) * 2017-01-05 2020-01-22 キヤノン株式会社 撮像素子及び撮像装置
US10827143B2 (en) * 2018-02-23 2020-11-03 Omnivision Technologies, Inc. CMOS image sensor clamping method with divided bit lines
US10750111B2 (en) * 2018-02-23 2020-08-18 Omnivision Technologies, Inc. CMOS image sensor with divided bit lines
US10951848B2 (en) * 2018-06-04 2021-03-16 Apple, Inc. High speed, low power image sensor system
KR102543350B1 (ko) * 2018-08-16 2023-06-15 삼성전자주식회사 이미지 센서

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103283216A (zh) * 2010-12-14 2013-09-04 意法半导体(R&D)有限公司 改进的图像传感器装置
WO2016098590A1 (ja) * 2014-12-15 2016-06-23 ソニー株式会社 固体撮像装置および制御方法、並びに電子機器
CN108122936A (zh) * 2016-11-28 2018-06-05 三星电子株式会社 图像传感器

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Publication number Publication date
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