CN111555756A - 一种优化sar adc中电容阵列冗余权重的算法 - Google Patents
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Abstract
本发明公开了一种优化SAR ADC中电容阵列冗余权重的算法，该算法包括如下步骤：S1，根据所设计的ADC的位数n，选择CX、CL、CB、CM的取值区间；S2，定义判决条件1：2≤WL–2*W1M≤6；S3,定义判决条件2：W＝2n；S4,根据判决条件1和定义判决条件2，对CX、CL、CB、CM在取值区间内进行扫描，即可得到CX、CL、CB、CM的取值。本发明，可用于需要高速高精度逐次逼近式模数转换器的芯片设计中。经该算法所优化的冗余电容阵列，可以放宽对DAC中相邻位电容匹配和寄生的要求，降低对比较器速度的要求，为各次比较提供足够的冗余空间，从而消除由电容不匹配引起的静态非线性误差和比较器速度引起的动态误差。在高速高精度逐次逼近式模数转换器设计领域有独到的优势。
Description
技术领域
本发明涉及高速高精度逐次逼近式模数转换器的芯片设计技术领域，具体为一种优化SAR ADC中电容阵列冗余权重的算法。
背景技术
说明：本算法可用于优化n bit分段式电荷重分配SAR ADC中二进制电容阵列冗余权重，下面以12bit分段式电荷重分配SAR ADC为例作为说明。
在传统12bit分段式电荷重分配SAR ADC设计中，二进制加权电容阵列构成的DAC，如附图1所示，CB为耦合电容、C0为一位冗余电容、C1-C12为二进制加权电容。附图1中每一位的权重系数可由(1)式表示：
对于附图1所示的传统二进制加权电容阵列，第i位的冗余权重可由(2) 式表示：
可见传统的二进制加权电容阵列每一位的冗余权重都为0，每一个模拟输入值都对应一个唯一的数字码。也就是说，对于某一个模拟输入值，当DAC 转换出现误差时，无法通过校正的方式来恢复得到正确的输出码。
一方面，在目前工艺制程条件下，器件、寄生电阻和寄生电容，以及工艺误差，使得DAC相邻位的加权电容之间的二倍关系不够精确，这将使DAC 转换出现静态误差，使输出产生丟码或漏码的问题；同时由于传统分段式二进制加权电容阵列中耦合电容不是单位电容的整数倍，在版图设计上会带来很大的麻烦，耦合电容即便是很小的失配也将会引入静态误差。因此，无冗余位电容阵列的不匹配限制了DAC精度的提高，从而导致ADC整体精度的严重下降。
另一方面，对于无冗余权重的二进制加权电容阵列，DAC的每一次转换均需要在比较器完全建立后才可以进行，否则将由于比较器的动态误差，ADC的输出产生错误的数字码，且无法进行校正。在高速应用中，这将极大的提高了比较器的设计难度。
为了提高ADC的速度与精度，许多校正技术被提出。其中一种即通过对二进制加权电容阵列进行冗余设计。通过在数字域计算每个电容的权重并通过电容权重的加减得到数字输出。因为冗余的存在，一方面放宽了对电容阵列相邻位之间匹配度的要求，即使因为电容不匹配导致DAC某一位转换出现错误时，只要匹配误差在冗余空间允许的范围内，DAC可以在后续位的转换中进行校正；另一方面，只要比较器动态误差处于冗余权重容忍的范围内，DAC 即使在比较器未完全建立时进行转换，也不会使ADC输出出现错误。而对于传统分段式二进制权重电容阵列中耦合电容为分数电容的问题，可以通过在 LSB电容阵列中增加额外的接地电容，经合理选择接地电容的容值，耦合电容可以为单位电容的整数倍,这就避免了出现分数电容，极大的减小了电容匹配误差。
如附图2所示，为传统的具有冗余权重的12bit二进制加权电容阵列[1]，C0-C15为具有冗余权重的二进制加权电容,CX为额外的接地电容，CB为耦合电容。但附图2中所示的12bit具有冗余权重的二进制电容阵列中，冗余位设计存在缺陷，即电容权重分配不合理，导致误差容忍空间也不合理：如附图2所示，一部分电容的冗余过大(比如C14，冗余权重R14＝666，冗余利用度不够)，导致冗余空间浪费；而另一部分电容的冗余空间过小(如C7与C8，冗余量为1)，甚至无冗余(如C4，冗余量R4＝0，当该位因电容不匹配或比较器建立不完全引入的转换误差权重大于0时,DAC将无法校正)，导致无法校正误差。
为了克服这个缺陷，本发明提供一种用于优化二进制电容阵列冗余权重的算法，可在传统冗余设计的基础上，优化二进制电容阵列各段的权重，能有效校正因电容不匹配或比较器不完全建立引入的误差，从而提高模数转换器的速度和精度。
发明内容
本发明的目的在于提供一种优化SAR ADC中电容阵列冗余权重的算法，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：一种优化SAR ADC中电容阵列冗余权重的算法，包括定义LSB电容阵列表示为CL＝C0L+……+CLL，MSB电容阵列表示为CM＝C1M+……+CMM，耦合电容表示为CB，额外接地电容表示为CX，单位电容表示为Ci，对于具有冗余权重的二进制加权电容阵列，nbitADC的电容阵列的总权重表示为:
LSB电容阵列每一位的权重系数可由(4)式表示：
LSB电容阵列总的权重表示为：
MSB电容阵列每一位的权重系数可由(6)式表示：
MSB电容阵列总的权重表示为：
MSB电容阵列最低位权重表示为：
S1，根据所设计的ADC的位数n，选择CX、CL、CB、CM的取值区间；
S2，定义判决条件1：2≤WL–2*W1M≤6；
S3,定义判决条件2：W＝2n；
S4,根据判决条件1和定义判决条件2，对CX、CL、CB、CM在取值区间内进行扫描，即可得到CX、CL、CB、CM的取值。
与现有技术相比，本发明的有益效果是：
本发明，可在传统冗余设计的基础上，优化二进制电容阵列各段的权重，能有效校正因电容不匹配或比较器不完全建立引入的误差，从而提高模数转换器的速度和精度。
附图说明
图1为本发明传统分段式无冗余二进制加权电容阵列；
图2为本发明的传统分段式带冗余二进制加权电容阵列；
图3为本发明的n bit SAR ADC中带冗余的电容阵列示意图；
图4为本发明的优化权重的分段式带冗余二进制加权电容阵列结构示意图；
图5为本发明的权重对比结构示意图；
图6为本发明的算法流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图6，本发明提供一种技术方案：一种优化SAR ADC中电容阵列冗余权重的算法，包括定义LSB电容阵列表示为CL＝C0L+……+CLL，MSB电容阵列表示为CM＝C1M+……+CMM，耦合电容表示为CB，额外接地电容表示为CX，单位电容表示为Ci，对于具有冗余权重的二进制加权电容阵列，nbitADC的电容阵列的总权重表示为:
LSB电容阵列每一位的权重系数可由(4)式表示：
LSB电容阵列总的权重表示为：
MSB电容阵列每一位的权重系数可由(6)式表示：
MSB电容阵列总的权重表示为：
MSB电容阵列最低位权重表示为：
S1，根据所设计的ADC的位数n，选择CX、CL、CB、CM的取值区间；
S2，定义判决条件1：2≤WL–2*W1M≤6；
S3,定义判决条件2：W＝2n；
S4,根据判决条件1和定义判决条件2，对CX、CL、CB、CM在取值区间内进行扫描，即可得到CX、CL、CB、CM的取值。
实施例以12bit分段式电荷重分配SAR ADC的二进制电容阵列来说明，其特征在于二进制电容阵列每一位电容的权重设计合理均衡，能很好地校正电容间失配或比较器建立不完全引入的误差，提高模数转换器的速度和精度。
二进制电容阵列由MSB电容阵列C8-C15、LSB电容阵列C0-C7、耦合电容 CB及额外的接地电容CX构成。通过优化设计二进制电容阵列的每一位电容的权重，如附图5所示，消除了部分电容权重过大而另一部分电容权重过小的缺陷.
如附图2所示，传统的带冗余二进制加权电容阵列从高位C15到低位C1 每一位的冗余权重R15-R1分别为：R15＝596、R14＝666、R13＝386、R12＝46、 R11＝176、R10＝106、R9＝36、R8＝1、R7＝1、R6＝4、R5＝4、R4＝0、R3＝2、R2＝0、 R1＝0。
如附图4所示，本发明中经优化权重的带冗余二进制加权电容阵列从高位C15到低位C1每一位的冗余权重R15-R1分别为：R15＝268、R14＝158、 R13＝114、R12＝70、R11＝48、R10＝26、R9＝26、R8＝26、R7＝8、R6＝8、R5＝6、R4＝4、 R3＝4、R2＝2、R1＝0。
如附图5所示，展示了传统具有冗余权重二进制电容阵列的每一位冗余权重与本发明中经优化权重后的二进制电容阵列的每一位冗余权重的对比曲线。可以看出，附图2所示电容阵列，部分位冗余权重过大，冗余空间极大浪费；另一部分位冗余权重过小，不能有效消除电容阵列的失配或比较器不完全建立所带来的误差，无法达到采用具有冗余权重电容阵列的目的。而附图4所示本发明的电容阵列，冗余权重分布合理，能有效消除电容阵列的失配或比较器不完全建立所带来的误差，有效地提高了ADC的速度和精度。
所以，本发明提供的冗余校正算法，可设计出高可靠、有效的带冗余位二进制电容阵列，能有效提高DAC的精度，进而提高SAR ADC的精度。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。
Claims (1)
1.一种优化SAR ADC中电容阵列冗余权重的算法，包括定义LSB电容阵列表示为CL＝C0L+……+CLL，MSB电容阵列表示为CM＝C1M+……+CMM，耦合电容表示为CB，额外接地电容表示为CX，单位电容表示为Ci，对于具有冗余权重的二进制加权电容阵列，nbitADC的电容阵列的总权重表示为:
LSB电容阵列每一位的权重系数可由(4)式表示：
LSB电容阵列总的权重表示为：
MSB电容阵列每一位的权重系数可由(6)式表示：
MSB电容阵列总的权重表示为：
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