CN111524974A - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开的各种实施例涉及一种半导体器件，所述半导体器件包括栅极结构。所述半导体器件还包括一对间隔件段，所述一对间隔件段位于半导体衬底上。高介电常数栅极介电结构上覆在所述半导体衬底上。所述高介电常数栅极介电结构在横向上位于所述间隔件段之间且与所述间隔件段相邻。所述栅极结构上覆在所述高介电常数栅极介电结构上且具有与所述间隔件段的顶表面大约齐平的顶表面。所述栅极结构包括金属结构及栅极本体层。所述栅极本体层具有相对于所述金属结构的顶表面在垂直方向上偏置的顶表面且还具有被所述金属结构以杯状包围的下部部分。

Description

半导体器件及其制造方法
技术领域
本发明的实施例是有关于半导体器件及其制造方法。
背景技术
许多现代电子器件含有金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)。MOSFET具有布置在源极区与漏极区之间的衬底之上的栅极结构。施加到栅极结构的栅极电极的电压决定MOSFET的导电性。高介电常数金属栅极(high-κmetal gate，HKMG)技术由于具有按比例缩放(scaling)的优势而有望成为下一代MOSFET器件的候选项。
发明内容
在一些实施例中，本申请提供一种半导体器件，所述半导体器件包括：一对间隔件段，位于半导体衬底上；高介电常数栅极介电结构，上覆在所述半导体衬底上，其中所述高介电常数栅极介电结构在横向上位于所述间隔件段之间且与所述间隔件段相邻；以及栅极结构，位于所述高介电常数栅极介电结构之上且具有与所述间隔件段的顶表面大约齐平的顶表面，其中所述栅极结构包括金属结构及栅极本体层，其中所述栅极本体层具有相对于所述金属结构的顶表面在垂直方向上偏置的顶表面且还具有被所述金属结构以杯状包围的下部部分。
在一些实施例中，本申请提供一种半导体器件，所述半导体器件包括：一对源极/漏极区，位于半导体衬底中；高介电常数栅极介电结构，上覆在所述半导体衬底上，其中所述高介电常数栅极介电结构在横向上位于所述源极/漏极区之间且与所述源极/漏极区相邻；以及栅极结构，上覆在所述高介电常数栅极介电结构上，其中所述栅极结构包括堆叠在一起的栅极本体层与硅化物层，其中所述栅极结构还包括功函数结构，所述功函数结构包绕在所述栅极本体层的底部周围且沿着所述栅极本体层的侧壁及所述硅化物层的侧壁延伸到所述功函数结构的顶表面，且其中所述功函数结构的所述顶表面与所述硅化物层的顶表面大约齐平。
在一些实施例中，本申请提供一种制造半导体器件的方法，所述方法包括：在半导体衬底之上形成虚设栅极结构，其中所述虚设栅极结构包括上覆在所述半导体衬底上的高介电常数栅极介电结构且还包括上覆在所述高介电常数栅极介电结构上的虚设栅极电极，且其中侧壁间隔件环绕所述虚设栅极结构；使用栅极电极层堆叠置换所述虚设栅极电极，其中所述栅极电极层堆叠包括金属层及上覆在所述金属层上的多晶硅层；将所述多晶硅层的上部部分转换成硅化物层；以及对所述栅极电极层堆叠及所述硅化物层执行平坦化工艺直到暴露出所述侧壁间隔件的上表面，从而界定栅极电极结构，其中所述平坦化工艺局部地移除所述硅化物层。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1示出半导体器件的一些实施例的剖视图，所述半导体器件包括环绕硅化物层且上覆在高介电常数栅极介电结构上的功函数结构。
图2示出图1所示半导体器件的一些更详细实施例的剖视图，其中功函数结构包括金属层堆叠，且高介电常数栅极介电结构包括介电层堆叠。
图3A到图3C示出图2所示半导体器件的一些替代实施例的各个剖视图。
图4到图9示出形成半导体器件的第一方法的各种实施例的剖视图，所述半导体器件包括环绕硅化物层且上覆在高介电常数栅极介电结构上的功函数结构。
图10以流程图格式示出一种方法，所述流程图格式示出形成半导体器件的第一方法的一些实施例，所述半导体器件包括环绕硅化物层且上覆在高介电常数栅极介电结构上的功函数结构。
图11到图18示出形成半导体器件的第二方法的各种实施例的剖视图，所述半导体器件包括上覆在高介电常数栅极介电结构上的栅极结构。
图19以流程图格式示出一种方法，所述流程图格式示出形成半导体器件的第二方法的一些实施例，所述半导体器件包括上覆在高介电常数栅极介电结构上的栅极结构。
具体实施方式
本公开提供用于实施本公开的不同特征的许多不同实施例或实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征以使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
在过去二十年里，MOSFET通常使用包含多晶硅的栅极结构。近年来，高介电常数金属栅极(HKMG)金属氧化物半导体场效应晶体管(MOSFET)由于性能改善及按比例缩放而开始得到广泛使用。在一些实施例中，在HKMG晶体管的栅极电极制作期间，在衬底上形成虚设栅极结构，且分别沿着虚设栅极结构的相对的侧壁形成源极及漏极区。虚设栅极结构包括虚设栅极电极，且还包括位于虚设栅极电极之下的高介电常数栅极介电层。形成覆盖虚设栅极结构的层间介电(inter-level dielectric，ILD)结构，且对ILD结构执行第一平坦化工艺(例如，化学机械平坦化(chemical mechanical planarization，CMP)工艺)直到暴露出虚设栅极结构。移除虚设栅极电极，从而暴露出高介电常数栅极介电层，且形成覆盖ILD结构且对通过移除所得的开口进行衬垫的金属层堆叠。执行第二平坦化工艺以移除金属层堆叠的位于开口外部的一部分。执行刻蚀工艺以对金属层堆叠的顶表面进行回蚀并局部地清除开口。形成在金属层堆叠之上填充开口的多晶硅层。执行第三平坦化工艺以移除多晶硅层的位于开口外部的一部分，且使多晶硅层的剩余部分硅化，从而在金属层堆叠之上形成硅化物层。这部分地界定了HKMG晶体管的栅极电极。在硅化物层之上且也在源极及漏极区之上设置导电接触件。随后在导电接触件之上的内连介电结构内形成上覆的金属线。
上述方法的挑战在于所述方法的复杂性，所述方法包括至少三个平坦化工艺以及用于形成栅极电极的刻蚀工艺。此外，应理解，上述结构可存在许多实际困难。举例来说，硅化物层的厚度及形状可使HKMG晶体管的栅极电阻增大，从而降低HKMG晶体管的性能。另外，在又一实例中，金属层堆叠可限制栅极电极的按比例缩放，以使HKMG晶体管的按比例缩放可被阻止(例如，不能将栅极电极的长度按比例缩放到小于约26纳米)。
在一些实施例中，本公开涉及一种通过减少制作期间使用的平坦化工艺及刻蚀工艺的数目来简化HKMG晶体管的栅极电极的制作的方法。举例来说，在移除虚设栅极电极并界定开口之后，可通过在开口中沉积金属层堆叠及多晶硅层来制作HKMG晶体管的栅极电极。虚设栅极电极的移除包括执行第一平坦化工艺(例如，CMP工艺)。开口界定在高介电常数栅极介电层之上以及侧壁间隔件的内侧壁之间。多晶硅层覆盖金属层堆叠，且具有延伸到开口中并被金属层堆叠以杯状包围的向下突起部。执行硅化物工艺以局部地消耗多晶硅层并形成硅化物层，所述硅化物层具有被金属层堆叠环绕的向下突起部。对硅化物层及金属层堆叠执行第二平坦化工艺(例如，CMP工艺)以移除硅化物层的位于开口外部的一部分及金属层堆叠的位于开口外部的一部分，从而界定栅极电极。因此，所公开的方法使用两个平坦化工艺来形成栅极电极，从而降低HKMG晶体管的制作成本。
在另一些实施例中，本公开涉及一种降低栅极电阻的HKMG晶体管的栅极电极的改善结构。举例来说，T形电极结构上覆在U形金属层堆叠上，以使T形电极结构的下部部分被U形金属层堆叠环绕。另外，T形电极结构的上部部分的厚度大以降低栅极电阻并提高HKMG晶体管的性能。此外，T形电极结构的上部部分的厚度大有利于使栅极电极缩减(例如，使栅极电极的长度缩减到小于约26纳米)。这部分地提高了使HKMG晶体管按比例缩放的能力和/或增加了设置在单个硅晶片上的HKMG晶体管的数目。
参照图1，包括具有栅极结构109的晶体管108的半导体器件100的一些实施例的剖视图。
晶体管108上覆在衬底102上且包括栅极结构109、高介电常数栅极介电结构120、侧壁间隔件118以及源极/漏极区104。栅极结构109上覆在高介电常数栅极介电结构120上。侧壁间隔件118环绕栅极结构109及高介电常数栅极介电结构120。源极/漏极区104设置在晶体管108的相对侧上的衬底102内。选择性导电沟道106位于衬底102中、在横向上位于源极/漏极区104之间。在一些实施例中，源极/漏极区104及选择性导电沟道106是具有相反的掺杂类型的衬底102的掺杂区。举例来说，选择性导电沟道106可为p型且源极/漏极区104可为n型，或者选择性导电沟道106可为n型且源极/漏极区104可为p型。在一些实施例中，晶体管108可被配置成高介电常数金属栅极(HKMG)金属氧化物半导体场效应晶体管(MOSFET)。
层间介电(ILD)结构122上覆在晶体管108上。多个导通孔124延伸穿过ILD结构122。导通孔124上覆在栅极结构109及源极/漏极区104上。高介电常数栅极介电结构120包括具有一种或多种高介电常数介电材料的一个或多个介电层。本文所述的高介电常数介电材料是介电常数大于3.9的介电材料。栅极结构109包括硅化物层112、位于硅化物层112之下的栅极本体层114以及包绕在硅化物层112及栅极本体层114周围的功函数结构116(在一些实施例中，被称为金属层堆叠)。在一些实施例中，栅极本体层114是多晶硅层。功函数结构116可例如包括一个或多个金属层。
在一些实施例中，硅化物层112的外侧壁与栅极本体层114的外侧壁对齐。另外，硅化物层112的外侧壁及栅极本体层114的外侧壁直接接触功函数结构116的内侧壁。硅化物层112的顶表面与功函数结构116的顶表面实质上对齐。
通过在硅化物层112的外侧壁周围包绕功函数结构116且使硅化物层112的顶表面与功函数结构116的顶表面对齐，可简化晶体管108的制作。举例来说，硅化物层112的形成及功函数结构116的形成可包括单个平坦化工艺(例如，单个化学机械平坦化(CMP)工艺)。通过简化晶体管108的制作，可减少与半导体器件100的形成相关联的成本及时间。
参照图2，提供根据图1所示半导体器件100的一些替代实施例的半导体器件200的剖视图。高介电常数栅极介电结构120包括介电层堆叠208a到208b，且功函数结构116包括金属层堆叠210a到210c。
在一些实施例中，衬底102可例如具有第一掺杂类型(例如，p型)。在一些实施例中，衬底102可例如为块状衬底(例如，块状硅衬底)、绝缘体上硅(silicon-on-insulator，SOI)衬底或一些其他合适的衬底。举例来说，衬底102可包括器件层202c、位于器件层202c之下的绝缘体层202b以及位于绝缘体层202b之下的处置衬底202a。在前述实例中，衬底102被配置成SOI衬底。器件层202c可例如为或可包含硅(例如(举例来说)单晶硅、非晶硅、块状硅等)。此外，器件层202c可例如具有第一掺杂类型。绝缘体层202b可例如为氧化物(例如氧化硅)。处置衬底202a可例如为或可包含硅(例如单晶硅、非晶硅、块状硅等)。
源极/漏极区104是上覆在衬底102上的外延层。源极/漏极区104具有与第一掺杂类型相反的第二掺杂类型(例如，n型)。源极/漏极区104具有设置在衬底102的顶表面上方的顶表面，且具有设置在衬底102的顶表面下方的底表面。在一些实施例中，源极/漏极区104可为包括第二掺杂类型的器件层202c的离子注入区。在另一些实施例中，硅化物层(未示出)可设置在源极/漏极区104与上覆的导通孔124之间。在又一些实施例中，轻掺杂区(例如，掺杂浓度小于源极/漏极区)(未示出)在横向上设置在高介电常数栅极介电结构120与相应源极/漏极区104之间。轻掺杂区可例如为外延层和/或包括第二掺杂类型的器件层202c的分立掺杂区。在一些实施例中，隔离结构可在源极/漏极区104的最外区处设置在衬底102中以将晶体管108与衬底102上的相邻器件(未示出)电隔离。
高介电常数栅极介电结构120包括介电层堆叠208a到208b。介电层堆叠208a到208b可分别例如为或可包含高介电常数介电材料(例如氮氧化硅、氧化铪、氮氧化铪、氧化铪铝、氧化锆等)。本文所述的高介电常数介电材料是介电常数大于3.9的介电材料。在一些实施例中，介电层堆叠208a到208b可分别为或可包含彼此不同的介电材料。在一些实施例中，第一栅极介电层208a上覆在衬底102上，且第二栅极介电层208b上覆在第一栅极介电层208a上。
功函数结构116包括金属层堆叠210a到210c。金属层堆叠210a到210c可分别例如为或可包含金属材料(例如钛、氮化钛、钛铝等)。在一些实施例中，金属层堆叠210a到210c可分别为或可包含彼此不同的金属材料。举例来说，第一金属层210a可为或可包含钛，第二金属层210b可为或可包含氮化钛，和/或第三金属层210c可为或可包含钛铝。功函数结构116具有在高介电常数栅极介电结构120的顶表面与栅极本体层114的底表面之间界定的垂直厚度Tv。在一些实施例中，垂直厚度Tv可处于近似4纳米到40纳米范围内。在一些实施例中，如果垂直厚度Tv大于4纳米，则可降低栅极结构109的电阻，同时维持栅极结构109的结构完整性。在另一些实施例中，如果垂直厚度Tv小于40纳米，则可降低栅极结构109的电阻，同时降低与功函数结构116的形成相关联的成本。在另一些实施例中，在功函数结构116与高介电常数栅极介电结构120之间设置有中间金属层207。在一些实施例中，中间金属层207是功函数结构116的一部分。在这种实施例中，中间金属层207可例如为或可包含金属材料(例如钛、氮化钛、钛铝等)，和/或具有处于1纳米到10纳米范围内的厚度。在一些实施例中，栅极结构109的电阻降低可例如降低衬底和/或射频(radio frequency，RF)损耗。
在其中源极/漏极区104是n型的一些实施例中，栅极本体层114是n型多晶硅，功函数结构116包含具有n型功函数的金属或者具有n型功函数的一些其他合适的导电材料。本文所述具有n型功函数的金属可为或可包含例如铪、锆、钛、钽、铝、一些其他合适的n型功函数金属或前述金属的任意组合。在其中源极/漏极区104是p型的一些实施例中，栅极本体层114是p型多晶硅，功函数结构116包含具有p型功函数的金属或者具有p型功函数的一些其他合适的导电材料。本文所述具有p型功函数的金属可为例如钌、钯、铂、钴、镍、氮化钛铝、氮化钨碳、一些其他合适的p型功函数金属或前述金属的任意组合。
在一些实施例中，金属层堆叠210a到210c分别可具有彼此不同的厚度。举例来说，第一金属层210a可具有比第二金属层210b的厚度小的厚度。第三金属层210c可具有比第二金属层210b的厚度小且比第一金属层210a的厚度大的厚度。金属层堆叠210a到210c中的每一金属层可分别具有处于约1纳米到10纳米范围内的厚度。功函数结构116具有U形，以使每一金属层210a到210c分别具有U形。在又一些实施例中，中间金属层207可具有比第三金属层210c小的厚度。
栅极本体层114设置在U形功函数结构116的中心内。因此，功函数结构116包绕在栅极本体层114的侧壁周围且以杯状包围栅极本体层114的下侧。栅极本体层114可例如为或可包含多晶硅。在前述实例中，可对多晶硅进行掺杂以使栅极本体层114与功函数结构116及硅化物层112形成欧姆接触(ohmic contact)。举例来说，栅极本体层114可包括掺杂浓度大于1*1019原子/cm3的第二掺杂类型(例如，n型)。掺杂多晶硅可例如降低栅极结构109的栅极电阻，从而降低晶体管108的功耗。在另一些实施例中，栅极本体层114可例如为或可包含本征(即，未掺杂)多晶硅。硅化物层112可例如为或可包含硅化镍、硅化钴、硅化钛、硅化铜等。在一些实施例中，栅极本体层114的厚度可为硅化物层112的厚度的四倍或更多倍。硅化物层112被配置成将上覆的导通孔124电耦合到功函数结构116。在一些实施例中，硅化物层112的外侧壁与栅极本体层114的外侧壁对齐。在一些实施例中，硅化物层112的厚度比垂直厚度Tv小。
侧壁间隔件118包括多个间隔件介电层224b到224e。接触刻蚀停止层(contactetch stop layer，CESL)224a环绕第一间隔件介电间隔件层224b。在一些实施例中，CESL224a、第二间隔件介电层224c与第四间隔件介电层224e可分别为或可包含相同的介电材料。所述相同的介电材料可例如为或可包含氮化硅、碳化硅等。CESL 224a具有处于约10纳米到20纳米范围内的第一介电厚度T1d。第二间隔件介电层224c具有处于约10纳米到30纳米范围内的第三介电厚度T3d。第四间隔件介电层224e具有处于约3纳米到5纳米范围内的第五介电厚度T5d。在一些实施例中，第一间隔件介电层224b与第三间隔件介电层224d可分别为或可包含另一种相同的介电材料。所述另一种相同的介电材料可例如为或可包含氧化物(例如氧化硅等)。在另一些实施例中，第一间隔件介电层224b及第三间隔件介电层224d是具有U形的单个连续介电层。所述单个连续介电层可包绕在第二间隔件介电层224c的侧壁周围且以杯状包围第二间隔件介电层224c的下侧。
第一ILD层220上覆在CESL 224a上。第二ILD层222上覆在晶体管108及第一ILD层220上。导通孔124从导电线223延伸穿过第二ILD层222以将硅化物层112及源极/漏极区104电耦合到上覆的金属层(例如，上覆的内连结构中的导电层)和/或其他半导体器件(例如，存储单元)(未示出)。在一些实施例中，第一ILD层220及第二ILD层222可例如分别为或可包含低介电常数介电材料、氧化硅等。本文所述低介电常数介电材料是介电常数小于3.9的介电材料。导通孔124可例如分别为或可包含铝、铜等。导电线223可例如分别为或可包含铝铜等。
参照图3A，提供根据图2所示半导体器件200的一些替代实施例的半导体器件300a的剖视图，其中栅极本体层114具有T形。
栅极本体层114具有T形以使栅极本体层114的顶表面在垂直方向上位于功函数结构116的顶表面上方距离d1。在一些实施例中，距离d1可处于约1纳米到10纳米范围内。因此，功函数结构116包绕在栅极本体层114的外侧壁周围且以杯状包围栅极本体层114的下侧。栅极本体层114的上部部分悬垂于功函数结构116上。硅化物层112的外侧壁与功函数结构116的外侧壁对齐。硅化物层112的厚度Ts大于功函数结构116的厚度Tv。
在一些实施例中，硅化物层112的厚度Ts处于约5纳米到30纳米范围内。在一些实施例中，如果厚度Ts大于5纳米，则栅极结构109的栅极电阻减小。在另一些实施例中，如果厚度Ts小于30纳米，则栅极结构109的栅极电阻减小，同时减轻在用于形成硅化物层112的硅化物工艺期间对半导体器件300a的结构的损坏。使硅化物层112的外侧壁与功函数结构116的外侧壁对齐有利于减小栅极结构109的长度Lg。由于硅化物层112的轮廓，长度Lg可减小到小于26纳米，从而提高使晶体管108按比例缩放的能力和/或增加设置在单个硅晶片上的晶体管108的数目。
参照图3B，提供根据图2所示半导体器件200的一些替代实施例的半导体器件300b的剖视图。硅化物层112的底表面比功函数结构116的顶表面低距离d2。在一些实施例中，距离d2可处于约1纳米到10纳米范围内。硅化物层112具有T形。因此，功函数结构116包绕在硅化物层112的突起部的外侧壁周围。
参照图3C，提供根据图2所示半导体器件200的一些替代实施例的半导体器件300c的剖视图。栅极本体层114从侧壁间隔件118的上表面延伸到功函数结构116的上表面。栅极本体层114具有相对于功函数结构116的顶表面在垂直方向上偏置的顶表面，且还具有被功函数结构116以杯状包围的向下突起部。在一些实施例中，栅极本体层114是单种材料。所述单种材料可例如为或可包含铝或一些其他合适的材料。
图4到图9示出根据本公开各个方面的形成包括具有硅化物层的高介电常数金属栅极(HKMG)结构的半导体器件的第一方法的一些实施例的剖视图400到900。尽管参照一种方法阐述图4到图9中所示剖视图400到900，然而应理解，图4到图9中所示的结构不限于所述方法，而是可独立于所述方法。此外，尽管图4到图9被阐述为一系列动作，然而应理解，这些动作不是限制性的，所述动作的次序可在其他实施例中进行更改，且所公开的方法也适用于其他结构。在其他实施例中，可整体地或部分地省略所示和/或所阐述的一些动作。在一些实施例中，可例如采用图4到图9以形成图2所示半导体器件200。
如图4所示剖视图400所示，提供上覆在衬底102上的虚设栅极电极结构402。在一些实施例中，用于形成图4所示结构的方法可包括在衬底102之上形成高介电常数栅极介电结构120。虚设栅极电极结构402形成在高介电常数栅极介电结构120之上。在形成虚设栅极电极结构402之后，可在衬底102之上外延形成源极/漏极区104。在替代实施例中，源极/漏极区104可通过掺杂工艺形成在衬底102中。可在虚设栅极电极结构402及高介电常数栅极介电结构120周围形成侧壁间隔件118。可在侧壁间隔件118周围形成接触刻蚀停止层(CESL)224a。在侧壁间隔件118、虚设栅极电极结构402及CESL 224a之上形成第一层间介电(ILD)层220。
如图5所示剖视图500所示，移除虚设栅极电极结构(图4所示402)，从而在高介电常数栅极介电结构120上方界定开口502。在一些实施例中，在移除虚设栅极电极结构(图4所示402)之前，对第一ILD层220执行平坦化工艺(例如，化学机械平坦化(CMP)工艺)。执行平坦化工艺直到暴露出侧壁间隔件118的上表面及虚设栅极电极结构(图4所示402)的上表面。虚设栅极电极结构(图4所示402)可通过以下步骤移除：在图4所示结构之上形成掩蔽层(未示出)；根据掩蔽层执行刻蚀工艺，从而界定开口502；以及随后移除掩蔽层。
如图6所示剖视图600所示，在图5所示结构之上形成功函数结构116、中间金属层207及栅极本体层114。功函数结构116对开口(图5所示502)进行衬垫。栅极本体层114包括突出到开口(图5所示502)中且被功函数结构116以杯状包围的突起部。功函数结构116及中间金属层207具有界定在高介电常数栅极介电结构120的顶表面与栅极本体层114的底表面之间的垂直厚度Tv。在一些实施例中，垂直厚度Tv可处于近似4纳米到40纳米范围内。在一些实施例中，栅极本体层114可例如为或可包含单种材料(例如多晶硅)。在前述实施例中，多晶硅可掺杂有第二掺杂类型(例如，n型)。在一些实施例中，可对栅极本体层114执行离子注入工艺以将第二掺杂类型注入到多晶硅中。
如图7所示剖视图700所示，执行硅化物工艺以将栅极本体层114的一部分转换成硅化物层112。在一些实施例中，硅化物工艺包括在图6所示结构之上形成导电层(未示出)以及随后执行退火工艺(annealing process)以将导电层及栅极本体层114的所述部分转换成硅化物层112。硅化物层112的底表面在侧壁间隔件118的顶表面下方延伸。
如图8所示剖视图800所示，对图7所示结构执行平坦化工艺(例如，CMP工艺)直到达到侧壁间隔件118的上表面。这在高介电常数栅极介电结构120之上部分地界定栅极结构109，且进一步部分地界定了包括栅极结构109的晶体管108。因此，在一些实施例中，晶体管108可通过使用两个平坦化工艺来形成。这部分地减少了与形成晶体管108相关联的制作成本及时间。
如图9所示剖视图900所示，在第一ILD层220之上形成第二ILD层222。在源极/漏极区104及硅化物层112之上形成导通孔124及导电线223。
图10示出根据本公开的形成包括具有硅化物层的高介电常数金属栅极(HKMG)结构的半导体器件的方法1000。尽管方法1000被示出和/或阐述为一系列动作或事件，然而应理解，所述方法不限于所示次序或动作。因此，在一些实施例中，可以与所示次序不同的次序施行所述动作和/或可同时施行所述动作。此外，在一些实施例中，可将所示动作或事件细分成多个动作或事件，所述多个动作或事件可分次单独施行或与其他动作或子动作同时施行。在一些实施例中，可省略一些所示动作或事件，且可包括其他未示出的动作或事件。在一些实施例中，方法1000涉及图4到图9所示第一方法。
在动作1002处，在衬底之上形成高介电常数栅极介电结构且在高介电常数栅极介电结构之上形成虚设栅极电极结构。图4示出与动作1002的一些实施例对应的剖视图400。
在动作1004处，在虚设栅极电极结构及高介电常数栅极介电结构周围形成侧壁间隔件。图4示出与动作1004的一些实施例对应的剖视图400。
在动作1006处，移除虚设栅极电极结构，从而在侧壁间隔件的上表面与高介电常数栅极介电结构的上表面之间形成开口。图5示出与动作1006的一些实施例对应的剖视图500。
在动作1008处，在开口中以及侧壁间隔件之上形成功函数结构及栅极本体层。图6示出与动作1008的一些实施例对应的剖视图600。
在动作1010处，将栅极本体层的上部部分转换成硅化物层。图7示出与动作1010的一些实施例对应的剖视图700。
在动作1012处，对功函数结构及硅化物层执行平坦化工艺直到暴露出侧壁间隔件的上表面，从而界定栅极电极结构。图8示出与动作1012的一些实施例对应的剖视图800。
图11到图18示出根据本公开各个方面的形成包括高介电常数金属栅极(HKMG)结构的半导体器件的第二方法的一些实施例的剖视图1100到1800。尽管参照一种方法阐述了图11到图18中所示剖视图1100到1800，然而应理解，图11到图18中所示的结构不限于所述方法，而是可独立于所述方法。此外，尽管图11到图18被阐述为一系列动作，然而应理解，这些动作不是限制性的，所述动作的次序可在其他实施例中进行更改，且所公开的方法也适用于其他结构。在其他实施例中，可整体地或部分地省略所示和/或所阐述的一些动作。在一些实施例中，可例如采用图11到图18以形成图3A所示半导体器件300a。
如图11所示剖视图1100所示，提供上覆在衬底102上的虚设栅极电极结构1102。在一些实施例中，用于形成图11所示结构的方法可包括在衬底102之上形成高介电常数栅极介电结构120。虚设栅极电极结构1102形成在高介电常数栅极介电结构120之上。在形成虚设栅极电极结构1102之后，可在衬底102之上外延形成源极/漏极区104。在替代实施例中，源极/漏极区104可通过掺杂工艺形成在衬底102中。可在虚设栅极电极结构1102及高介电常数栅极介电结构120周围形成侧壁间隔件118。可在侧壁间隔件118周围形成接触刻蚀停止层(CESL)224a。在侧壁间隔件118、虚设栅极电极结构1102及CESL 224a之上形成第一层间介电(ILD)层220。
如图12所示剖视图1200所示，移除虚设栅极电极结构(图11所示1102)，从而在高介电常数栅极介电结构120上方界定第一开口1202。在一些实施例中，在移除虚设栅极电极结构(图11所示1102)之前，对第一ILD层220执行平坦化工艺(例如，CMP工艺)。执行平坦化工艺直到暴露出侧壁间隔件118的上表面及虚设栅极电极结构(图11所示1102)的上表面。虚设栅极电极结构(图11所示1102)可通过以下步骤移除：在图11所示结构之上形成掩蔽层(未示出)；根据掩蔽层执行刻蚀工艺，从而界定第一开口1202；以及随后移除掩蔽层。
如图13所示剖视图1300所示，在图12所示结构之上形成功函数结构116及中间金属层207。功函数结构116对第一开口1202的一部分进行衬垫并直接接触侧壁间隔件118的内侧壁。功函数结构116及中间金属层207具有界定在高介电常数栅极介电结构120的顶表面与功函数结构116的上表面之间的垂直厚度Tv。在一些实施例中，垂直厚度Tv可处于近似4纳米到40纳米范围内。
如图14所示剖视图1400所示，对功函数结构116执行刻蚀工艺，从而暴露出侧壁间隔件118的内侧壁的一部分。功函数结构116的顶表面被设置成低于侧壁间隔件118的上表面。
如图15所示剖视图1500所示，在侧壁间隔件118及功函数结构116之上形成栅极本体层114，从而填充第一开口(图12所示1202)。在一些实施例中，栅极本体层114可例如为或可包含单种材料(例如多晶硅)。在前述实施例中，多晶硅可掺杂有第二掺杂类型(例如，n型)。在一些实施例中，可对栅极本体层114执行离子注入工艺以将第二掺杂类型注入到多晶硅中。
如图16所示剖视图1600所示，对图15所示结构执行平坦化工艺(例如，CMP工艺)。在一些实施例中，对栅极本体层114执行平坦化工艺直到暴露出侧壁间隔件118的上表面。
如图17所示剖视图1700所示，对图16所示结构执行硅化物工艺以将栅极本体层114的一部分转换成硅化物层112，从而界定栅极结构109。在一些实施例中，硅化物工艺包括在图16所示结构之上形成导电层(未示出)以及随后执行退火工艺以将导电层及栅极本体层114的所述部分转换成硅化物层112。栅极本体层114具有T形以使栅极本体层114的顶表面在垂直方向上位于功函数结构116的顶表面上方距离d1。在一些实施例中，距离d1可处于约1纳米到10纳米范围内。在替代实施例中，栅极本体层114的顶表面在垂直方向上位于功函数结构116(参见例如图3B)的顶表面下方。硅化物层112的厚度Ts比功函数结构116的厚度Tv大。在一些实施例中，执行硅化物工艺以使硅化物层112的厚度Ts处于约5纳米到30纳米范围内。
如图18所示剖视图1800所示，在第一ILD层220之上形成第二ILD层222。在源极/漏极区104及硅化物层112之上形成导通孔124及导电线223。
在一些实施例中，可更改图11到图18所示第二方法以形成图3C所示半导体器件300c。举例来说，在图15处，可形成栅极本体层114以使栅极本体层114是单种材料且为或包含铝或一些其他合适的金属。在前述实例中，可省略在图17处执行的硅化物工艺，以使在执行图16所示平坦化工艺之后界定栅极结构109。通过简化栅极结构109的制作，可减少与图3C所示半导体器件300c的形成相关联的成本及时间。在一些实施例中，以使栅极本体层114的外侧壁与功函数结构116的外侧壁对齐的方式形成栅极本体层114。这部分地有利于在功函数结构116的内侧壁周围以及功函数结构116的顶表面之上形成栅极本体层114。由于栅极本体层的轮廓，栅极结构109的长度Lg可减小到例如小于26纳米。
图19示出根据本公开的形成包括高介电常数金属栅极(HKMG)结构的半导体器件的方法1900。尽管方法1900被示出和/或阐述为一系列动作或事件，然而应理解，所述方法不限于所示次序或动作。因此，在一些实施例中，可以与所示次序不同的次序施行所述动作和/或可同时施行所述动作。此外，在一些实施例中，可将所示动作或事件细分成多个动作或事件，所述多个动作或事件可分次单独施行或与其他动作或子动作同时施行。在一些实施例中，可省略一些所示动作或事件，且可包括其他未示出的动作或事件。在一些实施例中，方法1900涉及图11到图18所示第二方法。
在动作1902处，在衬底之上形成高介电常数栅极介电结构，且在高介电常数栅极介电结构之上形成虚设栅极电极结构。图11示出与动作1902的一些实施例对应的剖视图1100。
在动作1904处，在虚设栅极电极结构及高介电常数栅极介电结构周围形成侧壁间隔件。图11示出与动作1904的一些实施例对应的剖视图1100。
在动作1906处，移除虚设栅极电极结构，从而在侧壁间隔件的上表面与高介电常数栅极介电结构的上表面之间形成开口。图12示出与动作1906的一些实施例对应的剖视图1200。
在动作1908处，在开口中以及侧壁间隔件之上形成功函数结构。图13示出与动作1908的一些实施例对应的剖视图1300。
在动作1910处，执行刻蚀工艺以移除功函数结构的一部分以使功函数结构的顶表面低于侧壁间隔件的顶表面。图14示出与动作1910的一些实施例对应的剖视图1400。
在动作1912处，在功函数结构及侧壁间隔件之上形成栅极本体层以使功函数结构以杯状包围栅极本体层的下部部分的下侧。图15示出与动作1912的一些实施例对应的剖视图1500。
在动作1914处，对栅极本体层执行平坦化工艺直到暴露出侧壁间隔件的上表面。图16示出与动作1914的一些实施例对应的剖视图1600。
在动作1916处，将栅极本体层的上部部分转换成硅化物层。图17示出与动作1916的一些实施例对应的剖视图1700。
因此，在一些实施例中，本申请提供一种用于使用两个平坦化工艺形成晶体管的方法，所述晶体管包括栅极结构，所述栅极结构包括硅化物层及被功函数结构环绕的栅极本体层。在另一些实施例中，本申请提供一种晶体管，所述晶体管包括栅极结构，所述栅极结构包括栅极本体层及功函数结构。栅极本体层具有相对于功函数结构的顶表面在垂直方向上偏置的顶表面且还具有被功函数结构以杯状包围的下部部分。
在一些实施例中，本申请提供一种半导体器件，所述半导体器件包括：一对间隔件段，位于半导体衬底上；高介电常数栅极介电结构，上覆在所述半导体衬底上，其中所述高介电常数栅极介电结构在横向上位于所述间隔件段之间且与所述间隔件段相邻；以及栅极结构，位于所述高介电常数栅极介电结构之上且具有与所述间隔件段的顶表面大约齐平的顶表面，其中所述栅极结构包括金属结构及栅极本体层，其中所述栅极本体层具有相对于所述金属结构的顶表面在垂直方向上偏置的顶表面且还具有被所述金属结构以杯状包围的下部部分。
在一些实施例中，所述栅极本体层是T形的且所述金属结构是U形的。在一些实施例中，所述栅极结构还包括：硅化物层，上覆在所述栅极本体层上，其中所述硅化物层界定所述栅极结构的所述顶表面；其中所述栅极本体层包含多晶硅。在一些实施例中，所述硅化物层具有T形轮廓且从所述栅极结构的所述顶表面连续地延伸到位于所述金属结构的所述顶表面下方的点。在一些实施例中，所述硅化物层的底表面位于所述金属结构的所述顶表面上方且通过所述栅极本体层而与所述金属结构隔开。在一些实施例中，所述多晶硅是本征多晶硅。在一些实施例中，所述栅极本体层包含单种材料，且其中所述单种材料是铝。在一些实施例中，所述栅极本体层的最外侧壁与所述金属结构的最外侧壁对齐，且所述栅极本体层的所述下部部分的侧壁直接接触所述金属结构的内侧壁。
在一些实施例中，本申请提供一种半导体器件，所述半导体器件包括：一对源极/漏极区，位于半导体衬底中；高介电常数栅极介电结构，上覆在所述半导体衬底上，其中所述高介电常数栅极介电结构在横向上位于所述源极/漏极区之间且与所述源极/漏极区相邻；以及栅极结构，上覆在所述高介电常数栅极介电结构上，其中所述栅极结构包括堆叠在一起的栅极本体层与硅化物层，其中所述栅极结构还包括功函数结构，所述功函数结构包绕在所述栅极本体层的底部周围且沿着所述栅极本体层的侧壁及所述硅化物层的侧壁延伸到所述功函数结构的顶表面，且其中所述功函数结构的所述顶表面与所述硅化物层的顶表面大约齐平。
在一些实施例中，所述栅极本体层的最外侧壁与所述硅化物层的最外侧壁对齐。在一些实施例中，所述栅极本体层的所述最外侧壁及所述硅化物层的所述最外侧壁直接接触所述功函数结构的内侧壁。在一些实施例中，所述栅极本体层的厚度比所述硅化物层的厚度大三倍或更多倍。在一些实施例中，所述功函数结构是U形的。在一些实施例中，半导体器件还包括：侧壁间隔件，环绕所述高介电常数栅极介电结构的侧壁及所述栅极结构的侧壁，其中所述侧壁间隔件的顶表面与所述硅化物层的顶表面实质上对齐。在一些实施例中，所述栅极本体层包含本征多晶硅。在一些实施例中，所述功函数结构包括三个U形金属层。在一些实施例中，所述三个U形金属层各自包含彼此不同的金属材料。
在一些实施例中，本申请提供一种制造半导体器件的方法，所述方法包括：在半导体衬底之上形成虚设栅极结构，其中所述虚设栅极结构包括上覆在所述半导体衬底上的高介电常数栅极介电结构且还包括上覆在所述高介电常数栅极介电结构上的虚设栅极电极，且其中侧壁间隔件环绕所述虚设栅极结构；使用栅极电极层堆叠置换所述虚设栅极电极，其中所述栅极电极层堆叠包括金属层及上覆在所述金属层上的多晶硅层；将所述多晶硅层的上部部分转换成硅化物层；以及对所述栅极电极层堆叠及所述硅化物层执行平坦化工艺直到暴露出所述侧壁间隔件的上表面，从而界定栅极电极结构，其中所述平坦化工艺局部地移除所述硅化物层。
在一些实施例中，所述平坦化工艺包括对所述硅化物层及所述金属层执行化学机械平坦化工艺直到暴露出所述侧壁间隔件的所述上表面，且其中所述化学机械平坦化工艺不到达所述多晶硅层。在一些实施例中，将所述多晶硅层的所述上部部分转换成硅化物层包括：在形成所述栅极电极层堆叠之后，在所述多晶硅层之上形成导电层；以及对所述导电层及所述多晶硅层执行退火工艺，从而界定所述硅化物层，其中所述硅化物层具有在所述金属层的顶表面下方延伸的向下突起部。
在一些实施例中，本申请提供一种制造半导体器件的方法，所述方法包括：在半导体衬底之上形成虚设栅极结构，其中所述虚设栅极结构包括上覆在所述半导体衬底上的高介电常数栅极介电结构且还包括位于所述高介电常数栅极介电结构之上的虚设栅极电极，且其中侧壁间隔件环绕所述虚设栅极结构；使用金属层堆叠置换所述虚设栅极电极，以使所述金属层堆叠上覆在所述高介电常数栅极介电结构及所述侧壁间隔件上；执行刻蚀工艺以移除上覆在所述侧壁间隔件上的所述金属层堆叠的一部分且使所述金属层堆叠的顶表面凹陷到低于所述侧壁间隔件的顶表面；以及在所述金属层堆叠之上形成栅极本体，其中所述栅极本体的下部部分被所述金属层堆叠环绕且所述栅极本体的上部部分悬垂于所述金属层堆叠上。在一些实施例中，其中所述形成所述栅极本体包括：在所述金属层堆叠及所述侧壁间隔件之上形成多晶硅层，其中所述多晶硅层具有被所述金属层堆叠环绕的下部部分；对所述多晶硅层执行平坦化工艺直到暴露出所述侧壁间隔件的所述顶表面；在所述多晶硅层之上形成导电层；以及对所述多晶硅层及所述导电层执行退火工艺，从而将所述多晶硅层的上部部分转换成硅化物层，其中所述硅化物层的外侧壁与所述金属层堆叠的外侧壁对齐。在一些实施例中，所述硅化物层从所述侧壁间隔件的所述顶表面连续地延伸到位于所述金属层堆叠的所述顶表面下方的点。在一些实施例中，所述硅化物层的底表面位于所述金属层堆叠的顶表面上方且所述硅化物层通过所述多晶硅层而与所述金属层堆叠隔开。在一些实施例中，所述形成所述栅极本体包括：在所述金属层堆叠及所述侧壁间隔件之上形成导电层，其中所述导电层包含单种材料；以及对所述导电层执行平坦化工艺直到暴露出所述侧壁间隔件的顶表面。在一些实施例中，所述单种材料是铝。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对本文作出各种改变、代替及变更。
[符号的说明]
100、200、300a、300b、300c：半导体器件
102：衬底
104：源极/漏极区
106：选择性导电沟道
108：晶体管
109：栅极结构
112：硅化物层
114：栅极本体层
116：功函数结构
118：侧壁间隔件
120：高介电常数栅极介电结构
122：层间介电(ILD)结构
124：导通孔
202a：处置衬底
202b：绝缘体层
202c：器件层
207：中间金属层
208a：介电层堆叠/第一栅极介电层
208b：介电层堆叠/第二栅极介电层
210a：金属层堆叠/第一金属层/金属层
210b：金属层堆叠/第二金属层/金属层
210c：金属层堆叠/第三金属层/金属层
220：第一层间介电(ILD)层
222：第二层间介电(ILD)层
223：导电线
224a：接触刻蚀停止层(CESL)
224b：间隔件介电层/第一间隔件介电间隔件层/第一间隔件介电层
224c：间隔件介电层/第二间隔件介电层
224d：间隔件介电层/第三间隔件介电层
224e：间隔件介电层/第四间隔件介电层
400、500、600、700、800、900、1100、1200、1300、1400、1500、1600、1700、1800：剖视图
402、1102：虚设栅极电极结构
502：开口
1000、1900：方法
1002、1004、1006、1008、1010、1012、1902、1904、1906、1908、1910、1912、1914、1916：动作
1202：第一开口
d1、d2：距离
Lg：长度
T1d：第一介电厚度
T3d：第三介电厚度
T5d：第五介电厚度
Ts：厚度
Tv：垂直厚度/厚度。

Claims (10)

1.一种半导体器件，其特征在于，包括：
一对间隔件段，位于半导体衬底上；
高介电常数栅极介电结构，上覆在所述半导体衬底上，其中所述高介电常数栅极介电结构在横向上位于所述间隔件段之间且与所述间隔件段相邻；以及
栅极结构，位于所述高介电常数栅极介电结构之上且具有与所述间隔件段的顶表面大约齐平的顶表面，其中所述栅极结构包括金属结构及栅极本体层，其中所述栅极本体层具有相对于所述金属结构的顶表面在垂直方向上偏置的顶表面且还具有被所述金属结构以杯状包围的下部部分。
2.如权利要求1所述的半导体器件，其特征在于，所述栅极本体层是T形的且所述金属结构是U形的。
3.如权利要求1所述的半导体器件，所述栅极结构还包括：
硅化物层，上覆在所述栅极本体层上，其特征在于，所述硅化物层界定所述栅极结构的所述顶表面；
其中所述栅极本体层包含多晶硅。
4.如权利要求1所述的半导体器件，其特征在于，所述栅极本体层的最外侧壁与所述金属结构的最外侧壁对齐，且所述栅极本体层的所述下部部分的侧壁直接接触所述金属结构的内侧壁。
5.一种半导体器件，其特征在于，包括：
一对源极/漏极区，位于半导体衬底中；
高介电常数栅极介电结构，上覆在所述半导体衬底上，其中所述高介电常数栅极介电结构在横向上位于所述源极/漏极区之间且与所述源极/漏极区相邻；以及
栅极结构，上覆在所述高介电常数栅极介电结构上，其中所述栅极结构包括堆叠在一起的栅极本体层与硅化物层，其中所述栅极结构还包括功函数结构，所述功函数结构包绕在所述栅极本体层的底部周围且沿着所述栅极本体层的侧壁及所述硅化物层的侧壁延伸到所述功函数结构的顶表面，且其中所述功函数结构的所述顶表面与所述硅化物层的顶表面大约齐平。
6.如权利要求5所述的半导体器件，其特征在于，所述栅极本体层的最外侧壁与所述硅化物层的最外侧壁对齐。
7.如权利要求5所述的半导体器件，其特征在于，所述功函数结构包括三个U形金属层。
8.一种制造半导体器件的方法，其特征在于，包括：
在半导体衬底之上形成虚设栅极结构，其中所述虚设栅极结构包括上覆在所述半导体衬底上的高介电常数栅极介电结构且还包括上覆在所述高介电常数栅极介电结构上的虚设栅极电极，且其中侧壁间隔件环绕所述虚设栅极结构；
使用栅极电极层堆叠置换所述虚设栅极电极，其中所述栅极电极层堆叠包括金属层及上覆在所述金属层上的多晶硅层；
将所述多晶硅层的上部部分转换成硅化物层；以及
对所述栅极电极层堆叠及所述硅化物层执行平坦化工艺直到暴露出所述侧壁间隔件的上表面，从而界定栅极电极结构，其中所述平坦化工艺局部地移除所述硅化物层。
9.如权利要求8所述的制造半导体器件的方法，其特征在于，所述平坦化工艺包括对所述硅化物层及所述金属层执行化学机械平坦化工艺直到暴露出所述侧壁间隔件的所述上表面，且其中所述化学机械平坦化工艺不到达所述多晶硅层。
10.如权利要求8所述的制造半导体器件的方法，其特征在于，将所述多晶硅层的所述上部部分转换成硅化物层包括：
在形成所述栅极电极层堆叠之后，在所述多晶硅层之上形成导电层；以及
对所述导电层及所述多晶硅层执行退火工艺，从而界定所述硅化物层，其中所述硅化物层具有在所述金属层的顶表面下方延伸的向下突起部。
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