CN111510182A

CN111510182A - 一种link16信号模拟器

Info

Publication number: CN111510182A
Application number: CN202010535778.8A
Authority: CN
Inventors: 卢凯; 肖金敏; 何云川; 彭青建
Original assignee: Chengdu Ruixin Technology Co ltd
Current assignee: Chengdu Ruixin Technology Co ltd
Priority date: 2020-06-12
Filing date: 2020-06-12
Publication date: 2020-08-07
Anticipated expiration: 2040-06-12
Also published as: CN111510182B

Abstract

本发明公开了一种link16信号模拟器，其包括信号产生模块，分别与信号产生模块相连接的控制模块和功放模块，信号产生模块、功放模块和控制模块分别与电源模块相连接。本发明可以提供在LX波段的960MHz~1215MHz上以3MHz作为相邻跳频频点间隔的51个离散跳频频道，提供不同时隙格式、不同占空比、不同重复周期、不同脉宽、不同载波中心频率频偏的link16信号。

Description

一种link16信号模拟器

技术领域

本发明涉及信号模拟领域，具体涉及一种link16信号模拟器。

背景技术

战术数据链在北约组织中被称为link（数据链），在美国被称为TADIL-J（联合战术数字信息链），即用于传输机器可读的战术数字信息的标准通信链路。战术是指战术级用户之间通信，数据是指信息形式（包括数字化、数据、图像、图像和文本等），链路则是指按照链路协议进行的通信。

Link16是指美军标准MILSTD-6016或者北约标准STANAG5516中规定的战术数据链，其工作频段覆盖了短波、超短波、Lx波段以及卫星通信频段，其传输率、系统容量、导航和识别、抗干扰能力等都处于领先水平，目前已经普遍装备了美军和北约组织的海陆空各类主战平台。因此对link16信号进行模拟研究，将促使我方在数据链上的发展，同时利于开发针对link16信号的系统。

发明内容

针对现有技术中的上述不足，本发明提供的一种link16信号模拟器可以提供link16信号。

为了达到上述发明目的，本发明采用的技术方案为：

提供一种link16信号模拟器，其包括信号产生模块，分别与信号产生模块相连接的控制模块和功放模块，信号产生模块、功放模块和控制模块分别与电源模块相连接；

控制模块，用于显示并设置工作参数；

信号产生模块，用于根据工作参数生成960MHz~1224MHz的基带射频信号；

功放模块，用于对射频信号进行放大输出。

进一步地，控制模块包括ARM处理器，以及分别与ARM处理器相连接的存储器、RAM、触摸屏、以太网接口、开关、键盘和指示灯。

进一步地，以太网接口包括型号为LAN8720A的芯片；键盘的型号为HSK66-S16。

进一步地，信号产生模块包括与控制模块相连接的FPGA，FPGA的输出端分别连接DDS信号发生器和数模转换器；FPGA的输入端与功分器相连接；功分器的输入端与晶振相连接；功分器的另一个输出端与锁相环相连接；DDS信号发生器的输出端依次连接第一低噪声放大器、低通滤波器、第二低噪声放大器和第二衰减器；数模转换器的输出端依次连接第一带通滤波器、射频放大器和第一衰减器；第一衰减器和第二衰减器的输出端分别与混频器相连接；混频器的输出端依次连接第三衰减器和第二带通滤波器；第二带通滤波器的输出端为信号产生模块的输出端。

进一步地，FPGA的型号为XC7K325T。

进一步地，晶振为100MHz晶振。

进一步地，数模转换器的型号为AD9122。

进一步地，射频放大器的型号为ADA4643。

进一步地，DDS信号发生器的型号为AD9914。

进一步地，功放模块包括依次相连接的第一数控衰减器、第三低噪声放大器、第二数控衰减器G类放大器和功率放大器；第一数控衰减器和第二数控衰减器的受控端与FPGA相连接；功率放大器的输出端为信号产生模块的输出端。

本发明的有益效果为：本发明可以提供在LX波段的960MHz~1215MHz上以3MHz作为相邻跳频频点间隔的51个离散跳频频道，提供不同时隙格式、不同占空比、不同重复周期、不同脉宽、不同载波中心频率频偏的link16信号。

附图说明

图1为本发明的结构框图；

图2为信号产生模块和功放模块连接后的结构框图；

图3为本发明的工作界面示意图；

图4为本实施例采用的JTIDS/MIDS消息封装格式示意图；

图5为报头格式安排示意图；

图6为矩阵交织示意图；

图7为CRC校验码的逻辑实现结构示意图；

图8为流水线方法实现CRC硬件设计的示意图。

具体实施方式

下面对本发明的具体实施方式进行描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

如图1所示，该link16信号模拟器包括信号产生模块，分别与信号产生模块相连接的控制模块和功放模块，信号产生模块、功放模块和控制模块分别与电源模块相连接；

控制模块，用于显示并设置工作参数；

功放模块，用于对射频信号进行放大输出。

控制模块包括ARM处理器，以及分别与ARM处理器相连接的存储器、RAM、触摸屏、以太网接口、开关、键盘和指示灯。以太网接口包括型号为LAN8720A的芯片；键盘的型号为HSK66-S16。

如图2所示，信号产生模块包括与控制模块相连接的FPGA，FPGA的输出端分别连接DDS信号发生器和数模转换器；FPGA的输入端与功分器相连接；功分器的输入端与晶振相连接；功分器的另一个输出端与锁相环相连接；DDS信号发生器的输出端依次连接第一低噪声放大器、低通滤波器、第二低噪声放大器和第二衰减器；数模转换器的输出端依次连接第一带通滤波器、射频放大器和第一衰减器；第一衰减器和第二衰减器的输出端分别与混频器相连接；混频器的输出端依次连接第三衰减器和第二带通滤波器；第二带通滤波器的输出端为信号产生模块的输出端。功放模块包括依次相连接的第一数控衰减器、第三低噪声放大器、第二数控衰减器G类放大器和功率放大器；第一数控衰减器和第二数控衰减器的受控端与FPGA相连接；功率放大器的输出端为信号产生模块的输出端。其中FPGA的型号为XC7K325T。晶振为100MHz晶振。数模转换器的型号为AD9122。射频放大器的型号为ADA4643。DDS信号发生器的型号为AD9914。

在具体使用过程中，100MHz晶振通过功分器分出两路信号，一路为FPGA提供时钟，一路为锁相环产生3.2GHz的时钟为DDS信号发生器提供参考信号。FPGA一方面控制DDS信号发生器输出MSK基带调制信号，调制信号经后续器件处理后输出产生高速跳频信号；另一方面产生60MHz间距1MHz的梳状谱信号，经后续器件处理后产生中频为140MHz、宽60MHz的梳状谱信号；在经过混频器与高速跳频信号混频后，通过后续器件放大输出。整个链路的输出功率通过级联的两个数控衰减器由FPGA直接控制。

在具体实施过程中，如图3所示，控制模块可以提供不同时隙格式、不同占空比、不同重复周期、不同脉宽、不同载波中心频率频偏的调节选项，每个选项对应的配置预先存储于存储器中，便于调取使用。当配置选好后，通过以太网接口发送至FPGA，FPGA完成模拟器的初始化和参数装订及配置等功能，即主要完成Link16数据链参数装订、命令响应和数据采集，主要包括指令周期、跳频图案、扩频图案和帧同步码等参数设置等。

在发送码字过程中，Link16发送码字的报头所用的是RS（16，7）纠错编码，它实际上是（31，23）的截短编码RS(15,7)，在7个信息字符上加了16个0编码后，去掉16个信息，再加一位奇偶校验位，形成RS（16，7）纠错编码。为应对突发干扰，系统采用交织的措施。对于不同的消息封装，交织的方法也略有不同。

在STDP（标准消息）中，把报头的16个字符和消息本体3个码字的93个字符合起来一共109个字符加在一起作交织。

在P2SP中，把报头的16个字符和消息本体的前3个码字的93个字符合起来一共109个字符加在一起作交织；再把消息本体余下的3个码字的共93个字符和在一起作交织。

在P2DP中，把报头的16个字符和消息本体的6个码字的186个字符合起来一共202个字符加在一起作交织；再把消息本体余下的6个码字的共186个字符和在一起作交织。

在P4SP中，把报头的16个字符和消息本体的6个码字的186个字符合起来一共202个字符加在一起作交织；再把消息本体余下的6个码字的共186个字符和在一起作交织。

如图6所示，交织的过程是发射端对编码后的码元在若干个分组码长的时间段内进行搅乱。交织所需的时间段是脉冲噪声宽度的若干倍。接收端在译码前，先对发生了错误的接收码元解交织，得到无码分散的编码信号，再将这些编码信号通过译码器进行纠错。这样可以得到几乎无误的输出，进一步提高系统的抗干扰能力。交织的方式有两种，分组交织和卷积交织，分组交织又包含如矩阵交织，随机交织等交织方式，我们选择矩阵交织。矩阵交织的重排序是通过将已编码序列按行填充到一个m行n列（m×n）的矩阵中完成的。当这个矩阵完全填满以后，码元按列输出，每次一列送到调制器，然后在信道中传输。将交织后的数据按列写入阵列存储器，待写完93个数据脉冲后再按行读出数据信息，完成矩阵解交织。

矩阵交织和解交织的硬件实现使用FPGA芯片上内嵌的IP核Simple Double PortRAM作为主体模块。交织器和解交织器的实现分别主要由3部分组成，即地址产生模块、控制模块和作为交织数据存储的交织寄存器模块。由于93个待交织和解交织的脉冲中，每个脉冲包含5bit信息，故Simple Double Port RAM设计成宽度为5、深度为93的容量。采用Simple Double Port RAM实现交织器时，按顺序从输入端口DINA[4:0]写入93个脉冲数据（即按行输入），即写地址ADDRA[6:0]从0递增到92；待写完93个脉冲数据后，控制读地址ADDRB[6:0]按0、31、62、1、32、63、……29、60、91、30、61、92跳变，完成交织后的数据输出（即按列输出）。

采用Simple Double Port RAM实现解交织器时，控制写地址ADDRA[6:0]按0、31、62、1、32、63……29、60、91、30、61、92跳变，将交织后的数据输入存储器，然后按顺序读出93个脉冲数据，即读地址ADDRB[6:0]从0递增到92。整个过程即实现了解交织器按列输入按行输出的功能。

检错编码与上述所有抗干扰措施不同，上述措施都是在字符上实施的，而检错编码是在数据位上实施的。一个码字在纠错编码前只有15个字符，每个字符载有5bit信息，因此一个码字中应载有5×15=75（bit）的信息，报头在纠错编码前只有7个字符，载有35bit信息。然而事实上一个码字中只载有70bit信息，因为在75bit中有4bit用做了监督位，有一位总是为0。

检错监督位产生过程是，由于每个码字有70bit信息，3个码字一组，共有210bit信息，在加上报头中关于航迹号（源）的15位一共是225bit信息，再加上3×4=12bit的检错监督位，形成（237，225）的检错编码。就是说这12位监督位监督的是整个225bit的差错。不管是哪一种消息封装，都是每3个字一组，再加上报头的15bit而形成（237，225）检错编码的，这就加强了对报头的检错监督。发送码字生成步骤入下：

第一步、将要发射的数据分成210bit的一组或几组，再加上发射平台的航迹号15bit；

第二步、将每组210bit的数据外加15bit航迹号，共225bit数据作检错编码（237，225）；

第三步、加上报头的其他数据，使报头扩充到35bit；

第四步、对上述这些二进制数据作基带数据加密处理；

第五步、把加密后的基带数据以5bit为字节作划分，在字节基础上进行（16，7）和（31，35）纠错编码；

第六步、对已纠错编码的字节作交织处理；

第七步、用伪随机码的不同位移取代相应的字节，形成字符；

第八步、对伪随机码作加密处理；

以上八步完成了所要发射消息的码字和消息的形成，总称为消息/码字处理，下面的所有处理称作发射字符处理，这种处理改变的是发射信号波形；

第九步、发射字节产生，及双脉冲或单脉冲字符的产生；

第十步、在消息报头和本体之前加上粗同步头和精同步头字符；

第十一步、为各发射脉冲选择相应的载频，并完成载频调制；

第十二步、将消息发射出去。

JTIDS/MIDS的通信模式有3种。通信模式1是JTIDS/MIDS的正常工作模式，设备在960MHz～1215MHz频段上跳频，发送加密数据，可实现多网工作；在通信模式2中，设备在969MHz下定频工作，发送加密数据，只能在一个网上工作；在通信模式4中，设备在969MHz下定频工作，发送非加密数据，只能在一个网上工作。通信模式3是一个无效模式。在北约标准协议中，将通信模式4称为通信模式3。

JTIDS/MIDS系统所辐射的是成串的脉冲信号，每个时隙发射的信息构成一条消息。每个脉冲的宽度为6.4us，是以一个码片宽度0.2us的32位伪随机序列作为调制信号对载频作MSK调制而形成的，脉冲间隔13us。相邻脉冲的载频不同，跳频速度为76923次/s。这里有两种安排，一种安排是使相邻的两个脉冲成对使用，两脉冲所载信息完全相同，只是载波不同，形成双脉冲字符。另一种安排则是每个脉冲单独工作，叫单脉冲字符。

如图4所示，本发明具有5种不同的消息封装结构，第一种是标准消息打包（STDP），第二种是2倍压缩单脉冲消息封装（P2SP），第三种是2倍压缩双脉冲消息封装（P2DP），第四种是4倍压缩单脉冲消息封装（P4SP），第五种是往返定时（RTT）询问和应答封装。每种消息封装均有粗同步头、精同步头、报头和传播保护段。除RTT封装之外的其余四种封装都有消息本体，是用以运载本消息所传送的信息内容的。在一个时隙内的消息段包括以下五段：

a)抖动：用于时隙开始传输的可变时间延迟。

b)同步：同步字段含16个双脉冲符号，图案因时隙不同而不同。

c)报头：报头字段含16个双脉冲符号。

d)数据：在时隙中需传送的信息，不同的数据包结构所需字符脉冲数量不同。

e)传播/保护：允许信号在时隙内可传送到最远距离的时间，以及端机准备下一个时隙收发的时间。

在每个时隙中粗同步头是JTIDS/MIDS端机要发射或接收的第一个单元，粗同步头由16个双脉冲字符构成，占16×2×13=416(μs)。精同步头由4个双脉冲字符组成，占用104us，用以减小由粗同步头产生的信号到达时间的不确定范围。精同步头一共8个脉冲，所用的伪码相同，而且都代表数据00000。

JTIDS/MIDS信号脉冲，其调制信号是一个32位的伪随机序列。除同步头之外，用32位的循环移位代表五位二进制的32个数据。每条消息的第三个单元是报头。报头由16个双脉冲字符构成，占用416us的时间。与同步头不同，报头载有用于对本时隙消息的封装和格式等的说明，以便接收端机对收到的消息进行处理。为了提高抗干扰能力，报头字符用了（16，7）Reel-solomon纠错编码，因此报头只载有7个字符的信息，即7×5=35bit的信息，这35bit的安排如图5所示。其中时隙类型占了3bit，用于标示本消息的封装类型、消息类型（格式化消息还是自由电文），以及自由电文是否带纠错编码等。RI/TM占1bit，当传输自由电文时，这1bit用于标示是双脉冲字符还是单脉冲字符；当传输的是固定格式化消息或可变格式化消息时，这1bit指出这一时隙传送的是中继的还是非中继的消息。航迹号（源）标示的是本时隙消息的发射源编号。保密数据单元序号标示本时隙消息是如何加密的，接收端机将据此作解密处理。

在报头之后，除了RTT消息之外，其余4种消息均有消息本体。但不同的封装，消息本体的长短不同，所用的单或双脉冲字符也不同。SMP(STDP)的消息本体有93个双脉冲字符，占用时间93×26=2418（us）。P2SP有2×93=186个单脉冲字符，也占用2418us。P2DP有2×93=186个双脉冲字符，占用时间2×93×26=4836（us）。P4SP封装有4×93=372个单脉冲字符，占用时间也是4836us。时隙的最后一段是传播保护段。根据作用距离有两种，一种是300n mile（550.0km），另一种是500n mile（992.0km），分别叫常规距离和扩展距离。

信号产生模块在每个时隙到来之前会提前对下一个时隙表内容进行查询，以便提前做好相应准备。当信号产生模块查询到下一时隙为发送时隙时，信号产生模块首先根据下一时隙所在时刻生成相应的直扩码和频率码，然后将所要传送的数据通过信道、信源编码后根据生成的直扩码和频率码对信息进行调制，在下一时刻到来时进行发射。

CRC检错编码解码的设计实现：循环冗余校验码的基本思想是利用线性编码理论，在发送端根据要传送的k位二进制码序列，以一定的规则产生一个校验用的r位监督码（即CRC码），并附在信息位后边，构成一个新的共n（=k+r）位的二进制码序列，最后发送出去，这种编码又叫（n，k）码。对于一个给定的（n，k）码，可以证明存在一个最高次幂为r的多项式G(x)。根据G(x)可以生成k位信息的校验码，而G(x)叫做这个CRC码的生成多项式。

校验码的具体生成过程为：假设发送信息用信息多项式C(x)表示，将C(x)左移r位，则可表示成C(x)×x^r，这样C(x)的右边就会空出r位，这就是校验码的位置。通过C(x)×x^r除以生成多项式G(x)得到的余数R(x)就是校验码。接收方将接收到的二进制序列数（包括信息码和CRC码）除以多项式，如果余数为0，则说明传输中无错误发生，否则说明传输有误。

本发明采用的CRC是Link16规定的(237,225)，其生成多项式为：G（x）=x¹²+x¹¹+x³+x²+1，其逻辑实现结构图如图7所示。初始化时，每一位寄存器都清零，然后每输入一个数据，12级移位寄存器按异或逻辑由低到高移动一位，直到一组校验数据结束。此时，12级移位寄存器的内容就是该组数据的CRC的校验位。

每帧数据包含210bit信息分为3组（70*3），信息位与报头15bit航迹号一起组成225bit数据，通过CRC产生12bit校验位，将这些校验位分为3组（4*3），每4bit加1bit“0”添加到70bit信息位后形成一个编码块，后经过RS（31,15）编码形成每组31个码元。

采用流水线的方法实现每帧数据CRC的硬件设计如图8所示，分成三级流水来实现整个CRC编码过程。其中clk为系统时钟信号；din_en是每帧数据输入的有效使能信号；第一级流水寄存器Reg_A宽度为70bit，移位寄存210bit的原始信息；第二级流水寄存器Reg_B，宽度也为70bit，边移位寄存由上一级流水寄存器传输过来的数据，边进行CRC处理，完成后寄存器Reg_CRC中所存储的12bit数据即为CRC校验位；将上一级CRC运算后得到的75bit数据信息赋给第三级流水寄存器Reg_C，然后再移位输出。

综上所述，本发明可以提供在LX波段的960MHz~1215MHz上以3MHz作为相邻跳频频点间隔的51个离散跳频频道，提供不同时隙格式、不同占空比、不同重复周期、不同脉宽、不同载波中心频率频偏的link16信号。

Claims

1.一种link16信号模拟器，其特征在于，包括信号产生模块，分别与所述信号产生模块相连接的控制模块和功放模块，所述信号产生模块、功放模块和控制模块分别与电源模块相连接；

所述控制模块，用于显示并设置工作参数；

所述信号产生模块，用于根据工作参数生成960MHz~1224MHz的基带射频信号；

所述功放模块，用于对射频信号进行放大输出。

2.根据权利要求1所述的link16信号模拟器，其特征在于，所述控制模块包括ARM处理器，以及分别与ARM处理器相连接的存储器、RAM、触摸屏、以太网接口、开关、键盘和指示灯。

3.根据权利要求2所述的link16信号模拟器，其特征在于，所述以太网接口包括型号为LAN8720A的芯片；所述键盘的型号为HSK66-S16。

4.根据权利要求1所述的link16信号模拟器，其特征在于，所述信号产生模块包括与控制模块相连接的FPGA，所述FPGA的输出端分别连接DDS信号发生器和数模转换器；所述FPGA的输入端与功分器相连接；所述功分器的输入端与晶振相连接；所述功分器的另一个输出端与锁相环相连接；所述DDS信号发生器的输出端依次连接第一低噪声放大器、低通滤波器、第二低噪声放大器和第二衰减器；所述数模转换器的输出端依次连接第一带通滤波器、射频放大器和第一衰减器；所述第一衰减器和第二衰减器的输出端分别与混频器相连接；所述混频器的输出端依次连接第三衰减器和第二带通滤波器；所述第二带通滤波器的输出端为信号产生模块的输出端。

5.根据权利要求4所述的link16信号模拟器，其特征在于，所述FPGA的型号为XC7K325T。

6.根据权利要求4所述的link16信号模拟器，其特征在于，所述晶振为100MHz晶振。

7.根据权利要求4所述的link16信号模拟器，其特征在于，所述数模转换器的型号为AD9122。

8.根据权利要求4所述的link16信号模拟器，其特征在于，所述射频放大器的型号为ADA4643。

9.根据权利要求4所述的link16信号模拟器，其特征在于，所述DDS信号发生器的型号为AD9914。

10.根据权利要求4所示的link16信号模拟器，其特征在于，所述功放模块包括依次相连接的第一数控衰减器、第三低噪声放大器、第二数控衰减器G类放大器和功率放大器；所述第一数控衰减器和第二数控衰减器的受控端与FPGA相连接；所述功率放大器的输出端为信号产生模块的输出端。