CN206432967U - 一种基于fpga的梳状谱信号发生器 - Google Patents

Abstract

本实用新型涉及一种基于FPGA的梳状谱信号发生器，其特征在于,包括FPGA芯片，所述FPGA芯片的输出端与DAC数模转换器的数字信号输入端连接、DAC数模转换器的模拟信号输出端与低通滤波器的输入端连接、低通滤波器的输出端与上变频模块的输入端连接。该新型相比于传统梳状谱实现方式，带宽、谱间隔能够实时调制、灵活性好、梳状谱质量高。

Description

一种基于FPGA的梳状谱信号发生器

技术领域

本实用新型涉及电信领域，特别是涉及一种基于FPGA的梳状谱信号发生器。

背景技术

梳状谱发生器是宽带捷变频频率综合器的一项关键技术，能够简单、高效地产生多功能捷变频雷达频率源需要的低杂散、低相位噪声的基频信号。

常用的梳状谱实现方式，主要有以下两种：

方式一：利用储能元件充放电得到持续时间较短的信号，通过脉冲成行网络整形形成满足要求的脉冲波形，这类器件包括隧道二极管、阶跃恢复二极管、雪崩晶体三极管、俘越二极管和脉冲放电管等。基本实现方式是利用隧道二极管特殊的能带结构产生隧道电流，可得到振幅为几百mV，上升沿达几十ps的窄脉冲。基本实现原理图如图1所示。

利用方式一产生梳状谱，主要存在以下问题：

1、阶跃管利用电荷储存效应产生阶跃恢复的性质，与电感构成振荡回路后可生产振幅为几V到十几V的ns和亚ns脉冲；雪崩晶体管和俘越二极管利用晶体管的雪崩击穿特性，生成振幅可达几十V到几百V的脉冲；脉冲放电管利用高压电将火花隙击穿后产生电离，可产生幅度超过几百V的亚ns脉冲。目前，上述器件为主的电路由于存在放电拖尾现象，所产生的脉冲波形不稳定；

2、梳状谱的带宽不能实时调制；

3、梳状谱的谱间隔不能实时调制；

4、梳状谱的带宽以外的谐波大；

5、功率谱不平坦；

6、灵活性差，可生产性差及体积较大。

方式二：梳状谱的实现主要由驱动放大器、偏置电路、匹配网络和脉冲发生器组成，其中，脉冲发生器的设计是梳状谱电路设计的重点。利用阶跃恢复二极管(SRD)的强非线性特点来产生窄电路脉冲。基本实现原理图如图2所示。

利用方式二产生梳状谱，主要存在以下问题：

1、要使SRD产生的谐波能量不能反窜到放大器中，需要在偏置电路与脉冲发生器之间，必须设计合适的匹配网络，将放大的功率有效地加在SRD上，最大限度地产生更强的极窄电流脉冲，这种实现方式难度大，质量差；

2、梳状谱的带宽不能实时调制；

3、梳状谱的谱间隔不能实时调制

4、梳状谱的带宽以外的谐波大；

5、功率谱不平坦；

6、灵活性差，可生产性差及体积较大。

上述两种梳状谱的实现方式，是基于模拟电路实现的，都存在带宽、谱间隔不能够实时调制、灵活性差、梳状谱质量差的普遍问题。

实用新型内容

本实用新型的目的在于：针对现有梳状谱发生方式存在的带宽、谱间隔不能够实时调制、灵活性差、梳状谱质量差的技术问题，提出一种基于FPGA的梳状谱信号发生器。

本实用新型采用的技术方案如下：

一种基于FPGA的梳状谱信号发生器，包括FPGA芯片，所述FPGA芯片的输出端与DAC数模转换器的数字信号输入端连接、DAC数模转换器的模拟信号输出端与低通滤波器的输入端连接、低通滤波器的输出端与上变频模块的输入端连接。在输入控制信号的参与下，由FPGA产生所需梳状谱对应的数字信号，经FPGA处理，由DAC实现数模转换输出带梳状谱的中频信号，再由低通滤波器输出，由上变频模块将梳状谱信号搬移到需要设定的频段。上变频模块的灵活多变，可以选择输出几个GHz，甚至几十个GHz的梳状谱信号。

上述方案中，所述FPGA内部包括用于合成数字基带信号的DDS模块，所述DDS模块包括：频率控制寄存器、高速相位累加器和正弦计算器。频率控制寄存器用于装载并寄存用户输入的频率控制码、高速相位累加器用于根据频率控制码在每个时钟周期内进行相位累加，得到一个相位值、正弦计算器用于对相位值计算数字化正弦波幅度。FPGA内部DDS模块形成基带信号，由外部控制信号决定梳状谱的谱密度和谱带宽，DDS内部信号合成，合成后的信号经数字滤波器进行数字滤波，再经数字上变频实现数字梳状谱的合成，产生的数字信号不易受外界干扰。

上述方案中，所述FPGA芯片的控制信号输入端还连接有外部控制信号输出端连接，具体为外部控制信号输出端与DDS模块相连以输入频率相位控制字。DDS模块对其输入信号进行合成。

所述外部控制信号输出端具体为控制器输出端或键盘。

上述方案中，所述FPGA芯片选用FLEX10K芯片，所述DAC数模转换器选用ADV7120芯片，FLEX10K的引脚1与ADV7120芯片的引脚25连接以向ADV7120芯片提供使能信号，FLEX10K的引脚2与ADV7120芯片的引脚15连接以向ADV7120芯片提供时钟信号，FLEX10K的引脚9、引脚11、引脚12、引脚14、引脚16、引脚17、引脚18、引脚19分别与ADV7120芯片的R0-R7引脚相连以向ADV7120芯片提供所需梳状谱对应的数字信号，所述ADV7120芯片的G0-G7引脚、R0-R7引脚、IOG引脚、IOR引脚接地，IOG引脚连接到低通滤波器的输入端以输出梳状谱。只需占有一个R通道，当需要三路梳状谱产生时，G通道、B通道均可接入电路。

上述方案中，所述低通滤波器为带有宽带放大器的LC低通滤波器，所述LC低通滤波器包括依次连接的低通滤波电路、宽带放大电路与射极跟随器；

所述低通滤波电路包括滤波电感L1、滤波电容C1，所述滤波电感L1的一端与DAC数模转换器的模拟信号输出端连接；

所述宽带放大电路包括放大器Q1，所述放大器Q1的基极连接有对地可调电阻R1到地，发射极连接有对地电阻R2、旁路电容C2到地，集电极连接有电感L2到电源,调节R1可以实现三极管工作在线性放大区，加入对地电阻R2引入直流负反馈稳定Q点，调节旁路电容C2、电感L2可以实现调节频率覆盖范围以及频率覆盖范围内信号的放大；采用宽带放大电路可以对一个频带内的信号进行放大，并非只能对单点频率信号放大，频谱发生器拥有较宽的频带，引入宽带放大电路能够对各个频率信号进行处理。

所述射极跟随器包括放大器Q2，所述放大器Q2的基极通过耦合电容C3与放大器Q1的集电极连接，并通过偏置电阻Rb连接到集电极，发射极通过电阻Re连接到地，并通过耦合电容C4与上变频模块的输入端连接，集电极通过π型电路连接到电源VCC，所述π型电路包括电感L3、并联在电感两端的电容C5、电容C6，电容C5、电容C6另一端共地。π型电路可以消除寄生振荡，引入射极跟随器，隔开输入级和输出级，避免后级负载对前级放大倍数的影响。

综上，由于采用了上述技术方案，本实用新型的有益效果是：

本实用新型为基于FPGA的梳状谱信号发生器，优于模拟梳状谱发生器，在输入控制信号的参与下，由FPGA内部DDS合成可灵活改变的基带梳状谱信号，经过内部数字低通滤波器和数字上变频算法产生相应梳状谱的数字信号，由DAC实现数模转换输出带梳状谱的中频信号，再由低通滤波器输出，由上变频模块将梳状谱信号搬移到需要设定的频段，输出所需的梳状谱。本新型实现方式为数字实现方式，较传统模拟实现方式，该设计灵活，在输入控制信号的参与下，可设定任意梳状谱信号带宽、任意谱间隔的信号；此外，上变频模块灵活多变，可以选择输出几个GHz，甚至几十个GHz的梳状谱信号。生成的梳状谱具有平坦度好、受温度等环境因素影响小、带宽可灵活配置等优点。

附图说明

图1是传统梳状谱实现方式一的原理框图；

图2是传统梳状谱实现方式二的原理框图；

图3是本实用新型的原理框图；

图4是本实用新型FPGA内部处理流程图；

图5是本实用新型FPGA与DAC数模转换器的电路连接图；

图6是本实用新型低通滤波器的电路原理图；

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。

如图所示，一种基于FPGA的梳状谱信号发生器，包括FPGA芯片，FPGA芯片的输出端与DAC数模转换器的数字信号输入端连接、DAC数模转换器的模拟信号输出端与低通滤波器的输入端连接、低通滤波器的输出端与上变频模块的输入端连接。在输入控制信号的参与下，由FPGA产生所需梳状谱对应的数字信号，经FPGA处理，由DAC实现数模转换输出带梳状谱的中频信号，再由低通滤波器输出，由上变频模块将梳状谱信号搬移到需要设定的频段。上变频模块的灵活多变，可以选择输出几个GHz，甚至几十个GHz的梳状谱信号。

优选地，FPGA内部包括用于合成数字基带信号的DDS模块，DDS模块包括：频率控制寄存器、高速相位累加器和正弦计算器。频率控制寄存器用于装载并寄存用户输入的频率控制码、高速相位累加器用于根据频率控制码在每个时钟周期内进行相位累加，得到一个相位值、正弦计算器用于对相位值计算数字化正弦波幅度。FPGA内部DDS模块形成基带信号，由外部控制信号决定梳状谱的谱密度和谱带宽，DDS内部信号合成，合成后的信号经数字滤波器进行数字滤波，再经数字上变频实现数字梳状谱的合成，产生的数字信号不易受外界干扰。

优选地，FPGA芯片的控制信号输入端还连接有外部控制信号输出端连接，具体为外部控制信号输出端与DDS模块相连以输入频率相位控制字。DDS模块对其输入信号进行合成。

外部控制信号输出端具体为控制器输出端或键盘。

优选地，FPGA芯片选用FLEX10K芯片，DAC数模转换器选用ADV7120芯片，FLEX10K的引脚1与ADV7120芯片的引脚25连接以向ADV7120芯片提供使能信号，FLEX10K的引脚2与ADV7120芯片的引脚15连接以向ADV7120芯片提供时钟信号，FLEX10K的引脚9、引脚11、引脚12、引脚14、引脚16、引脚17、引脚18、引脚19分别与ADV7120芯片的R0-R7引脚相连以向ADV7120芯片提供所需梳状谱对应的数字信号，ADV7120芯片的G0-G7引脚、R0-R7引脚、IOG引脚、IOR引脚接地，IOG引脚连接到低通滤波器的输入端以输出梳状谱。只需占有一个R通道，当需要三路梳状谱产生时，G通道、B通道均可接入电路。

优选地，低通滤波器为带有宽带放大器的LC低通滤波器，LC低通滤波器包括依次连接的低通滤波电路、宽带放大电路与射极跟随器；

低通滤波电路包括滤波电感L1、滤波电容C1，滤波电感L1的一端与DAC数模转换器的模拟信号输出端连接；

宽带放大电路包括放大器Q1，放大器Q1的基极连接有对地可调电阻R1到地，发射极连接有对地电阻R2、旁路电容C2到地，集电极连接有电感L2到电源,调节R1可以实现三极管工作在线性放大区，加入对地电阻R2引入直流负反馈稳定Q点，调节旁路电容C2、电感L2可以实现调节频率覆盖范围以及频率覆盖范围内信号的放大；采用宽带放大电路可以对一个频带内的信号进行放大，并非只能对单点频率信号放大，频谱发生器拥有较宽的频带，引入宽带放大电路能够对各个频率信号进行处理。

射极跟随器包括放大器Q2，放大器Q2的基极通过耦合电容C3与放大器Q1的集电极连接，并通过偏置电阻Rb连接到集电极，发射极通过电阻Re连接到地，并通过耦合电容C4与上变频模块的输入端连接，集电极通过π型电路连接到电源VCC，π型电路包括电感L3、并联在电感两端的电容C5、电容C6，电容C5、电容C6另一端共地。π型电路可以消除寄生振荡，引入射极跟随器，隔开输入级和输出级，避免后级负载对前级放大倍数的影响。

以上仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (6)

1.一种基于FPGA的梳状谱信号发生器，其特征在于,包括FPGA芯片，所述FPGA芯片的输出端与DAC数模转换器的数字信号输入端连接、DAC数模转换器的模拟信号输出端与低通滤波器的输入端连接、低通滤波器的输出端与上变频模块的输入端连接。

2.如权利要求1所述的一种基于FPGA的梳状谱信号发生器，其特征在于,所述FPGA内部包括用于合成数字基带信号的DDS模块，所述DDS模块包括：频率控制寄存器、高速相位累加器和正弦计算器。

3.如权利要求2所述的一种基于FPGA的梳状谱信号发生器，其特征在于,所述FPGA芯片的控制信号输入端还连接有外部控制信号输出端连接，具体为外部控制信号输出端与DDS模块相连以输入频率相位控制字。

4.如权利要求3所述的一种基于FPGA的梳状谱信号发生器，其特征在于,所述外部控制信号输出端具体为控制器输出端或键盘。

5.如权利要求1所述的一种基于FPGA的梳状谱信号发生器，其特征在于,所述FPGA芯片选用FLEX10K芯片，所述DAC数模转换器选用ADV7120芯片，FLEX10K的引脚1与ADV7120芯片的引脚25连接以向ADV7120芯片提供使能信号，FLEX10K的引脚2与ADV7120芯片的引脚15连接以向ADV7120芯片提供时钟信号，FLEX10K的引脚9、引脚11、引脚12、引脚14、引脚16、引脚17、引脚18、引脚19分别与ADV7120芯片的R0-R7引脚相连以向ADV7120芯片提供所需梳状谱对应的数字信号，所述ADV7120芯片的G0-G7引脚、R0-R7引脚、IOG引脚、IOR引脚接地，IOG引脚连接到低通滤波器的输入端以输出梳状谱。

6.如权利要求1或5所述的一种基于FPGA的梳状谱信号发生器，其特征在于,所述低通滤波器为带有宽带放大器的LC低通滤波器，所述LC低通滤波器包括依次连接的低通滤波电路、宽带放大电路与射极跟随器；

所述低通滤波电路包括滤波电感L1、滤波电容C1，所述滤波电感L1的一端与DAC数模转换器的模拟信号输出端连接；

所述宽带放大电路包括放大器Q1，所述放大器Q1的基极连接有对地可调电阻R1到地，发射极连接有对地电阻R2、旁路电容C2到地，集电极连接有电感L2到电源；

所述射极跟随器包括放大器Q2，所述放大器Q2的基极通过耦合电容C3与放大器Q1的集电极连接，并通过偏置电阻Rb连接到集电极，发射极通过电阻Re连接到地，并通过耦合电容C4与上变频模块的输入端连接，集电极通过π型电路连接到电源VCC，所述π型电路包括电感L3、并联在电感两端的电容C5、电容C6，电容C5、电容C6另一端共地。