CN205377852U - 一种频综及接收组件 - Google Patents

Abstract

本实用新型提供一种频综及接收组件，主要用于产生送给毫米波收发模块的微波基准信号和发射激励信号，送给中频接收机的第二本振信号，送给信号处理器的相参时钟信号，以及用于仿真试验的相参基准信号等。中频接收机对毫米波收发模块送入的两路一中频信号进行放大，混频，并进行滤波放大，同时根据信号处理器指令自动控制通道增益。

Description

一种频综及接收组件

技术领域

本实用新型涉及一种微波电子技术，特别是一种频综及接收组件。

背景技术

各种军用和民用的雷达、电子对抗、侦察、导航、通信、预警、监视系统都需要对空间回波信号、直达信号进行接收和解调，将信号还原为能直接用于测量、计算的基带信号。接收与频综系统作为为各种军用或民用装备的直接组成部分，能在系统中完成如下主要功能：(1)产生高稳定、低相噪的参考信号，为装备所有电子系统提供可靠的相参基准信号；(2)产生任意波形的基带信号，为雷达、通信、导航、预警、监视等系统提供任意波形发射输出；(3)产生捷变、低相噪本振信号，提高军用装备的抗干扰能力、战场生存能力和作战效能；(4)完成各种电磁波信号的低噪声接收、信号选择、信号变频、信号解调，输出数字或模拟的中频信号或基带信号。

任何通过测量空间电磁波信号来实现信号侦察、测量、定位、通信等功能的电子设备系统都需要使用接收与频综系统。其中接收设备能实现信号的放大、选择、变频和解调。频综设备用于产生对外辐射的基带波形信号、产生信号上下变频的本振信号、产生系统工作必需要的相参基准时钟信号。接收与频综设备是现代民用和军用侦察、监视、预警、定位、成像、电磁对抗、导航和通信设备中直接组成部分和最重要的功能设备。

发明内容

本发明提供一种频综及接收组件，包括晶体振荡器、晶振信号分配电路、本振信号产生及分配电路、微波基准信号电路、基带信号产生电路、发射激励信号产生电路以及两个接收通道电路。

所述晶体振荡器产生晶振信号；所述晶振信号分配电路通过功分、滤波，将晶体振荡器的输出信号分配给本振信号产生及分配电路和基带信号产生电路，并产生DDS时钟参考信号、FPGA时钟信号、基准阵元参考信号分配给微波基准信号电路，以及生成两路相参时钟信号；所述本振信号产生及分配电路根据晶振信号分配电路分配的信号，通过模拟锁相方式产生本振信号，功分给两路接收通道电路和发射激励信号产生电路；所述微波基准信号电路生成小步进跳频信号；所述基带信号产生电路接受晶振信号分配电路分配的晶振信号，通过锁相源产生时钟信号提供给基带板，由FPGA根据内部存储的数据信息控制高速DA转换芯片，产生基带信号传输至发射激励信号产生电路；所述发射激励信号产生电路经过一次上变频生成激励信号；所述接收通道经过一次变频产生中频输出信号。

采用上述组件，所述晶振信号分配电路包括：将晶振信号功分为3路的前功分器，前功分器输出的一路功分信号依次经π型衰减器、放大器后经一功分器分为两路，两路信号分别经低通滤波器后输出两路相参时钟信号，前功分器输出的第二路信号经低通滤波器后输出FPGA时钟信号，前功分器输出的第三路信号经一放大器后经一功分器功分为4路，每一路信号经低通滤波器后分别输出至本振信号产生及分配电路、基带信号产生电路和微波基准信号电路，以及产生DDS时钟参考信号。

采用上述组件，所述本振信号产生及分配电路包括依次连接的锁相环、放大器和功分器；所述锁相环与晶振信号分配电路连接；所述功分放大器分出的三路信号经低通滤波器后分别传输至两路接收通道电路和发射激励信号产生电路。

采用上述组件，所述基带信号产生电路包括依次连接的锁相环、初级低通滤波器、π型衰减器基带板、次级低通滤波器；所述锁相环接晶振信号分配电路，所述次级低通滤波器发送基带信号。

采用上述组件，所述微波基准信号电路包括三路通道，分别接收DDS时钟参考信号、FPGA时钟信号、基准阵元参考信号，具体连接方式为：第一锁相环接收DDS时钟参考信号后，信号依次经过DDS芯片、第一带通滤波器，控制电路接FPGA时钟信号控制DDS芯片，第二锁相环接收基准阵元参考信号后，依次经过第二带通滤波器、一级放大器、混频器、第三带通滤波器、二级放大器、三级放大器和第四带通滤波器；所述混频器的第二输入信号为第一带通滤波器输出信号；所述第四带通滤波器输出基准信号。

采用上述组件，所述发射激励信号产生电路包括混频器对基带信号和本振信号进行混频，具体连接方式为：本振信号依次经过滤波器、放大器后作为混频器的一路输入信号，基带信号依次经过滤波器、放大器后作为混频器的第二路输入信号，混频器混频后的信号依次经过第三带通滤波器、第三放大器、第四带通滤波器、第四放大器、数控衰减器、低通滤波器后输出激励信号。

采用上述组件，所述接收通道包括一混频器对输入信号和本振信号进行混频，具体连接方式为：本振信号依次经过滤波器和放大器后作为混频器的第一路输入信号，输入信号依次经过带通滤波器、放大器后作为混频器的第二路输入信号，混频器混频后的信号依次经过第一低通滤波器、第一数控衰减器、第三放大器、第二低通滤波器、第二数控衰减器、第四放大器、带通滤波器后输出中频信号。

基于上述内容，本实用新型主要用于产生送给毫米波收发模块的微波基准信号和发射激励信号，送给中频接收机的第二本振信号，送给信号处理器的相参时钟信号，以及用于仿真试验的相参基准信号等。中频接收机对毫米波收发模块送入的两路一中频信号进行放大，混频，并进行滤波放大，同时根据信号处理器指令自动控制通道增益。

下面结合说明书附图对本实用新型做进一步描述。

附图说明

图1是频综及接收机组件总体功能方案框图。

图2是晶振信号分配电路原理框图。

图3是二本振信号产生及分配电路原理框图。

图4是基带板时钟产生电路原理框图。

图5是微波基准信号电路原理框图。

图6是发射激励信号产生电路原理框图。

图7是接收通道电路原理框图。

具体实施方式

该频综及接收机组件需实现一路相参时钟信号、一路测试信号、一路DDS系统时钟信号、一路微波基准信号输出，同时需完成两通道接收机功能以及一路发射激励信号输出功能。根据上述功能，该组件分为频综部分和接收机部分两部分电路实现。各部分总体设计方案如下：

1、频综部分

频综部分主要实现一路相参时钟信号、一路测试信号、一路DDS系统时钟信号、一路微波基准信号输出，同时完成发射激励信号输出功能。

由于频综部分输出微波基准信号最小跳频步进1.2MHz，同时跳频时间要求小于1us，采用模拟锁相环方式，会带来杂散指标差、相位噪声恶化严重以及跳频时间不够等问题，因此，采用DDS芯片产生跳频时间小于1us的小步进低相噪低杂散信号，通过混频方式产生微波基准信号。

频综部分输出发射激励信号为S波段，DDS输入中频信号，因此采用一次变频方式产生。

2、接收机部分

接收机部分完成两通道信号接收功能，其变频本振由频综部分提供。

接收机部分接收S波段信号，输出中频信号，采用一次变频方式完成接收功能。

接收机部分完成两个通道的接收功能，对多通道间的幅相一致性指标有较高要求，因此，两个通道电路采用相同或对称结构设计。

根据上述设计思路，频综及接收机组件总体设计上分为频综部分和接收机部分，具体可分为晶体振荡器、晶振信号分配电路、二本振信号产生及分配电路、CLK时钟产生电路、微波基准信号电路、基带信号产生电路、发射激励信号产生电路以及两个接收通道电路等8部分电路，其总体技术方案如图1所示。

各组成部分设计方案如下。

一、频综部分

频综部分包括晶体振荡器、晶振信号分配电路、二本振信号产生及分配电路、微波基准信号电路、基带信号产生电路和发射激励信号产生电路等6部分电路。

1、晶体振荡器

根据技术要求，综合考虑方案的设计实现和性能指标，晶体振荡器的选择主要考虑频率和相位噪声。

晶振的相位噪声指标与DDS系统时钟信号，二本振本振信号以及微波基准信号的相位噪声指标相关，根据组件指标要求，输出基准信号相位噪声指标优于-90dBc/Hz1KHz，采用模拟锁相方式产生基准本振信号，其相位噪声指标需要优于-93dBc/Hz1KHz(考虑变频造成的相位噪声恶化3dB)；

根据频综及接收机组件实现原理，晶振信号经过功分滤波后用于锁相环参考信号及时钟信号产生。锁相环路参考信号功率为4dBm时，性能最佳，根据计算，晶振信号输出功率大于9dBm时，可以满足参考信号功率分配需求。

2、晶振信号分配电路

晶振信号分配电路通过功分、滤波等电路形式，将晶体振荡器的输出信号分别分配给二本振信号产生及分配电路、系统时钟产生电路、基带信号产生电路、DDS时钟参考信号、FPGA时钟信号、微波基准信号电路以及两路相参时钟信号。根据总体方案设计框图分析，晶振信号分配电路需产生7路信号输出。其实现原理框图如图2所示。

晶振信号分配电路指标计算过程如下表所示。

3、二本振信号产生及分配电路

二本振信号产生及分配电路接受晶振信号分配电路分配的信号，通过模拟锁相方式，产生出二本振信号，再通过功分、滤波、放大等处理方式，分别为发射激励信号产生电路及两个接收通道电路提供二本振信号。根据总体方案设计框图分析，二本振信号产生及分配电路需产生3路二本振信号输出。其实现原理框图如图3所示。

二本振信号产生及分配电路，重点在二本振信号产生。

本方案采用的WPS2400-**-1型集成锁相源输出信号杂散抑制指标优于75dBc，输出信号相位噪声指标为≤-100dBc/Hz1KHz，≤-100dBc/Hz10KHz，≤-105dBc/Hz100KHz；可以满足本方案设计需求。

二本振信号产生及分配电路指标计算过程如下表所示。

名称	锁相源输出	放大器	功分器	滤波器(谐波抑制≥40dBc)
					功率	0dBm	12dBm	5dBm	1dBm
谐波功率	-15dBm	-3dBm	-10dBm	-54dBm

4、基带信号产生电路

基带信号产生电路接受晶振信号分配电路分配的晶振信号，通过锁相源产生时钟信号提供给基带板，由FPGA根据内部存储的数据信息控制高速DA，产生基带信号。根据总体方案设计框图分析。其实现原理框图如图4所示。

系统时钟产生电路指标计算过程如下表所示。

5、微波基准信号电路

微波基准信号电路输入信号和二本振信号，输出小步进跳频信号。根据总体方案设计，采用FPGA+DDS模式实现小步进跳频信号输出，通过混频方式实现上述信号最终输出。其实现原理框图如图5所示。

从上述原理图可知，微波基准电路通过DDS芯片产生捷变频中频信号。中频信号频率选择主要考虑以下几点：

●依据奈奎斯特采样定理，DDS芯片输出最高信号频率为1/2*Fclk，本方案选择AD9914芯片，其最高工作时钟为3.5GHz，根据数据手册，该芯片最佳输出频率范围为DC～1.4GHz。

●DDS输出信号作为中频频率，经过混频后产生微波基准信号输出，其频率大小与混频后信号的滤波器设计难度直接相关。

●根据DDS实际测试结果，选取合适输出频段，其杂散指标能够满足设计需求。

(1)时钟信号产生

考虑到产品设计的小型化需求，本方案采用集成锁相源作为DDS工作参考时钟信号产生。该锁相源主要技术指标如下：

输出功率：Po≥0dBm；

谐波抑制：≤-12dBc；

杂波抑制：≤-70dBc；

相位噪声：≤-97dBc/Hz1KHz；

工作电压：+5V,工作电流：≤120mA；

(2)DDS芯片选择

根据微波基准信号指标要求，该信号在1.25MHz跳频时，其跳频时间要求小于1us，采用模拟锁相环方式，跳频时间无法满足该指标要求。采用FPGA+DDS模式产生小步进跳频信号，其跳频时间可以满足指标要求。本方案选用AD公司生产的AD9914型号DDS芯片作为小步进跳频信号产生来源。

AD9914是一款带12位DAC的直接数字频率合成器(DDS)。该器件采用先进的DDS技术，连同高速、高性能数模转换器，构成数字可编程的完整高频合成器，能够产生高达1.4GHz的频率捷变模拟输出正弦波，并具有快速跳频和精密调谐分辨率(64位采用可编程模数模式)。

AD9914内置一个12位电流输出DAC。利用两路输出保证输出电流信号的平衡。平衡输出能够降低DAC输出时潜在的共模噪声，提供更出色的信噪比。

DDS输出信号相对参考时钟信号，其相位噪声指标成优化趋势，在输入参考时钟信号优于-100dBc/Hz1KHz条件下，其输出信号相位噪声指标优于-100dBc/Hz1KHz。

从上述过程可知，该款DDS芯片满足设计需求。

微波基准信号电路相位噪声计算

名称	本振相噪	DDS输出相噪	微波基准信号相噪
				相噪	-97dBc/Hz1KHz	-100dBc/Hz1KHz	-94dBc/Hz1KHz

微波基准信号电路指标计算过程如下表所示。

6、发射激励信号产生电路

发射激励信号产生电路中频信号为DDS输入中频信号，上变频本振为二本振信号。根据总体设计方案，该电路采用一次变频方式完成上变频信号产生。其实现原理框图如图6所示：

二本振信号经过滤波放大后，作为本振信号参与变频过程，DDS输入的中频信号，由于信号本身杂散特性的不足，因此信号经过滤波后进入混频过程。混频后信号经过滤波放大处理链路后，通过数控衰减器，输出发射激励信号。根据指标要求，发射激励信号产生电路输出端需加数控衰减器，以满足自检时输出功率要求。因此，本设计方案采用两级数控衰减器级联的方式实现功率调整。两级数控衰减器在发射激励信号频率范围内插损为4dB，最大衰减态为31+31＝62dB，通过硬件电路选择合适的衰减态，以满足自检时，发射功率减小40dB的要求。

发射激励信号产生电路指标计算过程如下表所示。

根据DDS输入信号指标可知，其输入DDS信号杂散指标为55dBc抑制，从上表计算过程可知，通过滤波方式，可以消除DDS信号引入的杂散信号带来的影响。对于混频后的本振泄露信号，该信号经过续滤波放大等处理过程，最终输出信号时杂散抑制度优于66dBc。满足小于-60dBc的指标要求。

发射激励信号电路相位噪声计算

名称	二本振本振相噪	基带信号相噪	发射激励信号相噪
				相噪	-100dBc/Hz1KHz	-100dBc/Hz1KHz	-97dBc/Hz1KHz

二、接收机部分

接收机部分包括两个接收通道电路，接收通道变频本振由频综部分提供。

根据总体设计方案，接收机部分包括两个接收通道电路，为保证多通道间的幅相一致性，两个接收通道电路采用对称结构设计。接收通道采用一次变频方案实现，其接收射频信号f1，变频本振二本振，接收通道实现原理框图如图7所示：

二本振信号经过滤波放大后，作为本振信号参与变频过程，前端接收机输入信号经过滤波放大后参与下变频，输出中频信号，该信号经过滤波放大等处理电路后输出接收机中频信号。

根据技术指标要求，接收通道电路需具备自动增益控制功能，该功能由6位2进制码控制，步进1dB，最大衰减量大于40dB。根据常用元器件特性，采用6位2进制码控制的数控衰减器，其最大衰减量为31.5dB，采用单级数控衰减的方式不能满足指标要求，因此，采用两级级联的方式，实现最小步进1dB，最大衰减量优于40dB的指标要求。

根据指标要求，接收机通道电路最大线性输出信号幅度为2±0.2V(峰峰值，50欧姆负载)，即P-1饱和输出功率为10dBm，该电路线性动态范围大于35dB，最小输入信号为-75dBm，因此该电路净增益为10dBm-35dB+75dBm＝50dB。

接收通道电路指标计算过程如下表所示。

Claims (7)

1.一种频综及接收组件，其特征在于，包括晶体振荡器、晶振信号分配电路、本振信号产生及分配电路、微波基准信号电路、基带信号产生电路、发射激励信号产生电路以及两个接收通道电路；

所述晶体振荡器产生晶振信号；

所述晶振信号分配电路通过功分、滤波，将晶体振荡器的输出信号分配给本振信号产生及分配电路和基带信号产生电路，并产生DDS时钟参考信号、FPGA时钟信号、基准阵元参考信号分配给微波基准信号电路，以及生成两路相参时钟信号；

所述本振信号产生及分配电路根据晶振信号分配电路分配的信号，通过模拟锁相方式产生本振信号，功分给两路接收通道电路和发射激励信号产生电路；

所述微波基准信号电路生成小步进跳频信号；

所述基带信号产生电路接受晶振信号分配电路分配的晶振信号，通过锁相源产生时钟信号提供给基带板，由FPGA根据内部存储的数据信息控制高速DA转换芯片，产生基带信号传输至发射激励信号产生电路；

所述发射激励信号产生电路经过一次上变频生成激励信号；

所述接收通道经过一次变频产生中频输出信号。

2.根据权利要求1所述的组件，其特征在于，所述晶振信号分配电路包括：

将晶振信号功分为3路的前功分器，

前功分器输出的一路功分信号依次经π型衰减器、放大器后经一功分器分为两路，两路信号分别经低通滤波器后输出两路相参时钟信号，

前功分器输出的第二路信号经低通滤波器后输出FPGA时钟信号，

前功分器输出的第三路信号经一放大器后经一功分器功分为4路，每一路信号经低通滤波器后分别输出至本振信号产生及分配电路、基带信号产生电路和微波基准信号电路，以及产生DDS时钟参考信号。

3.根据权利要求1所述的组件，其特征在于，所述本振信号产生及分配电路包括依次连接的锁相环、放大器和功分器；

所述锁相环与晶振信号分配电路连接；

所述功分放大器分出的三路信号经低通滤波器后分别传输至两路接收通道电路和发射激励信号产生电路。

4.根据权利要求1所述的组件，其特征在于，所述基带信号产生电路包括依次连接的锁相环、初级低通滤波器、π型衰减器基带板、次级低通滤波器；

所述锁相环接晶振信号分配电路，

所述次级低通滤波器发送基带信号。

5.根据权利要求1所述的组件，其特征在于，所述微波基准信号电路包括三路通道，分别接收DDS时钟参考信号、FPGA时钟信号、基准阵元参考信号，具体连接方式为：

第一锁相环接收DDS时钟参考信号后，信号依次经过DDS芯片、第一带通滤波器，

控制电路接FPGA时钟信号控制DDS芯片，

第二锁相环接收基准阵元参考信号后，依次经过第二带通滤波器、一级放大器、混频器、第三带通滤波器、二级放大器、三级放大器和第四带通滤波器；

所述混频器的第二输入信号为第一带通滤波器输出信号；

所述第四带通滤波器输出基准信号。

6.根据权利要求1所述的组件，其特征在于，所述发射激励信号产生电路包括混频器对基带信号和本振信号进行混频，具体连接方式为：

本振信号依次经过滤波器、放大器后作为混频器的一路输入信号，

基带信号依次经过滤波器、放大器后作为混频器的第二路输入信号，

混频器混频后的信号依次经过第三带通滤波器、第三放大器、第四带通滤波器、第四放大器、数控衰减器、低通滤波器后输出激励信号。

7.根据权利要求1所述的组件，其特征在于，所述接收通道包括一混频器对输入信号和本振信号进行混频，具体连接方式为：

本振信号依次经过滤波器和放大器后作为混频器的第一路输入信号，

输入信号依次经过带通滤波器、放大器后作为混频器的第二路输入信号，

混频器混频后的信号依次经过第一低通滤波器、第一数控衰减器、第三放大器、第二低通滤波器、第二数控衰减器、第四放大器、带通滤波器后输出中频信号。