CN111477687A - 氧化物薄膜晶体管及其制作方法 - Google Patents
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Abstract
本发明提供一种氧化物薄膜晶体管及其制作方法，通过半色调掩膜在金属氧化物有源层上预留了源极和/或漏极的桥接处，并对桥接处的金属氧化物有源层进行电浆处理，使之形成导体区域，部分导体区域在衬底的正对方向上与栅极有重叠区域，源极和/或漏极与导体区域导电接触，使得TFT能够导通，由此减小了源极或漏极在衬底的正对方向上与栅极的重叠面积，进而减少了产生的寄生电容。
Description
技术领域
本发明涉及显示技术领域，特别是涉及一种氧化物薄膜晶体管及其制作方法。
背景技术
随着显示技术的发展，液晶显示面板(Liquid Crystal Display，LCD)因其轻便、低辐射等优点越来越受到人们的欢迎。液晶显示面板包括对置的彩色滤光片基板(Colorfilter，CF)和薄膜晶体管阵列基板(Thin film transistor array substrate，TFTarray)以及夹置在两者之间的液晶层(Liquid crystal layer，LC layer)。
非晶硅(a-Si)是目前普遍用于制作阵列基板上薄膜晶体管(TFT)的半导体层材料，但非晶硅由于存在因自身缺陷而导致的电子迁移率低、稳定性差等问题，使它在显示领域的运用受到了限制。随着显示面板的分辨率不断提高，非晶硅薄膜晶体管已经无法满足高分辨率显示面板的正常充电需求，为解决此问题，高电子迁移率的氧化物薄膜晶体管替代非晶硅薄膜晶体管诞生。氧化物薄膜晶体管(oxide TFT)是指半导体沟道采用氧化物半导体制备的薄膜晶体管，氧化物半导体层材料的典型代表有IGZO(Indium Gallium ZincOxide，铟镓锌氧化物)、ITZO(Indium Tin Zinc Oxide，铟锡锌氧化物)等。由于氧化物半导体具备电子迁移率高、工艺温度低、光透过性高等特点，因此成为目前薄膜晶体管显示领域的研究热点之一。
在制备薄膜晶体管阵列基板时，如果利用传统的背沟道蚀刻(back channeletched，BCE)方式制作薄膜晶体管，由于氧化物半导体在空气中很不稳定，特别是对氧气和水蒸气很敏感，在沟道处进行湿蚀刻(wet etching)制作源极和漏极时会对沟道处的半导体层造成伤害，所以需要在半导体层上制作一层蚀刻阻挡层(Etch Stopper)，通过蚀刻阻挡层对半导体层进行保护，有助于提升TFT稳定性，防止在制作源极和漏极时的蚀刻工艺对半导体层造成损伤。但传统做法在制作氧化物半导体层时需经过黄光制程，并且制作蚀刻阻挡层时需额外增加制程工序，对有源层有一定影响。
同时，现有设计硅岛处栅极(gate)与上方源极(source)和漏极(drain)的图形在衬底的正对方向上有一定的重叠，才能保证栅极打开时，源漏极可以通过半导体层连接，但是其正对面积较大，导致在栅极与源极的重叠区产生寄生电容Cgs，以及在栅极与漏极的重叠区产生寄生电容Cgd，增加了TFT的响应时间(loading)。
发明内容
本发明的目的在于提供一种氧化物薄膜晶体管及其制作方法，节省了制程，并且减少了寄生电容的产生。
本发明提供一种氧化物薄膜晶体管的制作方法，包括：
提供衬底；
在所述衬底上沉积第一金属层，采用蚀刻工艺对所述第一金属层进行图形化以形成栅极；
在所述衬底上沉积覆盖所述栅极的第一绝缘层；
在所述第一绝缘层上沉积金属氧化物层，在所述金属氧化物层上涂覆光阻层，并使用半色调掩膜对所述光阻层进行曝光和显影，留下第一光阻和第二光阻，所述第一光阻的厚度大于所述第二光阻的厚度，在其他区域移除所述光阻层以露出所述金属氧化物层；
对所述金属氧化物层进行图形化处理，去除露出的所述金属氧化物层，以形成金属氧化物有源层；
利用光阻灰化去除所述第二光阻，以露出对应的所述金属氧化物有源层；
对露出的所述金属氧化物有源层进行电浆处理，使对应的所述金属氧化物有源层形成导体区域，部分所述导体区域在所述衬底的正对方向上与所述栅极有重叠区域；
去除所述第一光阻，使对应的所述金属氧化物有源层形成所述半导体区域；
在所述金属氧化物层上沉积第二金属层，对所述第二金属层进行图形化处理，以形成源极和漏极，所述源极和/或所述漏极与所述导体区域导电接触。
一种氧化物薄膜晶体管的制作方法，包括：
提供衬底；
在所述衬底上沉积第一金属层，采用蚀刻工艺对所述第一金属层进行图形化以形成栅极；
在所述衬底上沉积覆盖所述栅极的第一绝缘层；
在所述第一绝缘层上依次沉积金属氧化物层和蚀刻阻挡层，在所述蚀刻阻挡层上涂覆光阻层，并使用半色调掩膜对所述光阻层进行曝光和显影，留下第一光阻和第二光阻，所述第一光阻的厚度大于所述第二光阻的厚度，在其他区域移除所述光阻层以露出所述蚀刻阻挡层；
对所述蚀刻阻挡层和所述金属氧化物层进行图形化处理，去除露出的所述蚀刻阻挡层和所述金属氧化物层，以形成金属氧化物有源层和覆盖于所述金属氧化物有源层上的所述蚀刻阻挡层；
利用光阻灰化去除所述第二光阻，以露出对应的所述蚀刻阻挡层，在对应于过孔的位置处去除所述蚀刻阻挡层而露出下方的所述金属氧化物有源层；
对所述过孔露出的所述金属氧化物有源层进行电浆处理，使对应的所述金属氧化物有源层形成导体区域，部分所述导体区域在所述衬底的正对方向上与所述栅极有重叠区域；
去除所述第一光阻，使对应的所述金属氧化物有源层形成所述半导体区域，所述半导体区域上覆盖有所述蚀刻阻挡层；
在所述蚀刻阻挡层上沉积第二金属层，所述第二金属层填入所述过孔中，对所述第二金属层进行图形化处理，以形成源极和漏极，所述源极和/或所述漏极通过所述过孔与所述导体区域导电接触。
进一步地，对所述蚀刻阻挡层和所述金属氧化物层进行图形化处理，去除露出的所述蚀刻阻挡层和所述金属氧化物层，具体包括：
通过干蚀刻工艺去除所述蚀刻阻挡层，露出下方的所述金属氧化物层；
接着通过湿蚀刻工艺去除对应的所述金属氧化物层，以形成所述金属氧化物有源层。
一种氧化物薄膜晶体管，包括：
衬底；
形成于所述衬底上的栅极；
覆盖所述栅极的第一绝缘层；
形成于所述第一绝缘层上的金属氧化物有源层，所述金属氧化物有源层包括导体区域和半导体区域，部分所述导体区域在所述衬底的正对方向上与所述栅极有重叠区域；
形成于所述氧化物半导体层上的源极和漏极，并且所述源极和/或所述漏极与所述导体区域导电接触。
进一步地，当所述源极和所述漏极与所述导体区域导电接触时，所述导体区域包括第一区域和第二区域，部分所述第一区域在所述衬底的正对方向上与所述栅极的一侧有重叠区域，所述源极与所述第一区域导电接触，部分所述第二区域在所述衬底的正对方向上与所述栅极的另一侧有重叠区域，所述漏极与所述第二区域导电接触。
进一步地，所述半导体区域上叠置有蚀刻阻挡层，所述蚀刻阻挡层对应所述导体区域开设有过孔。
进一步地，当所述源极和所述漏极与所述导体区域导电接触时，所述过孔包括第一过孔和第二过孔，所述导体区域包括第一区域和第二区域，所述第一过孔对应所述第一区域，部分所述第一区域在所述衬底的正对方向上与所述栅极的一侧有重叠区域，所述源极通过所述第一过孔与所述第一区域导电接触；所述第二过孔对应所述第二区域，部分所述第二区域在所述衬底的正对方向上与所述栅极的另一侧有重叠区域，所述漏极通过所述第二过孔与所述第二区域导电接触。
进一步地，所述源极至少覆盖部分所述第一区域，所述漏极至少覆盖部分所述第二区域，所述源极在所述衬底的正对方向上与所述栅极的重叠区域的长度为第一长度，所述漏极在所述衬底的正对方向上与所述栅极的重叠区域的长度为第二长度，所述第一长度和所述第二长度均小于1μm。
进一步地，所述金属氧化物有源层在所述衬底的正对方向上的长度大于所述栅极。
进一步地，所述金属氧化物层采用铟镓锌氧化物或铟锡锌氧化物。
本发明提供的氧化物薄膜晶体管及其制作方法，通过半色调掩膜在金属氧化物有源层上预留了源极和/或漏极的桥接处，并对桥接处的金属氧化物有源层进行电浆处理，使之形成导体区域，部分导体区域在衬底的正对方向上与栅极有重叠区域，源极和/或漏极与导体区域导电接触，使得TFT能够导通，由此减小了源极或漏极在衬底的正对方向上与栅极的重叠面积，进而减少了产生的寄生电容。
附图说明
图1a至图1f为本发明实施例一中氧化物薄膜晶体管的制作方法示意图；
图2为本发明实施例一中的氧化物薄膜晶体管的结构示意图；
图3a至图3g为本发明实施例二中氧化物薄膜晶体管的制作方法示意图；
图4为本发明实施例二中的氧化物薄膜晶体管的结构示意图。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
实施例一
本发明实施例中提供的氧化物薄膜晶体管的制作方法包括：
如图1a所示，提供衬底10，衬底10可以是玻璃基板或石英基板。
在衬底10上沉积第一金属层，采用蚀刻工艺对第一金属层进行图形化以形成栅极11和扫描线(图未示)。
在衬底10上沉积覆盖栅极11和扫描线的栅极绝缘层12，栅极绝缘层12的材料为氧化硅(SiOx)、氮化硅(SiNx)或二者的组合。
在栅极绝缘层12上形成金属氧化物有源层130。具体地，在栅极绝缘层12上沉积金属氧化物层13，氧化物半导体层可以是IGZO(Indium Gallium Zinc Oxide，铟镓锌氧化物)、ITZO(Indium Tin Zinc Oxide，铟锡锌氧化物)或ZnO(Zinc oxide，氧化锌)等金属氧化物半导体材料，并且金属氧化物层13可以通过例如磁控溅射或热蒸发等方法沉积。
在金属氧化物层13上涂覆光阻层20，并使用半色调掩膜30对光阻层20进行曝光和显影，如图1b所示，留下第一光阻21和第二光阻22，第一光阻21和第二光阻22相邻设置，并且第一光阻21的厚度大于第二光阻22的厚度，在其他区域移除光阻层20以露出金属氧化物层13。
如图1c所示，对金属氧化物层13进行图形化处理，即采用湿蚀刻工艺去除露出的金属氧化物层13，以形成金属氧化物有源层130。
如图1d所示，利用光阻灰化去除第二光阻22，以露出对应的金属氧化物有源层130，第二光阻22下的金属氧化物有源层130为预留的源极151和漏极152的桥接处。其中，金属氧化物有源层130在衬底10的正对方向上的长度大于栅极11。
如图1e所示，对露出的金属氧化物有源层130进行电浆处理(等离子体处理)，例如采用氟离子电浆处理，但不以此为限，使对应的金属氧化物有源层130形成导体区域，部分导体区域在衬底10的正对方向上与栅极11有重叠区域。具体地，导体区域靠近金属氧化物有源层130的两侧设置。
去除第一光阻21，使对应的金属氧化物有源层130形成半导体区域132，即对应的金属氧化物的材料特性保持原形态。
具体地，该半色调掩膜30形成不曝光区域31、部分曝光区域32和全曝光区域33，经过显影后，在形成金属氧化物层13的半导体区域132留下第一光阻21，在形成金属氧化物层13的导体区域留下第二光阻22，在其他区域光刻胶被移除以露出金属氧化物层13。其中，不曝光区域31、部分曝光区域32和全曝光区域33分别对应第一光阻21、第二光阻22和其他被去除光阻层20的区域，可以理解的，不曝光区域31与金属氧化物层13的半导体区域132相对应(例如沟道区域)，部分曝光区域32与金属氧化物层13的导体区域相对应，全曝光区域33与金属氧化物层13的硅岛外的区域相对应。
如图1f所示，在金属氧化物层13上沉积第二金属层，第二金属层优选为采用钼铝钼的多层金属层叠结构，也可以为单层金属结构，例如一层钼构成。对第二金属层进行图形化处理，采用湿蚀刻工艺以形成源极151和漏极152，源极151和漏极152之间形成沟道。值得一提的是，源极151和/或漏极152与导体区域导电接触。
在本实施例中，源极151和漏极152均与导体区域导电接触，但不以此为限，也可以源极151或漏极152与导体区域导电接触，没有与导体区域导电接触的导电极下方依旧为半导体区域132。
具体地，导体区域包括第一区域131a和第二区域131b，部分第一区域131a在衬底10的正对方向上与栅极11的一侧有重叠区域，源极151与第一区域131a导电接触，部分第二区域131b在衬底10的正对方向上与栅极11的另一侧有重叠区域，漏极152与第二区域131b导电接触，使得TFT能够导通，由此减小了源极151和漏极152在衬底10的正对方向上与栅极11的重叠面积，进而减少了产生的寄生电容。同时源极151和漏极152分别与金属氧化物有源层130的第一区域131a和第二区域131b层叠接触，进而降低金属氧化物有源层130的接触电阻。
第一区域131a和第二区域131b分别靠近金属氧化物有源层130的两侧设置，在第一区域131a和第二区域131b之间的金属氧化物有源层130形成沟道区域，即第一区域131a和第二区域131b之间为金属氧化物有源层130的半导体区域132，使半导体区域132仍保持半导体的特性。
源极151至少覆盖部分所述第一区域131a，漏极152至少覆盖部分第二区域131b，定义源极151在衬底10的正对方向上与栅极11的重叠区域的长度为第一长度，定义漏极152在衬底10的正对方向上与栅极11的重叠区域的长度为第二长度，第一长度和第二长度均小于1μm。
在本实施例中，源极151和漏极152在衬底10的正对方向上与栅极11均没有重叠区域，即源极151和漏极152在衬底10的正对方向上与栅极11交错布置，第一长度和第二长度为0μm，更好地降低了源极151、漏极152与栅极11之间产生的寄生电容。
如图2所示，本发明实施例提供的氧化物薄膜晶体管采用上述制作方法制作而成，具体实施方式如上所述，在此不再赘述。
本发明实施例提供的氧化物薄膜晶体管及其制作方法，通过半色调掩膜30在金属氧化物有源层130上预留了源极151和/或漏极152的桥接处，并对桥接处的金属氧化物有源层130进行电浆处理，使之形成导体区域，部分导体区域在衬底10的正对方向上与栅极11有重叠区域，源极151和/或漏极152与导体区域导电接触，使得TFT能够导通，由此减小了源极151或漏极152在衬底10的正对方向上与栅极11的重叠面积，进而减少了产生的寄生电容。
实施例二
本实施例的氧化物薄膜晶体管的制作方法部分与实施例一相同，相同部分在此不再赘述，不同之处在于：
如图3a所示，在栅极绝缘层12上依次沉积金属氧化物层13和蚀刻阻挡层14，蚀刻阻挡层14例如采用氧化硅(SiOx)，但不以此为限。在蚀刻阻挡层14上涂覆光阻层20，并使用半色调掩膜30对光阻层20进行曝光和显影，如图3b所示，留下第一光阻21和第二光阻22，第一光阻21和第二光阻22相邻设置，并且第一光阻21的厚度大于第二光阻22的厚度，在其他区域移除光阻层20以露出蚀刻阻挡层14。
如图3c所示，对蚀刻阻挡层14和金属氧化物层13进行图形化处理，先采用干蚀刻工艺去除对应的蚀刻阻挡层14，露出下方的金属氧化物层13；接着通过湿蚀刻工艺去除对应的金属氧化物层13，以形成金属氧化物有源层130和覆盖于金属氧化物有源层130上的蚀刻阻挡层14。
如图3d所示，利用光阻灰化去除第二光阻22，以露出对应的蚀刻阻挡层14，第二光阻22下的金属氧化物有源层130为预留的源极151和漏极152的桥接处。如图3e所示，在对应于过孔的位置处去除蚀刻阻挡层14而露出下方的金属氧化物有源层130，即过孔贯穿蚀刻阻挡层14。
如图3f所示，对过孔露出的金属氧化物有源层130进行电浆处理，使对应的金属氧化物有源层130形成导体区域，部分导体区域在衬底10的正对方向上与栅极11有重叠区域。
去除第一光阻21，使对应的金属氧化物有源层130形成半导体区域132，半导体区域132上覆盖有蚀刻阻挡层14，通过蚀刻阻挡层14对金属氧化物有源层130进行保护，有助于提升TFT稳定性，防止后续在制作源极151和漏极152时的蚀刻工艺对半导体层造成损伤。并且通过半色调掩膜3形成过孔及预留源极151和漏极152的桥接处，节省了制程工序，提高了生产效率。
如图3g所示，在蚀刻阻挡层14上沉积第二金属层，第二金属层填入过孔中，对第二金属层进行图形化处理，以形成源极151和漏极152，源极151和/或漏极152通过过孔与导体区域导电接触。
在本实施例中，源极151和漏极152均与导体区域导电接触，但不以此为限，也可以源极151或漏极152与导体区域导电接触，没有与导体区域导电接触的导电极下方依旧为半导体区域132。
具体地，过孔包括第一过孔141和第二过孔142，导体区域包括第一区域131a和第二区域131b，第一过孔141对应第一区域131a，部分第一区域131a在衬底10的正对方向上与栅极11的一侧有重叠区域，源极151通过第一过孔141与第一区域131a导电接触；第二过孔142对应第二区域131b，部分第二区域131b在衬底10的正对方向上与栅极11的另一侧有重叠区域，漏极152通过第二过孔142与第二区域131b导电接触。使得TFT能够导通，由此减小了源极151和漏极152在衬底10的正对方向上与栅极11的重叠面积，进而减少了产生的寄生电容。
进一步地，源极151至少覆盖部分第一区域131a，漏极152至少覆盖部分第二区域131b，定义源极151在衬底10的正对方向上与栅极11的重叠区域的长度为第一长度L1，定义漏极152在衬底10的正对方向上与栅极11的重叠区域的长度为第二长度L2，第一长度L1和第二长度L2均小于1μm。
如图4所示，本发明实施例提供的氧化物薄膜晶体管采用上述制作方法制作而成，具体实施方式如上所述，在此不再赘述。
本发明实施例提供的氧化物薄膜晶体管及其制作方法，在金属氧化物有源层130上制作了一层蚀刻阻挡层14，通过蚀刻阻挡层14对金属氧化物有源层130进行保护，提升了TFT的稳定性，防止在制作源极151和漏极152时的蚀刻工艺对金属氧化物有源层130造成损伤，并且制作蚀刻阻挡层14和金属氧化物有源层130时用同一个光阻做为遮罩，节约了制程，同时通过半色调掩膜30在蚀刻阻挡层14的过孔及金属氧化物有源层130上预留了源极151和/或漏极152的桥接处，并对桥接处的金属氧化物有源层130进行电浆处理，使之形成导体区域，部分导体区域在衬底10的正对方向上与栅极11有重叠区域，源极151和/或漏极152与导体区域导电接触，使得TFT能够导通，由此减小了源极151或漏极152在衬底10的正对方向上与栅极11的重叠面积，进而减少了产生的寄生电容。
在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，除了包含所列的那些要素，而且还可包含没有明确列出的其他要素。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种氧化物薄膜晶体管的制作方法，其特征在于，包括：
提供衬底；
在所述衬底上沉积第一金属层，采用蚀刻工艺对所述第一金属层进行图形化以形成栅极；
在所述衬底上沉积覆盖所述栅极的第一绝缘层；
在所述第一绝缘层上沉积金属氧化物层，在所述金属氧化物层上涂覆光阻层，并使用半色调掩膜对所述光阻层进行曝光和显影，留下第一光阻和第二光阻，所述第一光阻的厚度大于所述第二光阻的厚度，在其他区域移除所述光阻层以露出所述金属氧化物层；
对所述金属氧化物层进行图形化处理，去除露出的所述金属氧化物层，以形成金属氧化物有源层；
利用光阻灰化去除所述第二光阻，以露出对应的所述金属氧化物有源层；
对露出的所述金属氧化物有源层进行电浆处理，使对应的所述金属氧化物有源层形成导体区域，部分所述导体区域在所述衬底的正对方向上与所述栅极有重叠区域；
去除所述第一光阻，使对应的所述金属氧化物有源层形成所述半导体区域；
在所述金属氧化物层上沉积第二金属层，对所述第二金属层进行图形化处理，以形成源极和漏极，所述源极和/或所述漏极与所述导体区域导电接触。
2.一种氧化物薄膜晶体管的制作方法，其特征在于，包括：
提供衬底；
在所述衬底上沉积第一金属层，采用蚀刻工艺对所述第一金属层进行图形化以形成栅极；
在所述衬底上沉积覆盖所述栅极的第一绝缘层；
在所述第一绝缘层上依次沉积金属氧化物层和蚀刻阻挡层，在所述蚀刻阻挡层上涂覆光阻层，并使用半色调掩膜对所述光阻层进行曝光和显影，留下第一光阻和第二光阻，所述第一光阻的厚度大于所述第二光阻的厚度，在其他区域移除所述光阻层以露出所述蚀刻阻挡层；
对所述蚀刻阻挡层和所述金属氧化物层进行图形化处理，去除露出的所述蚀刻阻挡层和所述金属氧化物层，以形成金属氧化物有源层和覆盖于所述金属氧化物有源层上的所述蚀刻阻挡层；
利用光阻灰化去除所述第二光阻，以露出对应的所述蚀刻阻挡层，在对应于过孔的位置处去除所述蚀刻阻挡层而露出下方的所述金属氧化物有源层；
对所述过孔露出的所述金属氧化物有源层进行电浆处理，使对应的所述金属氧化物有源层形成导体区域，部分所述导体区域在所述衬底的正对方向上与所述栅极有重叠区域；
去除所述第一光阻，使对应的所述金属氧化物有源层形成所述半导体区域，所述半导体区域上覆盖有所述蚀刻阻挡层；
在所述蚀刻阻挡层上沉积第二金属层，所述第二金属层填入所述过孔中，对所述第二金属层进行图形化处理，以形成源极和漏极，所述源极和/或所述漏极通过所述过孔与所述导体区域导电接触。
3.如权利要求2所述的氧化物薄膜晶体管的制作方法，其特征在于，对所述蚀刻阻挡层和所述金属氧化物层进行图形化处理，去除露出的所述蚀刻阻挡层和所述金属氧化物层，具体包括：
通过干蚀刻工艺去除所述蚀刻阻挡层，露出下方的所述金属氧化物层；
接着通过湿蚀刻工艺去除对应的所述金属氧化物层，以形成所述金属氧化物有源层。
4.一种氧化物薄膜晶体管，其特征在于，包括：
衬底；
形成于所述衬底上的栅极；
覆盖所述栅极的第一绝缘层；
形成于所述第一绝缘层上的金属氧化物有源层，所述金属氧化物有源层包括导体区域和半导体区域，部分所述导体区域在所述衬底的正对方向上与所述栅极有重叠区域；
形成于所述氧化物半导体层上的源极和漏极，并且所述源极和/或所述漏极与所述导体区域导电接触。
5.如权利要求4所述的氧化物薄膜晶体管，其特征在于，当所述源极和所述漏极与所述导体区域导电接触时，所述导体区域包括第一区域和第二区域，部分所述第一区域在所述衬底的正对方向上与所述栅极的一侧有重叠区域，所述源极与所述第一区域导电接触，部分所述第二区域在所述衬底的正对方向上与所述栅极的另一侧有重叠区域，所述漏极与所述第二区域导电接触。
6.如权利要求4所述的氧化物薄膜晶体管，其特征在于，所述半导体区域上叠置有蚀刻阻挡层，所述蚀刻阻挡层对应所述导体区域开设有过孔。
7.如权利要求6所述的氧化物薄膜晶体管，其特征在于，当所述源极和所述漏极与所述导体区域导电接触时，所述过孔包括第一过孔和第二过孔，所述导体区域包括第一区域和第二区域，所述第一过孔对应所述第一区域，部分所述第一区域在所述衬底的正对方向上与所述栅极的一侧有重叠区域，所述源极通过所述第一过孔与所述第一区域导电接触；所述第二过孔对应所述第二区域，部分所述第二区域在所述衬底的正对方向上与所述栅极的另一侧有重叠区域，所述漏极通过所述第二过孔与所述第二区域导电接触。
8.如权利要求5或7所述的氧化物薄膜晶体管，其特征在于，所述源极至少覆盖部分所述第一区域，所述漏极至少覆盖部分所述第二区域，所述源极在所述衬底的正对方向上与所述栅极的重叠区域的长度为第一长度，所述漏极在所述衬底的正对方向上与所述栅极的重叠区域的长度为第二长度，所述第一长度和所述第二长度均小于1μm。
9.如权利要求4所述的氧化物薄膜晶体管，其特征在于，所述金属氧化物有源层在所述衬底的正对方向上的长度大于所述栅极。
10.如权利要求4所述的氧化物薄膜晶体管，其特征在于，所述金属氧化物层采用铟镓锌氧化物或铟锡锌氧化物。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103021939A (zh) * | 2012-11-30 | 2013-04-03 | 京东方科技集团股份有限公司 | 一种阵列基板及其制造方法、显示装置 |
| CN103715267A (zh) * | 2013-12-30 | 2014-04-09 | 京东方科技集团股份有限公司 | 薄膜晶体管、tft阵列基板及其制造方法和显示装置 |
| CN104867870A (zh) * | 2015-04-14 | 2015-08-26 | 深圳市华星光电技术有限公司 | 双栅极氧化物半导体tft基板的制作方法及其结构 |
| US20160300852A1 (en) * | 2015-04-07 | 2016-10-13 | Samsung Display Co., Ltd. | Manufacturing method of thin-film transistor array substrate and thin-film transistor array substrate thereof |
| CN107634034A (zh) * | 2017-09-15 | 2018-01-26 | 惠科股份有限公司 | 主动阵列开关的制造方法 |
-
2020
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103021939A (zh) * | 2012-11-30 | 2013-04-03 | 京东方科技集团股份有限公司 | 一种阵列基板及其制造方法、显示装置 |
| CN103715267A (zh) * | 2013-12-30 | 2014-04-09 | 京东方科技集团股份有限公司 | 薄膜晶体管、tft阵列基板及其制造方法和显示装置 |
| US20160300852A1 (en) * | 2015-04-07 | 2016-10-13 | Samsung Display Co., Ltd. | Manufacturing method of thin-film transistor array substrate and thin-film transistor array substrate thereof |
| CN104867870A (zh) * | 2015-04-14 | 2015-08-26 | 深圳市华星光电技术有限公司 | 双栅极氧化物半导体tft基板的制作方法及其结构 |
| CN107634034A (zh) * | 2017-09-15 | 2018-01-26 | 惠科股份有限公司 | 主动阵列开关的制造方法 |
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