CN111465638A - 预浸料、基底、覆金属层压体、半导体封装体和印刷电路板 - Google Patents

预浸料、基底、覆金属层压体、半导体封装体和印刷电路板 Download PDF

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柏原圭子
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Abstract

预浸料(1)用于制作半导体封装体(4)，所述半导体封装体(4)被设置有芯片(2)和用于将芯片(2)安装于其上的基底(3)。预浸料(1)处于半固化状态。基底(3)包含预浸料(1)的固化产物。芯片(2)具有：位于基底(3)的相反侧的第一芯片表面(21)；和位于第一芯片表面(21)的相反侧的第二芯片表面(22)。满足以下关系表达式：0.9≤X2/X1≤1.0(I)，其中，X1为在将芯片(2)安装在基底(3)上之前芯片(2)的第一芯片表面(21)的热膨胀系数，并且X2为在将芯片(2)安装在基底(3)上之后芯片(2)的第一芯片表面(21)的热膨胀系数。

Description

预浸料、基底、覆金属层压体、半导体封装体和印刷电路板
技术领域
本公开总体涉及预浸料、基底、覆金属层压体、半导体封装体和印刷电路板。更具体地，本公开涉及用于制作半导体封装体的预浸料，包含预浸料的固化产物的基底，包括绝缘层和金属层的覆金属层压体，包括芯片和基底的半导体封装体，以及包括半导体封装体和印刷线路板的印刷电路板。
背景技术
用于降低基底的热膨胀系数并且提高其弹性模量从而减少在半导体封装体的制造过程期间在将芯片安装在基底上时基底的翘曲的技术在本领域中是已知的(参见例如专利文献1)。
根据专利文献1，作为用于基底的材料的预浸料包括热固性树脂组合物。热固性树脂组合物包含热固性树脂、填料和氨基改性硅氧烷。具体地，填料包括板状填料，并且氨基改性硅氧烷包括含有芳族甲亚胺骨架的氨基改性硅氧烷，由此降低热固性树脂组合物的固化产物的热膨胀系数，并且提高其弹性模量。
为了以下目的，基底需要具有降低的热膨胀系数和提高的弹性模量。具体地，需要降低其热膨胀系数以减小在基底和芯片之间的热膨胀系数(CTE)的差。另一方面，需要提高其弹性模量以使基底能够忍受在芯片中产生的热应力。以此方式，已经通过同时降低热膨胀系数和提高弹性模量来尝试减少在将芯片安装在基底上时基底的翘曲。
然而，甚至在已经减小了基底和芯片之间的热膨胀系数的差时，提高基底的弹性模量仍增加对芯片造成显著应力的可能性。该应力可能引起半导体封装体的翘曲。
引用清单
专利文献
专利文献1：JP 2017-132858 A
发明概述
本公开的一个目的是提供预浸料、基底、覆金属层压体、半导体封装体和印刷电路板，它们全部被配置成减少半导体封装体的翘曲。
根据本公开的一个方面的预浸料用于制作包括芯片和用于将芯片安装于其上的基底的半导体封装体。预浸料处于半固化状态。基底包含预浸料的固化产物。芯片具有：位于基底的相反侧的第一芯片表面；和位于第一芯片表面的相反侧的第二芯片表面。预浸料满足以下关系表达式(I)：
[数值表达式1]
0.9≤X2/X1≤1.0 (I)
其中，X1为在将芯片安装在基底上之前芯片的第一芯片表面的热膨胀系数，并且X2为在已经将芯片安装在基底上之后芯片的第一芯片表面的热膨胀系数。
根据本公开的另一方面的基底包含预浸料的固化产物。
根据本公开的再一方面的覆金属层压体包括：绝缘层；和设置在绝缘层的至少一个表面上的金属层。绝缘层包含预浸料的固化产物。
根据本公开的又一方面的半导体封装体包括：芯片；和用于将芯片安装于其上的基底。基底包含预浸料的固化产物。
根据本公开的又一方面的印刷电路板包括：半导体封装体；和用于将半导体封装体安装于其上的印刷线路板。
附图简述
图1A是示出根据本公开的一个示例性实施方案的一种预浸料的示意横截面图；
图1B是示出根据本公开的一个示例性实施方案的一种半导体封装体的示意横截面图；
图2A示出了在半导体封装体中，其基底在其芯片膨胀时如何表现；
图2B示出了在半导体封装体中，其基底在其芯片收缩时如何表现；
图3A是示出要安装到基底上的芯片在从芯片上方斜视时的外观的透视图；
图3B是示出要安装到基底上的芯片在从芯片下方斜视时的外观的透视图；
图4A是示出已经安装到基底上的芯片在从芯片上方斜视时的外观的透视图；
图4B是示出已经安装到基底上的芯片在从芯片下方斜视时的外观的透视图；
图5A是示出在芯片和凸块之间的接合区域的层状结构的示意横截面图；
图5B是示出芯片的第二芯片表面的底视图；
图5C示出基底的第一基底表面的平面图；
图6是示出形成根据本公开的示例性实施方案的一种预浸料的一部分的基础元件(base member)的示意平面图；
图7A是示出根据本公开的示例性实施方案的一种基底的示意横截面图；
图7B是示出根据本公开的另一示例性实施方案的一种覆金属层压体的示意横截面图；
图8是示出根据本公开的再一示例性实施方案的一种基底的示意横截面图；
图9A-9G是示出一种半加成法的一系列工艺步骤的示意横截面图；
图10A是示出其中在已经进行了半加成法后没有树脂污迹留在内部图案和镀层之间的状态的示意横截面图；
图10B是示出其中在已经进行了半加成法后一些树脂污迹留在内部图案和镀层之间的状态的示意横截面图；
图11A-11G是示出一种改进的半加成法的一系列工艺步骤的示意横截面图；
图12A是示出其中在已经进行了改进的半加成法后没有树脂污迹留在内部图案和镀层之间的状态的示意横截面图；
图12B是示出其中在已经进行了改进的半加成法后一些树脂污迹留在内部图案和镀层之间的状态的示意横截面图；
图13A是示出根据本公开的一个示例性实施方案的一种半导体封装体的示意横截面图；
图13B是示出根据本公开的另一示例性实施方案的一种半导体封装体的示意横截面图；
图14A是示出在根据本公开的一个示例性实施方案的印刷电路板中使用的一种半导体封装体的示意横截面图；
图14B是示出在根据本公开的示例性实施方案的印刷电路板中使用的一种印刷线路板的示意横截面图；
图14C是示出根据本公开的示例性实施方案的印刷电路板的示意横截面图；
图15A示出了在印刷电路板中，其基底在其芯片和印刷线路板膨胀时如何表现；
图15B示出了在印刷电路板中，其基底在其芯片和印刷线路板收缩时如何表现；以及
图16示出了一种常用半导体封装体如何翘曲。
实施方案描述
[预浸料]
(1)概要
图1A示出了根据一个示例性实施方案的预浸料1。该预浸料1用于制作图1B所示的半导体封装体4。该预浸料1处于半固化状态，但是在制作半导体封装体4时将会被加工成固化状态的基底3。也就是说，基底3包含预浸料1的固化产物。半导体封装体4包括芯片2和基底3。将芯片2安装到基底3上。
通过使用根据本实施方案的预浸料1制作的半导体封装体4即使在其芯片2由于温度变化而膨胀或收缩时也可以通过图2A和2B所示的机制使其翘曲减少。注意，在图2A和2B中，夸大示出了半导体封装体4的行为以使翘曲减少机制可以容易理解。
图2A示出了半导体封装体4在芯片2在高温膨胀时如何表现。当芯片2膨胀时，基底3也相应地膨胀，而不是对抗芯片2的行为模式。更具体地，并非整个基底3、而是仅基底3的位于芯片2周围的部分与芯片2大致相同程度地膨胀。基底3的其余部分没有膨胀那么多。
另一方面，图2B示出了半导体封装体4在芯片2在低温收缩时如何表现。当芯片2收缩时，基底3也相应地收缩，而不是对抗芯片2的行为模式。更具体地，并非整个基底3、而是仅基底3的位于芯片2周围的部分与芯片2大致相同程度地收缩。基底3的其余部分不收缩那么多。
如可以看到的，在该半导体封装体4中，仅基底3的位于芯片2周围的部分不是对抗芯片2的行为模式，而是遵循其行为模式，由此降低了对芯片2造成显著应力的可能性。换言之，这降低了对芯片2造成显著应变的可能性，由此最终减少了半导体封装体4的翘曲。
(2)细节
(2.1)基本构成
将描述根据本实施方案的预浸料1的基本构成。
如图1A所示，预浸料1的形状为片状。预浸料1的厚度没有特别限制，但是例如可以在5μm至200μm的范围内。
预浸料1处于半固化状态。具体地，用于预浸料1的材料的一部分为包含热固性树脂的树脂组合物，并且该树脂组合物处于半固化状态。之后将详细描述树脂组合物。预浸料1还可以包含之后也将会描述的基础元件11。
如本文中使用的，“半固化状态”是指固化反应的中间阶段(阶段B)。中间阶段是在处于清漆状态的阶段A和处于完全固化状态的阶段C之间的阶段。当被加热时，预浸料1一次熔融，然后完全固化而转化为固化产物。在以下描述中，处于半固化状态的固体物质在下文中将被称为“半固化产物”，并且处于固化状态的固体物质在下文中将被称为“固化产物”。
预浸料1具有电绝缘性质。预浸料1的固化产物也具有电绝缘性质。
(2.2)识别方法
简言之，可以通过以下识别方法将根据本实施方案的预浸料1与常用预浸料区分开。首先，测量芯片2的热膨胀系数。接下来，由预浸料1制成基底3，并且将芯片2安装在基底3上，由此制作半导体封装体4。之后，再次测量现在形成半导体封装体4的一部分的芯片2的热膨胀系数。然后，可以通过察看在安装之前和之后的芯片2的热膨胀系数的比率是否在预定范围内，来确定给定的预浸料是否是根据本实施方案的预浸料1。
如果给定的预浸料被识别为是根据本实施方案的预浸料1，则可以直接采用这样的预浸料1的构成(按照热固性树脂组合物的化学组成)批量生产具有减少半导体封装体4翘曲的能力的预浸料1。
另一方面，除非给定的预浸料被识别为是根据本实施方案的预浸料1，否则可以通过以下方式得到根据本实施方案的预浸料1：适当改变预浸料1的构成，以使得在安装之前和之后的芯片2的热膨胀系数的比率在预定范围内。
将详细描述一种用于将给定预浸料识别为根据本实施方案的预浸料1的方法。在一些附图中，显示了彼此垂直的X轴、Y轴和Z轴以使以下描述容易理解。在附图上，假设Z轴方向为向上/向下的方向(厚度方向)，其中正Z轴方向定义为向上的方向，并且负Z轴方向定义为向下的方向。注意，仅为了方便而采用该定义。
(2.2.1)芯片
例如，芯片2包括作为其主要构成单元的单晶硅基底24。例如，芯片2可以例如是但不限于测试元件组(TEG)芯片。注意，例如，TEG芯片一般用作用于发现在设计或制造集成电路(IC)或大型集成电路(LSI)中的任何问题的测试芯片。
如图3A和其他附图所示，芯片2具有大致长方体的形状。芯片2具有第一芯片表面21和第二芯片表面22，它们分别形成芯片2的主表面和背表面。芯片2的厚度(即，第一芯片表面21和第二芯片表面22之间的距离)没有特别限制，但是例如可以在20μm至300μm的范围内。
如图4A和其他附图所示，第一芯片表面21位于基底3的相反侧。当从芯片2正上方观看时，第一芯片表面21具有大致正方形的形状。为了方便起见，在第一芯片表面21的四条边中，一对相对的边应平行于X轴，而另一对相对的边应平行于Y轴。第一芯片表面21的尺寸没有特别限制，但是例如可以在3mm×3mm至20mm×20mm的范围内。也就是说，第一芯片表面21的每条边都可以具有例如在3mm至20mm范围内的长度。
第二芯片表面22位于第一芯片表面21的相反侧。换言之，第二芯片表面22是朝向基底3的表面。更具体地，第二芯片表面22是朝向基底3的第一基底表面31的表面。第二芯片表面22的形状和尺寸可以与第一芯片表面21的形状和尺寸基本相同。
如图3B和其他附图所示，芯片2具有多个凸块23。多个凸块23设置在第二芯片表面22上。凸块23中的每个都具有大致球形的形状。
在这方面，在图5A中示出了其中凸块23接合到第二芯片表面22上的这样一种接合区域的示例层状结构。将描述该层状结构。芯片2包括作为其主要构成单元的单晶硅基底24、底涂层25、外部端子26、钝化层27和凸块下金属层28(在下文中称为“UBM层28”)。
底涂层25被形成为覆盖单晶硅基底24的几乎整个表面。底涂层25是通过等离子体化学气相沉积(CVD)过程沉积的二氧化硅膜。
外部端子26中的每个都设置用于相关凸块23的接合区域。外部端子26各自由两个层制成。具体地，通过将TiN层261和A1-Cu系合金层262依次堆叠在底涂层25上来形成外部端子26。
钝化层27也由两个层制成。具体地，通过将SiN层271和聚酰亚胺层272依次堆叠在底涂层25上来形成钝化层27。聚酰亚胺层272的外表面限定第二芯片表面22。SiN层271被形成为覆盖各外部端子26的Al-Cu系合金层262的表面(除了其大概中心区域)。通过高密度等离子体(HDP)(一种类型的等离子体CVD过程)过程来形成SiN层271。
UMB层28设置用于各凸块23的接合区域。UMB层28被形成为覆盖Al-Cu系合金层262的大概中心区域和钝化层27。UMB层28由Ti/NiV/Cu层制成。
凸块23形成在UMB层28上。凸块23由焊料合金制成。可以无限制地使用任何焊料合金。例如，可以使用SAC305(Sn-3.0Ag-0.5Cu)。
如图5A所示，各凸块23的凸块直径D没有特别限制。如本文中使用的，“凸块直径D”是指从各凸块23本身的正下方观看时其大致圆形轮廓的直径。
如图5A所示，各凸块23的高度H也没有特别限制。如本文中使用的，“凸块高度H”是指从凸块23侧面直视时从第二芯片表面22的大致平坦的表面到各凸块23的尖端的距离。
多个凸块23分别平行于X轴方向和Y轴方向布置。在X轴方向上布置的凸块23的数量可以与在Y轴方向上布置的凸块23的数量相同。设置的凸块23的总数量没有特别限制。
如图5A所示，凸块间距P也没有特别限制。如本文中使用的，“凸块间距P”是指在X轴方向和Y轴方向中的每个上彼此相邻的两个凸块23、23的各自中心之间的间隔。
在这方面，图5B中示出了凸块23在芯片2上的一种示例布置。在图5B中，将第二芯片表面22分为九个大致正方形的块220，其由3(在X轴方向)乘3(在Y轴方向)个块组成。在这九个块220中的每个中，平行于X轴方向和Y轴方向布置多个凸块23。注意，不必将第二芯片表面22分为多个块220。
如图5B所示，当将第二芯片表面22分为多个块220时，在每个块220内，凸块间距P可以是恒定的，并且两个相邻块220之间的间隔可以比凸块间距P宽。
(2.2.2)基底
基底3可以起封装基底(中介层(interposer))的作用。如图3A和其他附图所示，基底3被配置为矩形板，其在尺寸上稍大于芯片2。基底3具有第一基底表面31和第二基底表面32，它们分别限定基底3的主表面和背表面。基底3的厚度(即，第一基底表面31和第二基底表面32之间的距离)没有特别限制，但是例如可以在0.01mm至1mm的范围内。
如图4A和其他附图所示，将芯片2安装到基底3上。具体地，将芯片2安装到第一基底表面31上。更具体地，将芯片2安装到第一基底表面31的安装区域34上。基底3的第一基底表面31是朝向芯片2的表面。第一基底表面31的形状没有特别限制，但是例如可以是大致正方形。为了方便起见，在第一基底表面31的四条边中，一对相对的边应平行于X轴，而另一对相对的边应平行于Y轴。第一基底表面31的尺寸没有特别限制。
第二基底表面32位于第一基底表面31的相反侧。第二基底表面32的形状和尺寸可以与第一基底表面31的形状和尺寸基本相同。
基底3包含预浸料1的固化产物。具体地，基底3可以是单个预浸料1的固化产物。在此情况下，基底3可以通过在压力下加热预浸料1来形成。备选地，基底3可以是两个以上预浸料1的固化产物。在此情况下，基底3可以通过以下方式形成：将两个以上预浸料1彼此堆叠并且在压力下加热预浸料1的堆叠体。基底3具有电绝缘性质。
预浸料1所加热到的温度没有特别限制，但是例如可以在180℃至400℃的范围内。施加至预浸料1的压力没有特别限制，但是例如可以在0.1MPa至10MPa的范围内。将预浸料1加热并且加压的持续时间没有特别限制，但是例如可以在10分钟至300分钟的范围内。用于制作单个基底3的预浸料1的数量没有特别限制，但是例如可以在一至八的范围内。
单个基底3可以包括单个基础元件11(比如之后描述的纺织物)或两个以上基础元件11，无论哪种都是合适的。
如图3A和其他附图所示，基底3具有安装区域34(即，点划线围绕的区域)。安装区域34位于第一基底表面31的大致中心处。安装区域34具有与第二芯片表面22基本相同的形状。例如，如果第二芯片表面22具有大致正方形的形状，则安装区域34也具有类似的大致正方形的形状。安装区域34具有与第二芯片表面22基本相同的尺寸。为了方便起见，在安装区域34的四条边中，一对相对的边应平行于X轴，而另一对相对的边应平行于Y轴。
如图3A和其他附图所示，基底3包含多个焊盘33。多个焊盘33设置在第一基底表面31上。具体地，多个焊盘33设置在第一基底表面31的安装区域34内。多个焊盘33中的每个都具有大致圆形的形状。
这些焊盘33中的每个的焊盘直径没有特别限制。如本文中使用的，焊盘直径是指从焊盘33的正上方观看时大致圆形的焊盘33的直径。
如图3A所示，多个焊盘33分别平行于X轴方向和Y轴方向布置。在X轴方向上布置的和焊盘33的数量可以与在Y轴方向上布置的焊盘33的数量相同。
设置用于基底3的焊盘33的总数量与设置用于芯片2的凸块23的总数量相同。在XY平面内，多个焊盘33的相对位置与多个凸块23的相对位置相同。多个焊盘33中的每个的位置与多个凸块23中的相关一个的位置一一对应。焊盘间距等于凸块间距P。如本文中使用的，焊盘间距是指在X轴方向和Y轴方向中的每个上彼此相邻的两个焊盘33的各自中心之间的距离。
在此情况下，当凸块23如图5B所示布置在第二芯片表面22上时，焊盘33如图5C所示布置在基底3的第一基底表面31上。在图5C中，将第一基底表面31的安装区域34分为九个大致正方形的块330，其由3(在X轴方向)乘3(在Y轴方向)个块组成。在这九个块330中的每个中，平行于X轴方向和Y轴方向布置多个焊盘33。这些焊盘33中的每个都由导电体制成。可以无限制地使用任何类型的导电体，但是例如可以使用铜。
(2.2.3)半导体封装体
如图4A所示，半导体封装体4包括芯片2和基底3。通过以下方式将芯片2安装到基底3上：利用焊料将芯片2的各个凸块23接合到基底3的相应焊盘33上。芯片2的第二芯片表面22和基底3的第一基底表面31之间的间隙没有特别限制。如在(2.2)节中已经描述的，该半导体封装体4可以用于事后确定作为基底3的材料使用的预浸料1是否具有所需性质。也就是说，该半导体封装体4可以用作测试半导体封装体。
(2.2.4)热膨胀系数的测量
热膨胀系数可以通过数字图像相关法(DIC)测量。数字图像相关法是一种用于通过将在已经变形的物体的表面上绘制的图形(比如点图案)的图像与在尚未变形的同一物体上的图形的图像进行比较来测量在物体表面上的移位的技术。因此，数字图像相关法还使得能够计算热膨胀系数。
可以使用立体法的原理来拍摄在物体表面上绘制的图形。具体地，可以通过以下方式测量在三维表面上的移位和应变分布：使用多个照相机(比如CCD照相机)从多个不同方向拍摄在物体表面上的图形。备选地，可以使用单个照相机从多个不同方向拍摄在物体表面上的图形。
具体地，在本实施方案中，分别在将芯片2安装到基底3上之前和在已经将芯片2安装到基底3上之后，通过数字图像相关法对芯片2的第一芯片表面21的热膨胀系数进行两次测量。
在本实例中，如图3A所示，在将芯片2安装到基底3上之前的芯片2的第一芯片表面21的热膨胀系数用X1表示，并且如图4A所示，在已经将芯片2安装到基底3上之后的芯片2的第一芯片表面21的热膨胀系数用X2表示。简言之，X1表示尚未安装的芯片2的第一芯片表面21的热膨胀系数，并且X2表示安装后的芯片2的第一芯片表面21的热膨胀系数。在此情况下，根据本实施方案，满足以下关系表达式(I)：
[数值表达式2]
0.9≤X2/X1≤1.0 (I)
满足本关系表达式(I)降低了即使在已经安装了的芯片2由于温度变化而膨胀或收缩时对芯片2造成显著应力的可能性。换言之，这倾向于减少对所安装的芯片2造成的应变。也就是说，这使基底3随着芯片2膨胀或收缩而膨胀或收缩，从而减少半导体封装体4的翘曲。另外，使基底3随着芯片2膨胀或收缩而相应地膨胀或收缩，这降低了对在芯片2和基底3之间的接合区域造成显著应力的可能性。这使半导体封装体4确保在芯片2和基底3之间的电和物理连接的足够可靠性。
也就是说，使用满足关系表达式(I)的这样的预浸料1作为材料使得能够获得具有减少的翘曲的半导体封装体4。另外，在这个半导体封装体4中，不对芯片2造成显著应力，并且所造成的应变也不显著。如果对所安装的芯片2造成显著应力，则基底3应足够厚以经受应力。在本实施方案中，不对所安装的芯片2造成显著应力，因此可以减小基底3的厚度。这有助于具有减少的翘曲的半导体封装体4的厚度减小。注意，其中对芯片2造成应力的情形以及芯片2中的应变分布可以通过数字图像相关法来确以。
除非满足了关系表达式(I)，否则如图16所示，半导体封装体4可能发生翘曲。备选地，即使半导体封装体4不表现为发生翘曲，也可能对芯片2造成显著应力，由此容易引起其翘曲。在这些情形中的每个情形中，倾向于对在芯片2和基底3之间的接合区域造成显著应力，由此可能使得不能确保在芯片2和基底3之间的电和物理连接的足够可靠性。
另外，在本实施方案中，还适宜地满足以下关系表达式(II)：
[数值表达式3]
1.05≤Y1/Y2≤2.00 (II)
在关系表达式(II)中，Y1是如图3B所示在将芯片2安装在第一基底表面31上之前的在第二基底表面32上的区域35(即点划线围绕且在下文中称为“对应区域35”的区域)的热膨胀系数，所述区域35位于在第一基底表面31上的安装芯片2的区域34(即安装区域34)的相反侧。对应区域35位于安装区域34的正后方。另一方面，Y2是如图4B所示在已经将芯片2安装在第一基底表面31上之后的对应区域35的热膨胀系数。简言之，Y1是在将芯片2安装到基底3之前在基底3的第二基底表面32上的对应区域35的热膨胀系数，而Y2是在已经将芯片2安装到基底3之后在基底3的第二基底表面32上的对应区域35的热膨胀系数。
满足这个关系表达式(II)使得即使在如图15A和15B所示在印刷电路板8中位于在基底3的厚度方向上两侧的芯片2和印刷线路板7由于温度变化而膨胀或收缩时也能够通过以下机制确保连接可靠性。如本文中使用的，“连接可靠性”是指在芯片2和基底3之间的电和物理连接的可靠性以及在基底3和印刷线路板7之间的电和物理连接的可靠性。另外，如本文中使用的，印刷电路板8是指在其上已经形成了包括焊盘的图案化导体并且已经安装了包括半导体封装体4的电子部件的能够作为电子电路运行的电路板。另一方面，印刷线路板7在本文中是指在其上仅形成了图案化导体并且尚未安装电子部件的板。如本文中使用的，印刷线路板7起母版或主板的作用。
图15A示出了当芯片2和印刷线路板7在高温膨胀时的印刷电路板8的行为。芯片2和印刷线路板7彼此不同程度地膨胀，这主要是因为它们的材料的差异。当芯片2和印刷线路板7膨胀时，基底3也按照它们的行为模式相应地膨胀。更具体地，并非整个基底3均匀地膨胀，而是整个基底3的位于芯片2周围的部分与芯片2同样地膨胀，而整个基底3的位于印刷线路板7周围的其他部分与印刷线路板7同样地膨胀。
另一方面，图15B示出了当芯片2和印刷线路板7在低温收缩时的印刷电路板8的行为。芯片2和印刷线路板7彼此不同程度地收缩，这主要是因为它们的材料的差异。当芯片2和印刷线路板7收缩时，基底3也按照它们的行为模式相应地收缩。更具体地，并非整个基底3均匀地收缩，而是整个基底3的位于芯片2周围的部分与芯片2同样地收缩，而整个基底3的位于印刷线路板7周围的其他部分与印刷线路板7同样地收缩。
以此方式，在印刷电路板8中，整个基底3的位于芯片2周围的部分不是对抗、而是遵循芯片2的行为模式，并且整个芯片3的位于印刷线路板7周围的部分不是对抗、而是遵循印刷线路板7的行为模式。也就是说，当芯片2和印刷线路板7膨胀或收缩时，基底3也相应地膨胀或收缩。这降低了对在芯片2和基底3之间的接合区域或在基底3和印刷线路板7之间的接合区域造成显著应力的可能性，由此确保足够的印刷电路板8的连接可靠性。
(2.3)材料
将描述根据本实施方案的预浸料1的具体示例材料。
如图1A所示，预浸料1包括基础元件11和浸渗到基础元件11中的树脂组合物的半固化产物12。由基础元件11和半固化产物12的复合材料以此方式制作预浸料1，这提高了满足上述关系表达式(I)和关系表达式(II)的可能性。
(2.3.1)基础元件
基础元件11具有电绝缘性质。如图6所示，基础元件11适宜地包括其中经纱111和纬纱112彼此基本上垂直地纺织的纺织物基材。织成纺织物基材的具体示例形式包括平纹组织，但是其不应解释为限制性的。纺织物基材的具体实例包括由无机纤维制成的基材比如玻璃布和由有机纤维制成的基材比如芳纶布。基础元件11也可以是无纺布。基础元件11的厚度适宜地在5μm至200μm的范围内。
(2.3.2)树脂组合物
树脂组合物的半固化产物12和固化产物都具有电绝缘性质。树脂组合物适宜地包含选自由以下各项组成的组中的至少一种树脂：环氧树脂、酚醛类树脂、酰亚胺树脂、氰酸酯树脂、丙烯酸类树脂和乙烯基酯树脂。这使得预浸料1能够满足关系表达式(I)，并且最终更容易地满足关系表达式(II)。
树脂组合物适宜地含有：之后要描述的组分(A1)或组分(A2)中的至少一种；之后要描述的组分(B)；和之后要描述的组分(C1)或组分(C2)中的至少一种。也就是说，树脂组合物可以同时含有组分(A1)和组分(A2)，可以含有组分(A1)而不含组分(A2)，或者可以含有组分(A2)而不含组分(A1)。同样，树脂组合物可以同时含有组分(C1)和组分(C2)，可以含有组分(C1)而不含组分(C2)，或者可以含有组分(C2)而不含组分(C1)。
将依次描述树脂组合物的各个组分。
将描述组分(A1)。组分(A1)是作为高刚性组分的基体树脂。具体地，组分(A1)是具有萘骨架或联苯骨架中的至少一种的环氧树脂。如可以看到的，作为组分(A1)的环氧树脂可以同时具有萘骨架和联苯骨架，可以仅具有萘骨架而没有联苯骨架，或者可以仅具有联苯骨架而没有萘骨架。在以下描述中，具有萘骨架而没有联苯骨架的环氧树脂在下文中有时将会称为“含萘骨架的环氧树脂”，并且具有联苯骨架而没有萘骨架的环氧树脂在下文中有时将会称为“含联苯骨架的环氧树脂”。
将描述组分(A2)。组分(A2)是作为高刚性组分的基体树脂。具体地，组分(A2)是具有萘骨架或联苯骨架中的至少一种的酚醛树脂。如可以看到的，作为组分(A2)的酚醛树脂可以同时具有萘骨架和联苯骨架，可以仅具有萘骨架而没有联苯骨架，或者可以仅具有联苯骨架而没有萘骨架。在以下描述中，具有萘骨架而没有联苯骨架的酚醛树脂在下文中有时将会称为“含萘骨架的酚醛树脂”，并且具有联苯骨架而没有萘骨架的酚醛树脂在下文中有时将会称为“含联苯骨架的酚醛树脂”。
如可以看到的，组分(A1)和(A2)两者都具有萘骨架或联苯骨架中的至少一种，由此提高了预浸料1的固化产物的耐热性(例如，焊接耐热性)。特别地，萘骨架是刚性骨架。因此，当组分(A1)或组分(A2)中的至少一种具有萘骨架时，预浸料1的固化产物的耐热性是可进一步提高的。
接下来，将描述组分(B)。组分(B)是低弹性组分，并且例如可以是环氧改性的丙烯酸树脂。具体地，组分(B)具有分别由在以下式(b1)、(b2)和(b3)中的至少式(b2)和(b3)表示的结构。
[化学式1]
Figure BDA0002534219060000151
在这些化学式中，式(b1)中的x、式(b2)中的y和式(b3)中的z满足以下关系∶x∶y∶z(以摩尔分数计)＝0∶0.95∶0.05至0.2∶0.6∶0.2(其中x+y+z≤1，0≤x≤0.2，0.6≤y≤0.95，并且0.05≤z≤0.2)。在式(b2)中，R1为氢原子或甲基，并且R2选自由氢原子、烷基、缩水甘油基和环氧化的烷基组成的组并且包括缩水甘油基或环氧化的烷基中的至少一种。在式(b3)中，R3为氢原子或甲基，并且R4为苯基(-Ph)、-COOCH2Ph或-COO(CH2)2Ph。
组分(B)的主链具有分别由在这些式(b1)、(b2)和(b3)中的至少式(b2)和(b3)表示的结构。
如果组分(B)的主链具有分别由式(b1)、(b2)和(b3)表示的结构，则由式(b1)、(b2)和(b3)表示的各结构的排列顺序没有特别限制。在此情况下，在组分(B)的主链中，由式(b1)表示的结构可以是或者可以不是彼此连续的，由式(b2)表示的结构可以是或者可以不是彼此连续的，并且由式(b3)表示的结构可以是或者可以不是彼此连续的。
如果组分(B)的主链具有分别由式(b2)和(b3)表示的结构，则由式(b2)和(b3)表示的各结构的排列顺序没有特别限制。在此情况下，在组分(B)的主链中，由式(b2)表示的结构可以是或者可以不是彼此连续的，并且由式(b3)表示的结构可以是或者可以不是彼此连续的。
作为补充，将描述包括在氢原子、烷基、缩水甘油基和环氧化的烷基之中的缩水甘油基或环氧化的烷基中的至少一种的式(b2)中的R2的意义。前提是由单个式(b2)表示的结构中的R2是单一成分。在以下描述中，将分别描述组分(B)具有一个由式(b2)表示的结构的情形和组分(B)具有两个以上由式(b2)表示的结构的情形。
在前者情况下，即，如果组分(B)具有一个由单个式(b2)表示的结构，则R2为缩水甘油基或环氧化的烷基。
在后者情况下，即，如果组分(B)具有分别由两个以上式(b2)表示的结构，则由至少一个式(b2)表示的结构中的R2为缩水甘油基或环氧化的烷基，而由其余一个或多个式(b2)表示的一个或多个结构中的R2为氢原子或烷基。由于由至少一个式(b2)表示的结构中的R2为缩水甘油基或环氧化的烷基，所以由所有式(b2)表示的结构中的R2也可以都是缩水甘油基或环氧化的烷基。
由式(b3)表示的结构包括苯基(-Ph)、-COOCH2Ph或-COO(CH2)2Ph。-Ph、-COOCH2Ph和-COO(CH2)2Ph对于提高预浸料1的固化产物的强度是足够热稳定的。这提高使用预浸料1作为材料制作的基底的耐湿热性(moisture-heat resistance)。
组分(B)适宜地没有在相邻碳原子之间的不饱和键(其可以是双键或三键)。也就是说，在组分(B)中，相邻碳原子适宜地以饱和键(单键)键合到一起。这减少了随时间的氧化，由此减少了由于弹性损失而造成的脆性增大。
组分(B)是重均分子量(Mw)在200,000至850,000的范围内的高分子量材料。重均分子量的有效数字的位数是两位数。也即是说，当四舍五入至第三位(即千位)时200,000或850,000的数值也在200,000至850,000的范围内。如果组分(B)的重均分子量小于200,000，则固化产物的耐化学性可能降低。另外，如果组分(B)的重均分子量大于850,000，则热固性树脂组合物的成型性可能降低。组分(B)的重均分子量(Mw)适宜地在300,000至500,000的范围内。
将组分(B)加入到树脂组合物中降低了预浸料1的固化产物的吸湿性，由此提高基底3的耐湿性并且最终改善绝缘可靠性。另外，即使预浸料1的固化产物吸收水分，基底3的耐湿热性仍是可改善的，因为已经提高了形成固化产物的一部分的树脂的断裂强度。特别地，即使绝缘层的厚度为0.2mm以上，在由焊接产生的热量下的绝缘层的溶胀仍可减少，因为已经提高了耐湿热性。自然地，即使在绝缘层的厚度小于0.2mm时也提高了耐湿热性。
在本实施方案中，当树脂组合物是半固化的或固化的时，组分(A1)和(A2)以及组分(B)适宜地处于相分离状态，而不是表现出相容性。这抑制了预浸料1的固化产物的玻璃化转变温度(Tg)的下降，由此提高了基底3的耐热性(例如，焊接耐热性)。
组分(B)的环氧值适宜地在0.01eq/kg至0.80eq/kg的范围内。如本文中使用的，“环氧值”是指在1kg组分(B)中的环氧基的当量数。具有在此范围内的环氧值的组分(B)使组分(A1)和(A2)更不容易与组分(B)相容。这抑制了预浸料1的固化产物的玻璃化转变温度(Tg)的下降，并且提高了基底3的耐热性。组分(B)的环氧值更适宜地在0.06eq/kg至0.40eq/kg的范围内，并且甚至更适宜地在0.14eq/kg至0.28eq/kg的范围内。
将描述组分(C1)。组分(C1)是通过用由以下式(c1)表示的第一硅烷偶联剂对第一无机填料进行表面处理得到的第一填料。也即是说，第一无机填料是细颗粒的聚集体。在那些细颗粒的表面上，由以下式(c1)表示的第一硅烷偶联剂与它们的反应基团(所述反应基团是通过甲氧基或乙氧基的水解产生的硅醇)化学键合。作为组分(C1)的第一填料以此方式形成。
[化学式2]
(R6)Si(R5)3…(c1)
在式(c1)中，R5是甲氧基或乙氧基，并且R6在碳数为3至18的脂族烷基的末端具有异氰酸酯基、缩水甘油基或氨基。
第一无机填料的具体实例包括球形二氧化硅、硫酸钡、氧化硅粉末、破碎二氧化硅、煅烧滑石、钛酸钡、氧化钛、粘土、氧化铝、云母、水铝石、硼酸锌、锡酸锌以及其他金属氧化物和金属水合物。
建议树脂组合物不含平均粒度为45μm以上的无机填料。特别地，含有这样的粗颗粒的树脂组合物可能造成薄材料的绝缘可靠性的显著下降。注意，平均粒度在本文中是指在通过激光衍射和散射法得到的粒度分布中在50％的累积值处的粒度。
由式(c1)表示的第一硅烷偶联剂是三官能烷氧基硅烷，其中在末端包含特定官能团(所述官能团可以是异氰酸酯基、缩水甘油基或氨基)的具有特定数量碳原子的脂族烷基与硅原子键合。
在脂族烷基的末端包含异氰酸酯基的硅烷偶联剂的具体实例包括3-异氰酸酯基丙基三乙氧基硅烷。
在脂族烷基的末端包含缩水甘油基的硅烷偶联剂的具体实例包括3-缩水甘油氧基丙基三甲氧基硅烷、3-缩水甘油氧基丙基三乙氧基硅烷和3-缩水甘油氧基辛基三甲氧基硅烷。
在脂族烷基的末端包含氨基的硅烷偶联剂的具体实例包括N-2-(氨基乙基)-3-氨基丙基三甲氧基硅烷、3-氨基丙基三甲氧基甲烷、3-氨基丙基三乙氧基硅烷和N-苯基-3-氨基丙基三甲氧基硅烷。
当用由式(c1)表示的第一硅烷偶联剂对第一无机填料进行表面处理时，具有特定数量碳原子的脂族烷基将存在于第一填料的表面上。与此脂族烷基的末端键合的是异氰酸酯基、缩水甘油基或氨基。这些反应基团对作为组分(A1)的环氧树脂和作为组分(A2)的酚醛树脂具有高亲和性。因此，这些反应基团使作为组分(C1)的第一填料、作为组分(A1)的环氧树脂和作为组分(A2)的酚醛树脂彼此化学键合。注意，组分(B)是环氧改性的(参见式(b2))，但是因为其量少而对组分(C1)具有低亲和性。因此，当树脂组合物是半固化的或固化的时，组分(A1)和(A2)与组分(B)倾向于具有相分离的结构而不表现出相容性。
由式(c1)表示的第一硅烷偶联剂的反应基团R6的脂族烷基具有3至18个碳原子。如果脂族烷基具有的碳原子的数量小于三，则预浸料1的固化产物将具有过量的弹性。
将描述组分(C2)。组分(C2)是通过用由以下式(c2)表示的第二硅烷偶联剂对第二无机填料进行表面处理而得到的第二填料。也即是说，第二无机填料是细颗粒的聚集体。在那些细颗粒的表面上，由式(c2)表示的第二硅烷偶联剂与其反应基团(所述反应基团是甲氧基或乙氧基)化学键合。作为组分(C2)的第二填料以此方式形成。
[化学式3]
(R8)Si(R7)3…(c2)
在式(c2)中，R7是甲氧基或乙氧基，并且R8在碳数为3至18的脂族烷基的末端具有甲基丙烯酰基或乙烯基。
第二无机填料的具体实例可以与组分(C1)的那些相同，即可以与第一无机填料的具体实例相同。组分(C1)的第一无机填料和组分(C2)的第二无机填料可以具有相同的材料和相同的平均粒度，或者具有不同的材料和不同的平均粒度，无论哪种都是合适的。
第二硅烷偶联剂是三官能烷氧基硅烷，其中在末端包含特定官能团(所述官能团可以是甲基丙烯酰基或乙烯基)的具有特定数量碳原子的脂族烷基与硅原子键合。注意，甲基丙烯酰基(methacryloyl group)通常称为“甲基丙烯酰基(methacrylic group)”。
在脂族烷基的末端包含甲基丙烯酰基的硅烷偶联剂的具体实例包括3-甲基丙烯酰氧基丙基三甲氧基硅烷、3-甲基丙烯酰氧基丙基三乙氧基硅烷和3-甲基丙烯酰氧基辛基三甲氧基硅烷。
在脂族烷基的末端包含乙烯基的硅烷偶联剂的具体实例包括乙烯基三甲氧基硅烷和乙烯基三乙氧基硅烷。
当用由式(c2)表示的第二硅烷偶联剂对第二无机填料进行表面处理时，具有特定数量碳原子的脂族烷基将存在于第二填料的表面上。与此脂族烷基的末端键合的是甲基丙烯酰基或乙烯基。这些反应基团对组分(B)具有高亲和性。因此，这些反应基团使作为组分(C2)的第二填料和组分(B)化学键合到一起。
由式(c2)表示的第二硅烷偶联剂的反应基团R8的脂族烷基适宜地具有3至18个碳原子。如果脂族烷基具有的碳原子的数量小于三，则预浸料1的固化产物将具有过大的弹性。
一般来讲，在含有树脂和无机填料的树脂组合物的固化产物中，与无机填料相比，树脂倾向于吸收更多水分。因此，如果无机填料不均匀地分散在树脂组合物的固化产物中，则在其中无机填料稀疏的部分中将存在大量树脂，由此在那里吸收大量水分。另一方面，在其中无机填料致密的部分中将不存在大量树脂，由此吸收较少的水分。也即是说，无机填料的不均匀分散使所吸收的水的分散也不均匀。当对这样的树脂组合物的固化产物进行耐湿/热试验时，结果将会是水将不均匀地存在并且局部水将蒸发而造成溶胀。
相比之下，同时加入通过使用两种类型的硅烷偶联剂(即第一硅烷偶联剂和第二硅烷偶联剂)对两种类型的无机填料(即第一无机填料和第二无机填料)进行表面处理而得到的两种类型的填料(即第一填料和第二填料)由于以下原因改善了耐湿热性。具体地，作为组分(C1)的第一填料对作为组分(A1)的环氧树脂和作为组分(A2)的酚醛树脂具有高亲和性，而作为组分(C2)的第二填料对组分(B)具有高亲和性。这降低了作为组分(C1)的整个第一填料和作为组分(C2)的整个第二填料集中在组分(A1)和(A2)周围或集中在组分(B)周围的可能性。也就是说，这使整个第一填料和第二填料均匀地分布在树脂组合物的固化产物中，因此也使水均匀地分散和被吸收。这不仅减少了水的局部化，而且降低了溶胀的可能性，由此改善耐湿热性。
另外，将作为组分(C1)的第一填料和作为组分(C2)的第二填料加入到树脂组合物中还提高了基底的尺寸稳定性。
接下来，将描述作为组分(C1)的第一填料和作为组分(C2)的第二填料的共同特征。在以下描述中，没有任何修饰的“填料”在下文中将总指第一填料和第二填料二者。同样，没有任何修饰的“无机填料”在下文中将总指第一无机填料和第二无机填料二者。此外，没有任何修饰的“硅烷偶联剂”在下文中将总指由式(c1)表示的第一硅烷偶联剂和由式(c2)表示的第二硅烷偶联剂二者。
脂族烷基具有减轻由固化预浸料1在其热膨胀或热收缩期间造成的应力的能力。当用硅烷偶联剂处理对无机填料进行表面处理时，将在无机填料的表面上形成由脂族烷基产生的应力减轻层。将具有应力减轻层的填料加入到组分(A1)、(A2)和(B)中使得由于热膨胀或热收缩而施加至这些组分(A1)、(A2)和(B)的应力被减轻。这降低了具有填料的固化预浸料1热变形的可能性。因此，基底3的耐湿热性是可进一步改善的。由于多个原因，脂族烷基存在于填料表面上将减轻应力。一个原因是烷基的单键的自由旋转能力将使得填料的烷基随着组分(A1)、(A2)和(B)热膨胀或热收缩而热膨胀或热收缩。
另外，脂族烷基还具有减小在已经对使用预浸料1作为材料形成的覆金属层压体5进行孔切割之后进行的除污迹过程(除污迹刻蚀过程)的刻蚀深度的能力。
在此情况下，除污迹过程是例如通过化学孔清洁来移除在通过激光切割或钻孔的切割工艺步骤期间产生的树脂污迹的过程。例如，具体的除污迹过程可以是高锰酸钾处理。在高锰酸钾处理中，使用包含碱性高锰酸钾作为主要成分的除污迹液。
刻蚀深度在本文中是指通过除污迹过程移除的树脂的量。过量的刻蚀深度可能增大通过孔切割工艺步骤切割的孔的直径。因此，刻蚀深度适宜地尽可能小。
如上所述的脂族烷基在填料表面上的存在减少了除污迹液到树脂组合物的固化产物中的渗透，由此减小刻蚀深度。这使得即使在进行除污迹过程时也能够抑制孔直径的增大。
脂族烷基在其末端具有异氰酸酯基、缩水甘油基、氨基、甲基丙烯酰基或乙烯基，并且这些官能团牢固地与组分(A1)、(A2)或(B)键合。与在脂族烷基的末端不存在异氰酸酯基、缩水甘油基、氨基、甲基丙烯酰基或乙烯基的情形相比，这使得在除污迹过程时能够减小刻蚀深度。
用于用硅烷偶联剂对无机填料进行表面处理的方法的实例可以包括直接处理法、整体共混法和干浓缩法。当用硅烷偶联剂对无机填料进行表面处理时，加入到无机填料中的硅烷偶联剂的量没有特别限制。用于在无机填料的整个表面上形成硅烷偶联剂的单分子层而加入的硅烷偶联剂的量可以通过以下等式(1)计算。加入的硅烷偶联剂的合适量是通过以下等式计算的值的0.1至15倍。在此情况下，无机填料将甚至更高效地减轻应力。
[数值表达式4]
WC＝WF×SF/SC…(1)
其中WC是用于形成单分子层而加入的硅烷偶联剂的量(g)，
WF是加入的无机填料的量(g)，
SF是无机填料的比表面积(m2/g)，并且
SC是被硅烷偶联剂覆盖的最小面积(m2/g)。
组分(C1)或组分(C2)适宜地是平均粒度为100nm以下的纳米填料，并且更适宜地是平均粒度在10nm至100nm范围内的纳米填料。如果组分(C1)或组分(C2)的平均粒度为100nm以下，则那些局部沉积的树脂污迹通过除污迹过程可容易地移除。将更详细地描述通过移除树脂污迹实现的效果。树脂污迹的主要组分将会是组分(B)，其是具有高分子量的物质。如果组分(C1)或组分(C2)是上述纳米填料(这在下文中将称为“第一情形”)，则纳米填料将均匀地分散在树脂污迹中。这样的树脂污迹通过除污迹过程可容易地移除。另一方面，如果组分(C1)和组分(C2)都不是纳米填料(这在下文中将称为“第二情形”)，则树脂污迹将主要由树脂组分组成。与第一情形相比，这样的树脂污迹通过收紧除污迹过程的条件可移除，但是当在与第一情形相同的条件下进行除污迹过程时较不容易移除。也即是说，假设在相同条件下进行除污迹过程，与在组分(C1)和组分(C2)都具有大于100nm的平均粒度的情形相比，在组分(C1)或组分(C2)具有100nm以下的平均粒度的情形下，树脂污迹可更容易地移除。原因在于，如上所述平均粒度为100nm以下的纳米填料将均匀地分散在树脂污迹中。具有10nm以上的平均粒度的组分(C1)或组分(C2)将抑制处于清漆状态的树脂组合物的增稠。在以下描述中，没有任何修饰的纳米填料在本文中将是指第一填料或第二填料，无论哪种都具有100nm以下的平均粒度。
在树脂组合物中，组分(A1)和(A2)的总和与组分(B)的比率(以质量计)适宜地在90∶10至50∶50的范围内，并且更适宜地在80∶20至60∶40的范围内。换言之，相对于组分(A1)、(A2)和(B)合计的100质量份，组分(B)的含量适宜地在10至50质量份的范围内，并且更适宜地在20质量份至40质量份的范围内。相对于作为组分(A1)的环氧树脂的一个环氧当量，作为组分(A2)的酚醛树脂的羟基当量适宜地在0.2至1.1的范围内。组分(C1)和(C2)的总含量适宜地占整个树脂组合物的80质量％以下，并且更适宜地50质量％以下。在此情况下，组分(C1)和(C2)的总含量是指：当分别用预定的硅烷偶联剂对组分(C1)和(C2)进行表面处理时，包括硅烷偶联剂的经表面处理的组分(C1)和(C2)的含量。组分(C1)与组分(C2)的比率(以质量计)适宜地在98∶2至60∶40的范围内，并且更适宜地在95∶5至80∶20的范围内。换言之，相对于组分(C1)和(C2)合计的100质量份，组分(C2)的含量适宜地在2质量份至40质量份的范围内，并且更适宜地在5质量份至20质量份的范围内。
如果组分(C1)或组分(C2)是纳米填料，则相对于组分(A1)、(A2)和(B)合计的100质量份，纳米填料的含量适宜地在1质量份至30质量份的范围内，并且更适宜地在3质量份至10质量份的范围内。加入至少1质量份的纳米填料将提高通过除污迹过程移除树脂污迹的效果。更具体地，假设在相同条件下进行除污迹过程，与纳米填料的含量小于1质量份的情形相比，在纳米填料的含量等于或大于1质量份的情形下，树脂污迹可更容易地移除。只要纳米填料的含量是30质量份以下，就可抑制处于清漆状态的树脂组合物的增稠。
树脂组合物还可以含有某种添加剂。添加剂的具体实例包括磷系阻燃剂。将磷系阻燃剂加入到树脂组合物中将改善预浸料1的固化产物和基底3的阻燃性。注意，即使磷系阻燃剂倾向于吸收水分，磷系阻燃剂仍可以与两种类型的填料组合物使用，所述两种类型的填料是通过用两种类型的硅烷偶联剂对两种类型的无机填料进行表面处理而得到的，这将改善耐湿热性。磷系阻燃剂几乎不影响无机填料的分散。当用树脂组合物制作小部件(比如半导体封装体4)时，几乎不需要赋予该部件阻燃性。另一方面，当用树脂组合物制作大部件(比如母板)时，非常需要赋予所述部件阻燃性。这就是为什么在后者情况下，适当地将磷系阻燃剂加入到树脂组合物中。
任选地，树脂组合物还可以含有固化促进剂。固化促进剂的实例包括咪唑及其衍生物、有机磷化合物、金属皂比如辛酸锌、仲胺、叔胺和季铵盐。
(2.4)物理性质
介电损耗角正切(tanδ)图表通过对作为样品的预浸料1的固化产物的动态力学分析(DMA)得到。该图表(tanδ曲线)适宜地具有在100℃以下的温度范围内的峰和在200℃以上的温度范围内的另一个峰，并且更适宜地具有在60℃以下的温度范围内的峰和在200℃以上的温度范围内的另一个峰。在200℃以上的温度范围内的峰是主分散峰。主分散峰与固化产物的分子结构中的主链移动相关，并且由玻璃化转变温度(Tg)引起。另一方面，在100℃以下的温度范围内或在60℃以下的温度范围内的峰是副分散峰。副分散峰与固化产物的分子结构中的侧链移动相关，并且尤其由具有高分子量的组分(B)引起。使副分散峰从100℃以下向60℃以下(即朝具有更低温度的范围)移动赋予固化产物更高的伸长率特性和甚至更低的弹性。
上述动态力学分析可以在恒定频率(例如10Hz)下进行。介电损耗角正切(tanδ)是弹性损耗模量(E”)与弹性储能模量(E’)的比率。也就是说，介电损耗角正切(tanδ)＝弹性损耗模量(E”)/弹性储能模量(E’)。在介电损耗角正切(tanδ)图表中，其纵坐标表示介电损耗角正切(tanδ)，并且其横坐标表示温度，以示出介电损耗角正切(tanδ)的温度依赖性。
在固化状态下，预浸料1适宜地在100℃以下的温度范围和200℃以上的温度范围内、并且更适宜地在60℃以下的温度范围和200℃以上的温度范围内具有0.05以上的弹性损耗模量(E”)/弹性储能模量(E’)的比率。预浸料1的介电损耗角正切(tanδ)的峰值适宜地在100℃以下的温度范围和200℃以上的温度范围两者内、并且更适当地在60℃以下的温度范围和200℃以上的温度范围两者内为0.05以上。
具有在100℃以下的温度范围内的0.05以上的峰和在200℃以上的温度范围内的0.05以上的另一个峰的介电损耗角正切(tanδ)图表使预浸料1具有作为高刚性组分的组分(A1)和(A2)以及作为低弹性组分的组分(B)两者的特征。另外，如上所述使副分散峰从100℃以下向60℃以下(即朝具有更低温度的范围)移动赋予固化产物更高的伸长率特性和甚至更低的弹性。
此外，当预浸料1包括纺织物作为其基础元件11时，预浸料1的固化产物在相对于纺织物的经纱111或纬纱112形成45度倾角的方向上(例如，在图6中由双头箭头指示的方向中的任一个方向上)适宜地具有5％至小于30％的拉伸伸长率。拉伸伸长率通常利用作为样品使用的处于固化状态(处于阶段C)的一片预浸料1来测量。备选地，样品也可以是彼此堆叠为使得它们的经纱111延伸的方向彼此一致并且它们的纬纱112延伸的方向彼此一致、然后固化的多片预浸料1。
拉伸伸长率可以通过按以下方式进行的拉伸试验来测量。首先，在进行拉伸试验之前，在相对于经纱111或纬纱112形成45度倾角的方向上测量样品的长度(L0)。在此情况下，将样品的宽度调整至5mm。接下来，使用拉伸测试仪在相对于经纱111或纬纱112形成45度倾角的方向上以5mm/min的速度拉伸样品，由此测量在样品要断裂之前的样品的长度(L)。然后，通过以下等式(2)计算拉伸伸长率：
[数值表达式5]
拉伸伸长率(％)＝{(L-L0)/L0}×100…(2)
以此方式得到的在5％至小于30％范围内的拉伸伸长率使得能够进一步减少半导体封装体4的翘曲。
(2.5)制造方法
即使其树脂组合物没有特别限制，也将描述一种使用在(2.3.2)节中已经描述的合适的树脂组合物制备预浸料1的方法。
首先，制备树脂组合物的清漆。将组分(A1)或组分(A2)中的至少一种和组分(B)加入到并且溶解在溶剂中，然后根据需要向其中加入添加剂和固化促进剂进行配合，由此制备基础清漆。在此情况下，用于制备的溶剂的实例包括丙酮、酮溶剂比如甲乙酮和环己酮、芳族溶剂比如甲苯和二甲苯以及含氮溶剂比如二甲基甲酰胺。
接下来，将组分(C1)或组分(C2)中的至少一种加入到并且分散在基础清漆中，由此制备树脂组合物清漆。可以通过分散装置比如匀化器、分散器或珠磨机将组分(C1)或组分(C2)中的至少一种分散。
接下来，将处于清漆状态(处于阶段A)的树脂组合物浸渗到纺织物基础元件11中，然后加热干燥至半固化状态(处于阶段B)，由此制备预浸料1。
(2.6)预期用途
根据本实施方案的预浸料1可以用于制作半导体封装体4。半导体封装体4不是指测试半导体封装体，而是指作为多种类型的电子电路中的任一种的电子部件实际使用的半导体封装体。更具体地，根据本实施方案的预浸料1可以用作形成半导体封装体4的一部分的基底3的材料，以及用作可以被图案化为基底3的覆金属层压体5的材料。在以下描述中，将芯片2安装到作为封装体基底的基底3上的过程在下文中将被称为“一次安装”，并且将半导体封装体4安装到作为母版(主板)的印刷线路板7上的过程在下文中将被称为“二次安装”。
[基底]
图7A示出了根据本实施方案的基底3。基底3基本上已经在(2.2.2)节中进行描述。尽管如此，基底3的形状和尺寸没有特别限制。基底3可以包括仅一个基础元件11或两个以上基础元件11，无论哪种都是合适的。
除焊盘33以外的基底3的第一基底表面31可以被图案化导体(导体线路)完全覆盖。在此情况下，除焊盘33以外的第一基底表面31适宜地被阻焊层36完全覆盖。设置阻焊层36不仅降低了在一次安装过程期间焊料沉积在除焊盘33以外的不期望区域上的可能性，而且保护在第一基底表面31上形成的图案化导体(未示出)免受外部环境影响。此外，阻焊层36还有助于保持在第一基底表面31上的图案化导体之间的电绝缘，由此减少短路。可以无限制地将任何合适的材料用于阻焊层36。
基底3在第二基底表面32上还包括多个焊盘37用于二次安装过程。这些焊盘37与在第一基底表面31上的焊盘33电连接。除焊盘37以外，基底3的第二基底表面32可以被图案化导体完全覆盖。在此情况下，除焊盘37以外，第二基底表面32适宜地被阻焊层38完全覆盖。设置阻焊层38不仅降低了在二次安装过程期间焊料沉积在除焊盘37以外的不期望区域上的可能性，而且保护在第二基底表面32上形成的图案化导体(未示出)免受外部环境影响。此外，阻焊层38还有助于保持在第二基底表面32上的图案化导体之间的电绝缘，由此减少短路。可以无限制地将任何合适的材料用于阻焊层38。任选地，在制造半导体封装体4时，可以提供焊球39用于各个焊盘37(参见图14A)。
在本实施方案中，基底3包含预浸料1的固化产物。该预浸料1满足以下关系表达式(I)。即使在所安装的芯片2由于温度变化而膨胀或收缩时，这也降低了对芯片2造成显著应力的可能性。换言之，这减少了对所安装的芯片2造成的应变。也就是说，这使基底3随着所安装的芯片2膨胀或收缩而相应地膨胀或收缩。
[覆金属层压体]
图7B示出了根据本实施方案的覆金属层压体5。该覆金属层压体5包括绝缘层41和金属层6。绝缘层41包含预浸料1的固化产物。金属层6设置在绝缘层41的至少一个表面上。也就是说，覆金属层压体5包括双侧覆金属层压体(比如图7B中所示的覆金属层压体)和单侧覆金属层压体(未示出)。金属层6的具体实例包括金属箔片材。在以下描述中，除非另外说明，没有任何修饰的“金属箔片材”在下文中是指厚度(例如，约12μm)足于单独处理的金属箔片材。
具体地，当制作覆金属层压体5时，可以将多个金属箔片材彼此堆叠并且加热和压制在单个预浸料1的一侧或两侧上。备选地，可以将两个以上预浸料1彼此堆叠，并且可以将多个金属箔片材彼此堆叠并且加热和压制在预浸料1的堆叠体的一侧或两侧上。绝缘层41具有电绝缘性质。当加热时，处于半固化状态的预浸料1变为如上所述的处于固化状态的绝缘层41。不仅在绝缘层41的厚度小于0.2mm时，而且在绝缘层41的厚度为0.2mm以上时，覆金属层压体5的耐湿热性都是可改善的。覆金属层压体5的绝缘层41的厚度的上限为约0.4mm。可以使用铜箔作为示例性的金属箔。例如，堆叠和形成过程可以使用多级真空压制机或双带过程在加热和压力条件下进行。
根据本实施方案的基底3可以通过将覆金属层压体5图案化得到。具体地，可以通过部分移除覆金属层压体5的金属层6来得到包括焊盘33、37的图案化导体。在此情况下，绝缘层41的一个表面限定第一基底表面31，并且绝缘层41的另一表面限定第二基底表面32。例如，可以通过减法(subtractive method)形成图案化导体。
任选地，金属层6可以被没置为所谓的“具有载体的超薄金属箔”的超薄金属箔(比如超薄铜箔)。具有载体的超薄金属箔具有三层结构。具体地，具有载体的超薄金属箔包括：载体；设置在载体表面上的可剥离层；和设置在可剥离层表面上的超薄金属箔。超薄金属箔太薄而不能单独被处理，并且自然地比载体更薄。载体是起保护和支撑超薄金属箔的作用的金属箔(比如铜箔)。具有载体的超薄金属箔的厚度足于容易地进行处理。超薄金属箔和载体的厚度没有特别限制。例如，超薄金属箔可以具有在1μm至5μm范围内的厚度。例如，载体可以具有在18μm至35μm范围内的厚度。可以根据需要从载体上剥离超薄金属箔。
当使用具有载体的超薄金属箔时，可以按以下方式制作覆金属层压体5。具体地，在此情况下，可以在单个预浸料1的一侧或两侧上将多片具有载体的超薄金属箔彼此堆叠并且形成为所需形状。备选地，可以将多个预浸料1彼此堆叠，并且可以在预浸料1的堆叠体的一侧或两侧上将多片具有载体的超薄金属箔彼此堆叠并且形成为所需形状。在此情况下，将具有载体的超薄金属箔的超薄金属箔堆叠在预浸料1的表面上。在已经进行了堆叠和形成过程之后，将载体从超薄金属箔上剥离。超薄金属箔已经作为金属层6结合到作为预浸料1的固化产物的绝缘层41的表面上。适当地将可剥离层连同载体一起剥离，从而不使其留在超薄金属箔的表面上。然而，即使当留在那里时，可剥离层的任何碎片都是可容易地移除的。结合到绝缘层41的表面上的超薄金属箔可用作改进的半加成法(MSAP)中的晶种层(参见例如图11A)。可以通过对晶种层进行电镀过程来形成图案化导体。
任选地，可以通过以下各项中的任一种在绝缘层41上形成金属层6：物理气相沉积(PVD)法、化学气相沉积(CVD)法或液相沉积法(例如，镀覆法，比如化学镀)。以此方式形成的金属层可以用作半加成法(SAP)中的晶种层。
所形成的图案化导体(即细线图案)的宽度可以按减法、半加成法和改进的半加成法的顺序减小。之后将描述半加成法和改进的半加成法。
如可以看到的，根据本实施方案的覆金属层压体5有利于制作随着所安装的芯片2膨胀或收缩而相应地膨胀或收缩的基底3。
图8示出了作为印刷线路板的另一种示例基底3。此基底3是多层印刷线路板，其图案化导体70已经通过减法形成，并且所述多层印刷线路板具有通过累加法形成的多层结构。图案化导体70的设置在绝缘层41内部的一个元件是内部图案元件71，并且图案化导体70的设置在绝缘层41的外表面上的另一元件是外部图案元件72。这不仅在绝缘层41的厚度T小于0.2mm时，而且在绝缘层41的厚度T为0.2mm以上时均改善了基底3的耐湿热性。基底3的绝缘层41的厚度T的上限为约0.4mm。
当形成图案化导体70时，切割穿过绝缘体41的孔用于互连目的。如本文中使用的，“互连”是指使在图案化导体70的不同层中的多个元件彼此导电。那些孔中的每个都可以是穿过基底3的贯通孔，或不穿过基底3的盲孔。如图8所示，可以通过镀覆贯通孔的内表面形成通孔80，并且可以通过镀覆非贯通孔的内表面形成盲通孔9。尽管未示出，但是也可以提供埋孔(buried via hole)。每个孔都可以例如具有在0.01mm至0.20mm范围内的直径，并且例如具有在0.02mm至0.80mm范围内的深度。例如，可以通过钻孔或激光切割来切割孔。
在此情况下，将作为填料的组分(C1)和(C2)加入到绝缘层41中将减小在除污迹过程时的刻蚀深度，因为在硅烷偶联剂的脂族烷基末端的官能团是异氰酸酯基、缩水甘油基、氨基、甲基丙烯酰基或乙烯基。另外，即使在孔中留有任何树脂污迹，树脂污迹也可通过借助诸如化学孔清洁的一类除污迹过程清洁孔而进一步从孔移除。这将显著降低导电性被那些树脂污迹严重影响的可能性，由此改善导电可靠性。
此外，将作为填料的组分(C1)和(C2)加入到绝缘层41中使硅烷偶联剂的脂族烷基起着应力减轻层的作用，由此降低基底3的弹性，同时减小其热膨胀系数，并且还赋予其出色的伸长性质。这将进一步改善基底3的耐湿热性。
接下来，将描述两种可以用于形成具有盲通孔9的图案化导体的方法。这两种方法是半加成法(SAP)和改进的半加成法(MSAP)。
首先，将参照图9A-9G描述SAP。
图9A示出了绝缘层42，其内部包括内部图案元件711，并且外部具有主表面420。
首先，如图9B所示通过切割出穿过绝缘层42一半的孔来形成非贯通孔90。例如，可以通过激光切割来形成孔。激光束L的具体实例包括CO2激光束和UV-YAG激光束。非贯通孔90切开穿过绝缘层42的主表面420。非贯通孔90的底部91是内部图案元件711的表面。在正在切割孔时，产生树脂污迹49，并且其沉积在作为非贯通孔90的底部91的内部图案元件711的表面上。
接下来，为了移除树脂污迹49，如图9C所示进行除污迹过程。除污迹过程使绝缘层42的主表面420以及非贯通孔90的内侧表面92和底部91粗糙化，并且还使得能够从非贯通孔90的底部91和内侧表面92移除树脂污迹49。
之后，如图9D所示，对绝缘层42的主表面420以及非贯通孔90的底部91和内侧表面92进行化学镀过程，由此形成将会成为晶种层60的化学镀层61。
随后，如图9E所示，在绝缘层42的主表面420上形成镀敷抗蚀剂掩模43。镀敷抗蚀剂掩模43掩盖绝缘层42的主表面420的将不会被外部图案元件721覆盖的部分。
然后，如图9F所示，进行电镀过程以用镀层金属62填充未被镀敷抗蚀剂掩模43掩盖的那些部分。
之后，如图9G所示，移除镀敷抗蚀剂掩模43，并且将晶种层60的介于镀敷抗蚀剂掩模43和绝缘层42的主表面420之间的部分刻蚀掉。以此方式，形成将内部图案元件711与外部图案元件721电连接的盲通孔9。特别地，盲通孔9用镀层金属62填充，因此也称为“填充通孔(filled via)”。
在此情况下，如果绝缘层42既不含组分(C1)也不含组分(C2)作为填料，如图10B所示，在已经进行SAP之后，可以形成在内部图案元件711和化学镀层61之间留有一些树脂污迹49的填充通孔。这些树脂污迹49是甚至通过除污迹过程都无法移除的残留树脂污迹。留下这样的树脂污迹49将由于树脂污迹49而造成导电故障，因此可能影响导电可靠性。
与此相比，如果绝缘层42含有组分(C1)和(C2)两者作为填料，如图10A所示，在已经进行SAP之后，可以形成在内部图案元件711和化学镀层61之间没有树脂污迹49残留的填充通孔。也即是说，树脂污迹49通过除污迹过程可容易地移除。这将显著降低导电性被树脂污迹49严重影响的可能性，由此改善导电可靠性。注意，短语“没有树脂污迹49残留”在本文中不仅是指字面意义地完全没有树脂污迹49残留的情形，而且还指留有非常少的树脂污迹49达到几乎不影响导电可靠性的程度的情形。
接下来，将参照图11A-11G描述MSAP。
图11A示出了绝缘层42，其内部包括内部图案元件711，并且外部具有主表面420。主表面420被将会成为第一晶种层601的超薄金属箔63覆盖。
首先，如图11B所示，通过切割出穿过绝缘层42到一半以及穿过第一晶种层601的孔来形成非贯通孔90。例如，可以通过激光切割来形成孔。激光束L的具体实例包括CO2激光束和UV-YAG激光束。非贯通孔90切开穿过绝缘层42的主表面420。非贯通孔90的底部91是内部图案元件711的表面。在切割孔的同时，产生树脂污迹49，并且其沉积在作为非贯通孔90的底部91的内部图案元件711的表面上。
接下来，为了移除树脂污迹49，如图11C所示进行除污迹过程。除污迹过程使在绝缘层42的主表面420上的第一晶种层601以及非贯通孔90的内侧表面92和底部91粗糙化，并且还使得能够从非贯通孔90的底部91和内侧表面92移除树脂污迹49。
之后，如图11D所示，对在绝缘层42的主表面420上的第一晶种层601以及非贯通孔90的底部91和内侧表面92进行化学镀过程，由此形成将会成为第二晶种层602的化学镀层61。
随后，如图11E所示，在绝缘层42的主表面420上形成镀敷抗蚀剂掩模43。镀敷抗蚀剂掩模43掩盖绝缘层42的主表面420中的将不会被外部图案元件721覆盖的部分。
然后，如图11F所示，进行电镀过程以用镀层金属62填充未被镀敷抗蚀剂掩模43掩盖的那些部分。
之后，如图11G所示，移除镀敷抗蚀剂掩模43，并且将第一晶种层601和第二晶种层602的介于镀敷抗蚀剂掩模43和绝缘层42的主表面420之间的部分刻蚀掉。以此方式，形成将内部图案元件711与外部图案元件721电连接的盲通孔9。特别地，盲通孔9用镀层金属62填充，因此有时也称为“填充通孔”。
如果绝缘层42既不含组分(C1)也不含组分(C2)作为填料，如图12B所示，在已经进行MSAP之后，可以形成在内部图案元件711和化学镀层61之间留有一些树脂污迹49的填充通孔。这些树脂污迹49是甚至通过除污迹过程都无法移除的残留树脂污迹。留下这样的树脂污迹49将由于树脂污迹49而造成导电故障，因此可能影响导电可靠性。
与此相比，如果绝缘层42含有组分(C1)和(C2)两者作为填料，如图12A所示，在已经进行MSAP之后，可以形成在内部图案元件711和化学镀层61之间没有树脂污迹49残留的填充通孔。也即是说，树脂污迹49通过除污迹过程可容易地移除。这将显著降低导电被树脂污迹49严重影响的可能性，由此改善导电可靠性。注意，短语“没有树脂污迹49残留”在本文中不仅是指字面意义地完全没有树脂污迹49残留的情形，而且还指留有非常少的树脂污迹49达到几乎不影响导电可靠性的程度的情形。
[半导体封装体]
根据本实施方案的半导体封装体4基本上已经在(2.2.3)节中进行描述。具体地，半导体封装体4包括芯片2和基底3。芯片2安装在基底3上。在此情况下，半导体封装体4不是指测试半导体封装体，而是指作为多种类型的电子电路中的任一种的电子部件实际使用的半导体封装体。因此，形成半导体封装体4的一部分的芯片2也不是测试芯片比如TEG芯片。半导体封装体4的形状和尺寸没有特别限制。
图13A和13B示出了示例半导体封装体4。在图13A所示的半导体封装体4中，在芯片2和基底3之间留有间隙44。这当然是一种选择，但是如图13B所示，可以通过用底部填充树脂填充间隙44来形成底部填充树脂层45。设置底部填充树脂层45进一步减少了芯片2和基底3之间的热膨胀系数的不匹配。可以使用任何具有电绝缘性质的材料作为底部填充树脂。
在该实例中，基底3包含预浸料1的固化产物。该预浸料1满足以下关系表达式(I)。即使在所安装的芯片2由于温度变化而膨胀或收缩时，这也降低了对芯片2造成显著应力的可能性。换言之，这减少了对所安装的芯片2造成的应变。也就是说，这使基底3随着所安装的芯片2膨胀或收缩而相应地膨胀或收缩。这减少了半导体封装体4的翘曲。另外，由于不对所安装的芯片2造成显著应力，所以基底3的厚度也可减小。这有助于具有减少的翘曲的半导体封装体4的厚度减小。
例如，半导体封装体4的具体实例可以是细间距球栅阵列(FBGA)。任选地，使用半导体封装体4作为子封装体并且将多个子封装体彼此堆叠还使得能够制作诸如堆叠式封装体(PoP)的封装体。如可以看到的，本实施方案使得能够制作多种类型的封装体。在这些封装体的任一种中，使用上述合适的材料使得组分(A1)、(A2)和(B)不仅减少翘曲，而且还改善耐湿热性。也就是说，组分(A1)和(A2)提高刚性，并且组分(B)减小弹性并且减轻应力，由此普遍地减少任何类型的封装体的翘曲，而不取决于封装体的类型。另外，组分(A1)、(A2)和(B)还改善封装体的耐湿热性。
[印刷电路板]
如图14C所示，根据本实施方案的印刷电路板8包括半导体封装体4和印刷线路板7。半导体封装体4安装在印刷线路板7上。用于制作印刷电路板8的半导体封装体4在图14A中示出，并且印刷线路板7在14B中不出。
在图14A所示的半导体封装体4中，为了二次安装过程，为各个焊盘37提供了焊球39。
可以使用通用印刷线路板作为图14B所示的印刷线路板7。可以使用根据本实施方案的预浸料1来制作印刷线路板7。印刷线路板7具有第一线路表面701和第二线路表面702。第一线路表面701和第二线路表面702分别限定印刷线路板7的主表面和背表面。印刷线路板7的厚度(即，第一线路表面701和第二线路表面702之间的距离)没有特别限制。
为了二次安装过程，印刷线路板7包括多个焊盘731。多个焊盘731形成在第一线路表面701上。具体地，多个焊盘731的各个位置与在半导体封装体4上的焊球39的各个位置一一对应。
除焊盘731以外的印刷线路板7的第一线路表面701可以被图案化导体完全覆盖。在此情况下，除焊盘731以外的第一线路表面701适宜地被阻焊层361完全覆盖。设置阻焊层361不仅降低了在二次安装过程期间焊料沉积在除焊盘731以外的不期望区域上的可能性，而且保护在第一线路表面701上形成的图案化导体(未示出)免受外部环境影响。此外，阻焊层361还有助于保持在第一线路表面701上的图案化导体的各个元件之间的电绝缘，由此减少短路。任何合适的材料都可以无限制地用于阻焊层361。
印刷线路板7也可以包括在第二线路表面702上的图案化导体732。在此情况下，第二线路表面702适宜地被阻焊层381完全覆盖。设置阻焊层381保护图案化导体732免受外部环境影响。此外，阻焊层381还有助于保持图案化导体732的各个元件之间的电绝缘，由此减少短路。任何合适的材料都可以无限制地用于阻焊层381。
将半导体封装体4安装到印刷线路板7上。具体地，通过将在半导体封装体4上的焊球39经由焊接接合到在印刷线路板7上的焊盘731上，从而将半导体封装体4安装到印刷线路板7上。在此情况下，半导体封装体4的基底3作为中介层，并且印刷线路板7作为母版。
在这个实例中，使用满足上述关系表达式(I)的预浸料1作为材料来制作印刷电路板8。因此，如图15A和15B所示，在这种印刷电路板8中，整个基底3的位于芯片2周围的部分不是对抗、而是遵循芯片2的行为模式。也就是说，当芯片2膨胀或收缩时，基底3也相应地膨胀或收缩。这降低了对在芯片2和基底3之间的接合区域(即，包括凸块23的区域)造成显著应力的可能性，由此确保印刷电路板8的连接的足够可靠性。
此外，如果使用满足上述关系表达式(I)和(II)的预浸料1作为材料来制作印刷电路板8，则如图15A和15B所示，在这种印刷电路板8中，整个基底3的位于印刷线路板7周围的部分不是对抗、而是遵循印刷线路板7的行为模式。也就是说，当印刷线路板7膨胀或收缩时，基底3也相应地膨胀或收缩。这降低了对在基底3和印刷线路板7之间的接合区域(即，包括焊球39的区域)造成显著应力的可能性，由此确保印刷电路板8的连接的足够可靠性。
[概述]
如由前述示例实施方案的描述可以看到的，本公开具有以下方面。在以下描述中，仅为了阐明本公开的那些方面和上述示例实施方案之间的对应关系，为各个构成元件添加在括号中的附图标记。
根据第一方面的预浸料(1)用于制作包括芯片(2)和用于将芯片(2)安装于其上的基底(3)的半导体封装体(4)。预浸料(1)处于半固化状态。基底(3)包含预浸料(1)的固化产物。芯片(2)具有：位于基底(3)的相反侧的第一芯片表面(21)；和位于第一芯片表面(21)的相反侧的第二芯片表面(22)。预浸料(1)满足以下关系表达式(I)：
[数值表达式6]
0.9≤X2/X1≤1.0(I)
其中，X1为在将芯片(2)安装在基底(3)上之前芯片(2)的第一芯片表面(21)的热膨胀系数，并且X2为在已经将芯片(2)安装在基底(3)上之后芯片(2)的第一芯片表面(21)的热膨胀系数。
即使在所安装的芯片(2)由于温度变化而膨胀或收缩时，该配置也降低了对芯片(2)造成显著应力的可能性，由此减少半导体封装体(4)的翘曲。
在根据第二方面(其可以与第一方面结合实施)的预浸料(1)中，基底(3)具有：用于将芯片(2)安装于其上的第一基底表面(31)；和位于第一基底表面(31)的相反侧的第二基底表面(32)。预浸料(1)满足以下关系表达式(II)：
[数值表达式7]
1.05≤Y1/Y2≤2.00 (II)
其中，Y1为在将芯片(2)安装在第一基底表面(31)上之前在第二基底表面(32)上的区域(35)的热膨胀系数，在第二基底表面(32)上的区域(35)位于在第一基底表面(31)上要安装芯片(2)的区域(34)的相反侧，并且Y2为在已经将芯片(2)安装在第一基底表面(31)上之后在第二基底表面(32)上的区域(35)的热膨胀系数，在第二基底表面(32)上的区域(35)位于在第一基底表面(31)上已经安装了芯片(2)的区域(34)的相反侧。
即使在印刷电路板(8)中芯片(2)和印刷线路板(7)由于温度变化而膨胀或收缩时，该配置也确保了连接可靠性。
根据第三方面(其可以与第一或第二方面结合实施)的预浸料(1)包括：基础元件(11)；和浸渗到基础元件(11)中的树脂组合物的半固化产物(12)。
该配置提高了满足关系表达式(I)和(II)的可能性。
在根据第四方面(其可以与第三方面结合实施)的预浸料(1)中，基础元件(11)包括其中经纱(111)和纬纱(112)彼此基本上垂直地纺织的纺织物。在相对于经纱(111)或纬纱(112)形成45度倾角的方向上，预浸料(1)的固化产物具有在5％至小于30％范围内的拉伸伸长率。
该配置进一步减少了半导体封装体(4)的翘曲。
在根据第五方面(其可以与第三或第四方面结合实施)的预浸料(1)中，树脂组合物包括选自由以下各项组成的组中的至少一种树脂：环氧树脂、酚醛类树脂、酰亚胺树脂、氰酸酯树脂、丙烯酸类树脂和乙烯基酯树脂。
该配置提高了得到满足关系表达式(I)和(II)的预浸料(1)的可能性。
根据第六方面的基底(3)包含根据第一至第五方面中任一项所述的预浸料(1)的固化产物。
该配置使基底(3)随着所安装的芯片(2)膨胀或收缩而膨胀或收缩。
根据第七方面的覆金属层压体(5)包括：绝缘层(41)；和设置在绝缘层(41)的至少一个表面上的金属层(6)。绝缘层(41)包含根据第一至第五方面中任一项所述的预浸料(1)的固化产物。
该配置有利于制造随着所安装的芯片(2)膨胀或收缩而相应地膨胀或收缩的基底(3)。
根据第八方面的半导体封装体(4)包括：芯片(2)；和用于将芯片(2)安装于其上的基底(3)。基底(3)包含根据第一至第五方面中任一项所述的预浸料(1)的固化产物。
即使在所安装的芯片(2)由于温度变化而膨胀或收缩时，该配置也降低了对芯片(2)造成显著应力的可能性，由此减少半导体封装体(4)的翘曲。另外，不对所安装的芯片(2)造成显著应力还使得能够减小基底(3)的厚度，由此有助于具有减少的翘曲的半导体封装体(4)的厚度减小。
根据第九方面的印刷电路板(8)包括：根据第八方面的半导体封装体(4)；和用于将半导体封装体(4)安装于其上的印刷线路板(7)。
该配置确保了印刷电路板(8)的连接可靠性。
实施例
接下来，将通过具体实施例的方式具体地描述本公开。
<清漆组成>
组分(A1)：
·含萘骨架的环氧树脂(HPC-9500P，由DIC Corporation制造)；
·含联苯骨架的环氧树脂(NC-3000，由Nippon Kayaku Co.，Ltd.制造)；和
·含三苯基甲烷骨架的环氧树脂(EPPN-502H，由Nippon Kayaku Co.，Ltd.制造)
组分(A2)：
·含萘骨架的酚醛树脂(HPC-9500P，由DIC Corporation制造)；
·酚醛清漆树脂(TD-2090，由DIC Corporation制造)；和
·磷改性的酚醛树脂(HPC-9100，由DIC Corporation制造)
组分(B)：
·环氧改性的丙烯酸树脂(PASR-001，由Nagase ChemteX Corporation制造)
该组分具有由式(b1)、(b2)和(b3)表示的结构，在相邻碳原子之间没有不饱和键，并且具有500,000的重均分子量和0.21eq/kg的环氧值。
组分(C1)
·环氧硅烷处理的二氧化硅
该组分是用3-缩水甘油氧基丙基三甲氧基硅烷进行表面处理的球形二氧化硅(SC2500SEJ，由Admatecs制造)，并且具有0.5μm(＝500nm)的平均粒度。
组分(C2)
·甲基丙烯酰硅烷处理的二氧化硅
该组分是用3-甲基丙烯酰氧基丙基三甲氧基硅烷进行表面处理的球形二氧化硅(YA050C-MJE，由Admatecs制造)，并且具有50nm的平均粒度。
(其他树脂组分)
·苯基甲烷马来酰亚胺(BMI-2300，由Daiwa Kasei Industry Co.，Ltd.制造)
(改性剂)
·核壳型橡胶(SRK200A，由Mitsubishi Chemical Corporation制造)
其是一种核壳型改性剂，其中在特定橡胶(有机硅-丙烯酸复合橡胶)外部设置接枝层。
(固化促进剂)
·2-乙基-4-甲基咪唑(2E4MZ，由Shikoku Chemicals Corporation制造)
(溶剂)
·甲乙酮
<预浸料>
将组分(A1)、(A2)和(B)以及其他树脂组分加入到并且溶解在溶剂中以具有表1中所示的组成(质量份)。之后，将固化促进剂和改性剂加入到混合物中并且混配到一起。接下来，向其中加入组分(C1)和(C2)，并且使其分散在混合物中，以制备树脂组合物的清漆。在实施例1和2中，组分(A1)和(A2)以及组分(B)具有不表现出相容性的相分离的结构。在实施例3中，组分(A2)和组分(B)具有不表现出相容性的相分离的结构。
接下来，将树脂组合物的清漆浸渗到纺织物基材(玻璃布2116，由Nitto BosekiCo.，Ltd.制造)中，并且在130℃加热干燥5分钟达到半固化状态，由此制作厚度为100μm的预浸料。
<覆金属层压体>
将两个具有这样的结构的预浸料彼此堆叠，并且将铜箔(厚度为12μm)作为金属箔堆叠在堆叠体的两个表面中的每个上。然后，将组装体在真空中在向其施加3MPa的压力的情况下在220℃加热60分钟并且形成为所需形状，由此制作作为覆金属层压体的覆铜层压体(CCL)。覆金属层压体的绝缘层的厚度为200μm。
<基底>
通过从覆金属层压体的一个表面部分地刻蚀掉金属箔片材来限定安装区域(尺寸为15.06mm×15.06mm)，并且通过从其另一表面完全刻蚀掉金属箔片材来制作基底(尺寸为35mm×35mm)(参见图5C)。基底的具有安装区域的表面是第一基底表面，并且其另一表面是第二基底表面。安装区域位于第一基底表面的中心。安装区域被分成总计九个正方形块，即，3个块(在X轴方向上)×3个块(在Y轴方向上)。在这些块中的每个中，平行于X轴方向和Y轴方向布置多个圆形焊盘。每个块的焊盘间距为200μm。两个相邻块之间的间隔为100μm。每个焊盘的焊盘直径为120μm。每个块的焊盘数量为484(＝22×22)。
<半导体封装体>
除了基底之外，还提供了芯片(FC200SCJYLF，由Waltz Co.，Ltd.制造；尺寸：15.06mm×15.06mm)。芯片的第二芯片表面被分成九个正方形块，即，3个块(在X轴方向上)×3个块(在Y轴方向上)(参见图5B)。在这些块中的每个中，平行于X轴方向和Y轴方向布置多个凸块。每个块的凸块间距为200μm。每个凸块的凸块直径为100μm。每个块的凸块数量为484(＝22×22)。每个凸块都由SAC305制成。与第二芯片表面相反的表面是第一芯片表面。芯片的厚度为160μm。
然后，按以下方式制作半导体封装体。首先，将基底固定在玻璃板上。接下来，将熔剂涂布到在基底上的焊盘上，然后将芯片安装到其安装区域上。之后，将玻璃板放在热板上，在260℃加热五分钟，然后冷却至室温以将凸块和焊盘接合到一起。以此方式，将芯片安装到基底上。之后，将熔剂洗去并且在120℃干燥一小时。以此方式，制作半导体封装体。注意，在将芯片安装到基底上前后测量芯片的第一芯片表面的热膨胀系数和在基底的第二基底表面上的对应区域的热膨胀系数。对应区域位于安装区域的正后方。
[表1]
Figure BDA0002534219060000391
(物理性质的评价)
评价以下物理性质。结果在表2中示出。
(热膨胀系数(CTE))
使用3D加热表面形状测量工具(TherMoiré PS200，由Akrometrix Corporation制造)计算尚未安装的芯片的第一芯片表面的热膨胀系数(X1)和安装后的芯片的第一芯片表面的热膨胀系数(X2)，并且得到它们的比率(X2/X1)。以相同的方式，计算安装前后的基底的相应区域的热膨胀系数(Y1和Y2)，并且得到它们的比率(Y1/Y2)。
更具体地，对尚未安装的芯片的第一芯片表面进行以20℃/min的速率将其温度从50℃升高至260℃并且以15℃/min的速率将其温度从260℃降低至50℃的操作两次，并且通过以下等式(3)，基于关于在第二次将温度从50℃升高至220℃时的应变的数据来计算热膨胀系数(CTE)。注意，由于凸块的熔融点为217℃，因此计算出最高220℃的CTE：
[数值表达式8]
CTE＝exx(220)-exx(50)/170 (3)
exx(50)：在50℃在X轴方向上的应变
exx(220)：在220℃在X轴方向上的应变
注意，作为等式(3)的分母的数值170表示温度变化(220-50)。
以相同的方式计算安装后的芯片的第一芯片表面的热膨胀系数以及安装前后的基底的相应区域的热膨胀系数。
(半导体封装体的翘曲)
接下来，通过使用3D加热表面形状测量工具(TherMoiré PS200，由AkrometrixCorporation制造)基于阴影莫尔纹(shadow moiré)测量理论来测量半导体封装体的翘曲。半导体封装体的翘曲作为当将半导体封装体从室温(约为30℃)加热至220℃，然后冷却至25℃时的共面性的最大值和最小值之间的差得到。
(介电损耗角正切tanδ≥0.05的峰顶温度)
通过从覆金属层压体的两个表面刻蚀掉金属箔得到厚度为0.2mm的未包覆板。在相对于纺织物基材的经纱方向形成45度倾角的偏斜方向上将未包覆板切割为宽度为5mm的条带，由此得到长度为25mm的样品。在包括10mm的夹具间隔、5℃/min的升温速率和所采用的拉伸模式的条件下，使用动态力学光谱仪(DMS6100，由SII Nanotechnology Inc.制造)对此样品进行动态力学分析(DMA)。通过阅读经由该测量由此得到的介电损耗角正切(tanδ)图表来确定tanδ≥0.05的峰顶温度。
(弹性模量)
由通过测量得到的介电损耗角正切(tanδ)图表读取在25℃的弹性储能模量(E’)，并且将其作为样品的弹性模量。
(拉伸伸长率)
通过从覆金属层压体的两个表面刻蚀掉金属箔得而到厚度为0.2mm的未包覆板。在相对于纺织物基材的经纱方向形成45度倾角的偏斜方向上将未包覆板切割为宽度为5mm的条带，由此得到长度为80mm的样品。在包括60mm的标准距离和5mm/min的条件下，使用拉伸测试仪(Autograph AGS-X，由Shimadzu Corporation制造)对此样品进行拉伸试验。通过以下等式(2)，使用在拉伸试验之前的初始样品长度(L0)和在拉伸试验时样品刚要断裂之前的其长度(L)来计算拉伸伸长率：
[数值表达式9]
拉伸伸长率(％)＝{(L-L0)/L0}×100 (2)
[表2]
Figure BDA0002534219060000411
附图标记列表
1 预浸料
11 基础元件
111 经纱
112 纬纱
12 半固化产物
2 芯片
21 第一芯片表面
22 第二芯片表面
3 基底
31 第一基底表面
32 第二基底表面
4 半导体封装体
41 绝缘层
5 覆金属层压体
6 金属层
7 印刷线路板
8 印刷电路板

Claims (9)

1.一种用于制作半导体封装体的预浸料，所述半导体封装体包括芯片和被配置成将所述芯片安装于其上的基底，
所述预浸料处于半固化状态，
所述基底包含所述预浸料的固化产物，
所述芯片具有：位于所述基底的相反侧的第一芯片表面；和位于所述第一芯片表面的相反侧的第二芯片表面，
所述预浸料满足以下关系表达式(I)：
[数值表达式1]
0.9≤X2/X1≤1.0 (I)
其中，X1为在将所述芯片安装在所述基底上之前所述芯片的所述第一芯片表面的热膨胀系数，并且X2为在已经将所述芯片安装在所述基底上之后所述芯片的所述第一芯片表面的热膨胀系数。
2.权利要求1所述的预浸料，其中
所述基底具有：被配置成将所述芯片安装于其上的第一基底表面；和位于所述第一基底表面的相反侧的第二基底表面，并且
所述预浸料满足以下关系表达式(II)：
[数值表达式2]
1.05≤Y1/Y2≤2.00 (II)
其中，Y1为在将所述芯片安装在所述第一基底表面上之前在所述第二基底表面上的区域的热膨胀系数，在所述第二基底表面上的所述区域位于在所述第一基底表面上要安装所述芯片的区域的相反侧，并且Y2为在已经将所述芯片安装在所述第一基底表面上之后在所述第二基底表面上的所述区域的热膨胀系数，在所述第二基底表面上的所述区域位于在所述第一基底表面上已经安装了所述芯片的区域的相反侧。
3.权利要求1或2所述的预浸料，所述预浸料包括：
基础元件；和
浸渗到所述基础元件中的树脂组合物的半固化产物。
4.权利要求3所述的预浸料，其中
所述基础元件包括其中经纱和纬纱已经彼此基本上垂直地纺织的纺织物，并且
在相对于所述经纱或所述纬纱形成45度倾角的方向上，所述预浸料的固化产物具有在5％至小于30％范围内的拉伸伸长率。
5.权利要求3或4所述的预浸料，其中
所述树脂组合物包含选自由以下各项组成的组中的至少一种树脂：环氧树脂、酚醛类树脂、酰亚胺树脂、氰酸酯树脂、丙烯酸类树脂和乙烯基酯树脂。
6.一种包含根据权利要求1至5中任一项所述的预浸料的固化产物的基底。
7.一种覆金属层压体，所述覆金属层压体包括：
绝缘层；和
设置在所述绝缘层的至少一个表面上的金属层，
所述绝缘层包含根据权利要求1至5中任一项所述的预浸料的固化产物。
8.一种半导体封装体，所述半导体封装体包括：
芯片；和
被配置成将所述芯片安装于其上的基底，
所述基底包含根据权利要求1至5中任一项所述的预浸料的固化产物。
9.一种印刷电路板，所述印刷电路板包括：
权利要求8所述的半导体封装体；和
被配置成将所述半导体封装体安装于其上的印刷线路板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116710273A (zh) * 2020-12-25 2023-09-05 株式会社力森诺科 层叠板及布线基板的制造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3964824B1 (en) 2020-09-02 2024-02-14 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Expansion coefficient determination with deformation measurement and simulation
TW202231146A (zh) * 2021-01-25 2022-08-01 優顯科技股份有限公司 電子裝置及其製造方法
WO2022264378A1 (ja) * 2021-06-17 2022-12-22 昭和電工マテリアルズ株式会社 配線基板の製造方法及び積層板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102947929A (zh) * 2010-04-19 2013-02-27 日东电工株式会社 倒装芯片型半导体背面用膜
JP2013040270A (ja) * 2011-08-15 2013-02-28 Dic Corp 熱硬化性樹脂組成物、その硬化物、活性エステル樹脂、半導体封止材料、プリプレグ、回路基板、及びビルドアップフィルム
JP2013071940A (ja) * 2011-09-26 2013-04-22 Hitachi Chemical Co Ltd プリント配線板用プリプレグ、積層板及びプリント配線板
CN105555848A (zh) * 2013-09-24 2016-05-04 日东电工株式会社 半导体芯片密封用热固化性树脂片及半导体封装体的制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09209233A (ja) * 1996-01-29 1997-08-12 Nitto Boseki Co Ltd プリント配線基板用ガラスクロス及びプリント配線基板
KR100968278B1 (ko) * 2008-03-28 2010-07-06 삼성전기주식회사 절연시트 및 그 제조방법과 이를 이용한 인쇄회로기판 및그 제조방법
WO2013141247A1 (ja) * 2012-03-21 2013-09-26 Dic株式会社 活性エステル樹脂、熱硬化性樹脂組成物、その硬化物、半導体封止材料、プリプレグ、回路基板、及びビルドアップフィルム
JP5987261B2 (ja) * 2012-08-16 2016-09-07 Dic株式会社 硬化性樹脂組成物、硬化物、及びプリント配線基板
JP6774032B2 (ja) * 2015-07-06 2020-10-21 三菱瓦斯化学株式会社 樹脂組成物、該樹脂組成物を用いたプリプレグ又はレジンシート並びにそれらを用いた積層板及びプリント配線板
JP6828242B2 (ja) 2016-01-26 2021-02-10 昭和電工マテリアルズ株式会社 熱硬化性樹脂組成物、プリプレグ、樹脂付きフィルム、積層板及び多層プリント配線板
JP6164318B2 (ja) * 2016-03-01 2017-07-19 日立化成株式会社 プリント配線板用プリプレグ、積層板及びプリント配線板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102947929A (zh) * 2010-04-19 2013-02-27 日东电工株式会社 倒装芯片型半导体背面用膜
JP2013040270A (ja) * 2011-08-15 2013-02-28 Dic Corp 熱硬化性樹脂組成物、その硬化物、活性エステル樹脂、半導体封止材料、プリプレグ、回路基板、及びビルドアップフィルム
JP2013071940A (ja) * 2011-09-26 2013-04-22 Hitachi Chemical Co Ltd プリント配線板用プリプレグ、積層板及びプリント配線板
CN105555848A (zh) * 2013-09-24 2016-05-04 日东电工株式会社 半导体芯片密封用热固化性树脂片及半导体封装体的制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116710273A (zh) * 2020-12-25 2023-09-05 株式会社力森诺科 层叠板及布线基板的制造方法

Also Published As

Publication number Publication date
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US11234329B2 (en) 2022-01-25

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