CN111446211A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，包括衬底和多个分立于衬底上的鳍部，鳍部顶部形成有掩膜层，鳍部露出的衬底上形成有露出掩膜层顶部的介质材料层，基底包括图形稀疏区和图形密集区，图形密集区上的鳍部分布密度高于图形稀疏区中的鳍部分布密度；去除部分厚度的介质材料层，形成初始介质层，覆盖掩膜层的部分侧壁；去除掩膜层，鳍部与初始介质层围成凹槽；形成填充凹槽的填充层；采用各向同性干法刻蚀工艺刻蚀填充层和初始介质层，形成介质层，介质层露出部分高度的鳍部。本发明实施例消除了凹槽侧壁对图形密集区和图形稀疏区刻蚀速率的影响，降低了半导体结构发生差异问题的概率，优化了半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高位于图形密集区和图形稀疏区的介质层顶面的高度一致性。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括提供基底，所述基底包括衬底和多个分立于所述衬底上的鳍部，所述鳍部顶部形成有掩膜层，所述鳍部露出的衬底上形成有介质材料层，所述介质材料层露出所述掩膜层的顶部，所述基底包括图形稀疏区和图形密集区，图形密集区上的所述鳍部分布密度高于图形稀疏区中的所述鳍部分布密度；去除部分厚度的所述介质材料层，形成初始介质层，所述初始介质层覆盖所述掩膜层的部分侧壁；去除所述掩膜层，所述鳍部与所述初始介质层围成凹槽；形成填充所述凹槽的填充层；采用各向同性干法刻蚀工艺刻蚀所述填充层和初始介质层，形成介质层，所述介质层露出部分高度的所述鳍部。
可选的，形成填充所述凹槽的填充层的步骤中，所述填充层还形成在所述初始介质层上，且所述鳍部上的填充层表面和所述初始介质层上的填充层表面相齐平。
可选的，所述初始介质层上的填充层的厚度为5nm至10nm。
可选的，采用原子层沉积工艺或流动式化学气相沉积工艺形成所述填充层。
可选的，所述填充层与所述初始介质层的刻蚀选择比为0.9至1.2。
可选的，所述填充层的材料包括氧化硅、氮化硅或氮氧化硅。
可选的，形成所述填充层的步骤包括：形成填充所述凹槽且覆盖所述初始介质层的填充材料层；对所述填充材料层进行平坦化处理去除高于所述初始介质层顶面的填充材料层，形成位于所述凹槽中的填充层。
可选的，所述平坦化处理为化学机械平坦化工艺。
可选的，提供基底的步骤中，所述鳍部顶部和所述掩膜层之间还形成有衬垫氧化层；形成所述初始介质层的步骤中，所述初始介质层的顶面高出所述衬垫氧化层的顶面5nm至10nm。
可选的，所述衬垫氧化层的材料为氧化硅。
可选的，所述各向同性干法刻蚀工艺包括：certas刻蚀工艺或者SiCoNi蚀刻工艺。
可选的，所述各向同性干法刻蚀工艺为certas刻蚀工艺，所述certas刻蚀工艺的刻蚀气体为HF。
可选的，在形成介质层后，还包括：采用去离子水进行清洗处理。
可选的，所述初始介质层的材料为氧化硅。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括衬底和多个分立于所述衬底上的鳍部，所述基底包括图形密集区和图形稀疏区，且所述图形密集区上的所述鳍部多于所述图形稀疏区上的所述鳍部；初始介质层，位于所述鳍部露出的所述衬底上，且所述初始介质层的顶面高于所述鳍部顶面，所述初始介质层与所述鳍部围成凹槽；填充层，位于所述凹槽中。
可选的，所述填充层还位于所述初始介质层上，且所述鳍部上的填充层表面和所述初始介质层上的填充层表面相齐平。
可选的，所述填充层与所述初始介质层的刻蚀选择比为0.9至1.2。
可选的，所述填充层的材料包括氧化硅、氮化硅或氮氧化硅。
可选的，所述初始介质层上的所述填充层的厚度为5nm至10nm。
可选的，所述半导体结构还包括衬垫氧化层，位于所述鳍部顶部；所述凹槽由所述衬垫氧化层和所述初始介质层围成；所述初始介质层顶面高于所述衬垫氧化层顶面5nm至10nm。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供基底，所述基底包括图形稀疏区和图形密集区，因此图形密集区上的鳍部分布密度高于图形稀疏区中的鳍部分布密度；在去除所述掩膜层后，所述鳍部与初始介质层围成凹槽，因此图形密集区凹槽的数量多于图形稀疏区形成的凹槽数量；本发明实施例通过在所述凹槽内形成填充层，使所述填充层覆盖所述凹槽侧壁露出的初始介质层，因此，与在形成凹槽后，不形成填充层直接采用各向同性干法刻蚀工艺刻蚀的方法相比，各向同性干法刻蚀工艺中的刻蚀气体均只与图形密集区和图形稀疏区中初始介质层的上表面接触，消除凹槽侧壁对图形密集区和图形稀疏区刻蚀速率的影响，减了图形稀疏区和图形密集区中形成的介质层的顶面的高度差，降低了半导体结构发生差异(variability)问题的概率，优化了半导体结构的性能。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图9是本发明半导体结构的形成方法第一实施例中各步骤对应的结构示意图；
图10至图11是本发明半导体结构的形成方法第二实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图4，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底，所述基底包括衬底1、位于所述衬底1上的多个分立的鳍部2以及位于所述鳍部2上的掩膜层3；在所述掩膜层3露出的所述衬底1上形成第一介质层4，所述第一介质层4覆盖所述鳍部2的侧壁以及所述掩膜层3的侧壁；所述基底包括图形稀疏区II和图形密集区I，图形密集区I上的鳍部2分布密度高于图形稀疏区II中的鳍部2分布密度。
参考图2，去除部分厚度的所述第一介质层4，形成第二介质层5，所述第二介质层5覆盖掩膜层3的部分侧壁。
参考图3，采用湿法工艺去除所述掩膜层3，所述鳍部2与第二介质层5围成凹槽6。
参考图4，采用各向同性干法刻蚀工艺刻蚀所述第二介质层5(如图3所示)，形成第三介质层7。
因为图形密集区I上的鳍部2分布密度高于图形稀疏区II中的鳍部2分布密度，因此图形密集区I中凹槽6的数量多于图形稀疏区II中形成的凹槽6的数量，所述图形密集区I中凹槽6侧壁露出的第二介质层5面积较大，在采用各向同性干法刻蚀工艺刻蚀所述第二介质层5的过程中，刻蚀气体能够和凹槽6侧壁露出的第二介质层5反应，因此在相同面积区域上，与图形稀疏区II相比，所述图形密集区I上与刻蚀气体接触的第二介质层5面积更大，因此所述刻蚀处理对位于所述图形密集区I的第二介质层5刻蚀速率更大，所述刻蚀处理对位于所述图形密集区I第二介质层5的刻蚀量较多，从而导致最终形成的位于图形密集区I中的第三介质层7顶面低于位于图形稀疏区II中第三介质层7顶面，高度差为D，所述图形密集区I和图形稀疏区II的第三介质层7顶部的高度一致性较差，所述半导体结构发生差异问题的概率较高，形成的半导体结构性能不佳。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底和多个分立于所述衬底上的鳍部，所述鳍部顶部形成有掩膜层，所述鳍部露出的衬底上形成有介质材料层，所述介质材料层露出所述掩膜层的顶部，所述基底包括图形稀疏区和图形密集区，图形密集区上的所述鳍部分布密度高于图形稀疏区中的所述鳍部分布密度；去除部分厚度的所述介质材料层，形成初始介质层，所述初始介质层覆盖所述掩膜层的部分侧壁；去除所述掩膜层，所述鳍部与所述初始介质层围成凹槽；形成填充所述凹槽的填充层；采用各向同性干法刻蚀工艺刻蚀所述填充层和初始介质层，形成介质层，所述介质层露出部分高度的所述鳍部。
本发明实施例提供基底，所述基底包括图形稀疏区和图形密集区，因此图形密集区上的鳍部分布密度高于图形稀疏区中的鳍部分布密度；在去除所述掩膜层后，所述鳍部与初始介质层围成凹槽，因此图形密集区凹槽的数量多于图形稀疏区形成的凹槽数量；本发明实施例通过在所述凹槽内形成填充层，使所述填充层覆盖所述凹槽侧壁露出的初始介质层，因此，与在形成凹槽后，不形成填充层直接采用各向同性干法刻蚀工艺刻蚀的方法相比，各向同性干法刻蚀工艺中的刻蚀气体均只与图形密集区和图形稀疏区中初始介质层的上表面接触，消除凹槽侧壁对图形密集区和图形稀疏区刻蚀速率的影响，减了图形稀疏区和图形密集区中形成的介质层的顶面的高度差，降低了半导体结构发生差异(variability)问题的概率，优化了半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图9是本发明实施例半导体结构的形成方法第一实施例中各步骤对应的结构示意图。
参考图5，提供基底，所述基底包括衬底100和多个分立于所述衬底100上的鳍部101，所述鳍部101顶部形成有掩膜层102，所述鳍部101露出的衬底100上形成有介质材料层103，所述介质材料层103露出所述掩膜层102的顶部，所述基底包括图形稀疏区II和图形密集区I，图形密集区I上的所述鳍部101分布密度高于图形稀疏区II中的所述鳍部101分布密度。
所述衬底100用于为后续形成半导体结构提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述鳍部101用于后续提供鳍式场效应晶体管的沟道。
本实施例中，所述鳍部101与所述衬底100通过对同一半导体层进行刻蚀所得到。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部101与所述衬底100的材料相同，所述鳍部101的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所述图形密集区I为用于形成器件的器件区(未标示)，所述图形稀疏区II为位于相邻器件区之间的隔离区(未标示)，即所述隔离区上未形成有所述鳍部101。在其他实施例中，所述图形密集区和图形稀疏区上均可以形成有所述鳍部，所述图形密集区相应为形成鳍部数量较多的区域，所述图形稀疏区相应为形成鳍部数量较少的区域。
所述掩膜层102用于作为形成所述鳍部101和衬底100的刻蚀掩膜，所述掩膜层102还可以在后续工艺制程中保护所述鳍部101顶部。因此，所述掩膜层102的位置和数量与所述鳍部101相对应。
本实施例中，所述掩膜层102的材料为氮化硅。其他实施例中，所述掩膜层的材料还可以为氮化钛。
需要说明的是，本实施例中，所述掩膜层102和鳍部101之间还形成有衬垫氧化层(pad oxide)104。
所述衬垫氧化层104用于在形成所述掩膜层102时起到应力缓冲的作用，提高了所述掩膜层102和鳍部101之间的粘附性，避免掩膜层102与鳍部101上直接接触产生位错的问题。
本实施例中，所述衬垫氧化层104材料为氧化硅。
所述介质材料层103用于为后续形成介质层做准备，所述介质层用于实现相邻器件之间的电性绝缘。
本实施例中，所述介质材料层103的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述介质材料层103的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续形成的介质层用于隔离相邻器件的作用。在其他实施例中，所述介质层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
本实施例中，采用流动性化学气相沉积(Flowable Chemical Vapor Deposition,FCVD)工艺形成所述介质材料层103。流动性化学气相沉积工艺具有良好的填充能力，适用于填充高深宽比的开口，有利于降低所述介质材料层103内形成空洞等缺陷的概率，相应有利于提高后续介质层的成膜质量。
具体地，形成所述介质材料层103的步骤包括：在所述鳍部101露出的衬底100上形成初始隔离材料层(图未示)，所述初始隔离材料层覆盖所述掩膜层102顶部；采用化学机械平坦化(Chemical Mechanic Planarization，CMP)工艺，研磨去除所述掩膜层102顶部的初始隔离材料层，剩余初始隔离材料层作为所述介质材料层103。
通过采用化学机械平坦化工艺，有利于提高所述介质材料层103的顶部平坦度，相应提高了所述介质材料层103顶部的高度一致性。
本实施例中，为降低形成所述介质材料层103的工艺难度，所述介质材料层103顶部与所述掩膜层102顶部齐平。在其他实施例中，所述隔离材料层顶部还可以低于所述鳍部掩膜层顶部。
如图6所示，去除部分厚度的所述介质材料层103，形成初始介质层105，所述初始介质层105覆盖所述掩膜层102的部分侧壁。
通过刻蚀所述介质材料层103形成初始介质层105，降低了所述介质材料层103顶面的高度，避免后续刻蚀所述初始介质层105形成介质层的刻蚀时间过长。且与直接刻蚀所述介质材料层103以形成介质层的方案相比，有利于降低位于图形密集区I中介质层顶面和位于图形稀疏区II的介质层顶面的高度差，该高度差超出工艺允许范围的概率较低。通过分阶段刻蚀，在形成初始介质层105后，可以对图形密集区I和图形稀疏区II中的初始介质层105的顶面高度进行修正，使得后续刻蚀所述初始介质层105形成介质层后，位于所述图形密集区I中介质层顶面与位于图形稀疏区II中介质层顶面的高度差能够满足工艺需求。
本实施例中，通过向反应腔室内通入气体刻蚀所述介质材料层103，未通过产生等离子体刻蚀进行刻蚀，因此所述刻蚀为各向同性的干法刻蚀工艺。在其他实施例中，根据实际工艺需求，也可以通过湿法刻蚀工艺、各向异性干法刻蚀工艺、或者两种刻蚀工艺相结合的工艺进行所述刻蚀。
具体的，刻蚀所述介质材料层103形成初始介质层105采用Certas刻蚀工艺。其他实施例中，还可以采用SiCoNi刻蚀工艺。
本实施例中，Certas刻蚀工艺中采用的刻蚀气体为HF气体。所述HF气体为半导体领域中用于刻蚀氧化硅材料的常用气体，通过采用HF气体能够提高Certas刻蚀的工艺兼容性。
具体地，向反应腔室内通入HF气体和NH3气体，进行所述刻蚀。其中，NH3气体用于作为反应的催化剂，能够提高刻蚀速率，进而提高了生产制造效率。
需要说明的是，采用Certas工艺有利于降低初始介质层105顶部发生凹陷(dishing)问题的概率，且能够进一步提高所述图形密集区I和图形稀疏区II中介质材料层103刻蚀速率的均匀性。
需要说明的是，本实施例中，所述掩膜层102和鳍部101之间形成有衬垫氧化层104，所述衬垫氧化层104和介质材料层103的材料相同。因此，通过使所述初始介质层105覆盖所述掩膜层102的部分侧壁，在形成初始介质层105的过程中不易对衬垫氧化层104进行横向刻蚀从而发生底切(undercut)问题，从而不易使位于衬垫氧化层104上的掩膜层102发生倾斜或脱落的问题，进而不易使掩膜层102脱落形成的颗粒物对刻蚀的真空环境造成不良影响。
因此，形成初始介质层105后，所述初始介质层105顶面至所述衬垫氧化层104顶面的距离不宜过小，也不宜过大。如果所述初始介质层105顶面至所述衬垫氧化层104顶面的距离过小，形成所述初始介质层105的过程对所述衬垫氧化层104进行横向刻蚀的概率较大，容易增加所述掩膜层102发生倾斜或脱落问题的概率；如果所述初始介质层105顶部至所述衬垫氧化层104顶部的距离过大，则后续刻蚀所述初始介质层105形成介质层所需工艺时间较长，易导致位于图形密集区I和图形稀疏区II中的介质层的顶面的高度差超出工艺允许范围。为此，本实施例中，所述初始介质层105顶部至所述衬垫氧化层104顶部的距离为5nm至10nm。
参考图7，去除所述掩膜层102，所述鳍部101与所述初始介质层105围成凹槽106。
去除所述掩膜层102，形成由所述鳍部101与所述初始介质层105围成的凹槽106，所述凹槽106为后续形成填充所述凹槽106的填充层做准备。
具体地，采用湿法刻蚀工艺去除所述掩膜层102。湿法刻蚀工艺操作简单，工艺成本低。
本实施例中，所述掩膜层102的材料为氮化硅，因此采用磷酸溶液进行所述湿法刻蚀工艺。磷酸溶液为半导体工艺中常用于刻蚀氮化硅材料的刻蚀溶液，通过采用磷酸溶液，有利于降低工艺成本，提高工艺兼容性。
需要说明的是，所述初始介质层105覆盖所述掩膜层102的部分侧壁，去除所述掩膜层102之后，所述凹槽106露出所述衬垫氧化层104，因此本实施例中，所述初始介质层105和衬垫氧化层104围成所述凹槽106。
本实施例中，没有在刻蚀所述介质材料层103形成初始介质层105的过程中去除所述掩膜层102，单独采用一道工序去除所述掩膜层102，不易出现掩膜层102脱落的问题，进而减少因掩膜层102脱落形成的颗粒物对后续半导体制造工艺的真空环境造成的不良影响。
参考图8，形成填充所述凹槽106(如图7所示)的填充层107。
所述填充层107覆盖所述凹槽106侧壁露出的初始介质层105，从而为后续采用各向同性干法刻蚀工艺刻蚀初始介质层105做好准备。其中，与在形成凹槽后，不形成填充层直接采用各向同性干法刻蚀工艺进行刻蚀的方法相比，后续各向同性干法刻蚀工艺中的刻蚀气体均只与图形密集区I和图形稀疏区II中初始介质层105的上表面接触，消除凹槽106侧壁对图形密集区I中和图形稀疏区II中刻蚀速率的影响，缩减了后续图形稀疏区II和图形密集区I中形成的介质层的顶面的高度差，降低了半导体结构发生差异(variability)问题的概率，优化了半导体结构的性能。
本实施例中，形成所述填充层107的步骤包括：形成填充所述凹槽106且覆盖所述初始介质层105的填充材料层(图中未示出)；对所述填充材料层进行平坦化处理去除高于所述初始介质层105顶部的填充材料层，形成位于所述凹槽106中的填充层107。
通过仅保留所述凹槽106中的填充材料层作为所述填充层107，缩减了后续采用各向同性干法刻蚀工艺刻蚀所述填充层107和初始介质层105，以形成介质层的工艺时间。
本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成所述填充材料层。原子层沉积工艺具有较好的保形覆盖能力，有利于保证在形成所述填充材料层的过程中，所述填充材料层能够保形覆盖于所述凹槽106和初始介质层105，使得所述填充材料层中不易存在孔隙，且在形成所述填充材料层的过程中，随着填充材料层厚度的增加，所述凹槽106在垂直于鳍部101延伸方向的两个侧壁上的填充材料层会逐步接触，使最终形成的填充层107填充满所述凹槽106。其他实施例中，还可以采用流动式化学气相沉积工艺Flowable Chemical Vapor Deposition，FCVD)形成所述填充层。
具体的，所述平坦化处理为化学机械平坦化工艺(Chemical MechanicalPlanarization，CMP)。
本实施例中，为了后续能够在同一刻蚀步骤中刻蚀所述填充层107和初始介质层105，省去去除填充层107的步骤，以提高刻蚀效率，所述填充层107与所述初始介质层105的刻蚀选择比小于或等于1.2。
若所述填充层107的材料与所述初始介质层105的材料的刻蚀选择比过大，在后续刻蚀所述初始介质层105形成介质层后，位于所述鳍部101上的填充层107还没有被完全去除，需要单独一道工序去除位于所述鳍部101上的填充层107，不利于简化工序。若所述填充层107与所述初始介质层105的刻蚀选择比过小，在后续形成介质层的过程中，所述填充层107容易过快地被去除，出现凹槽106侧壁露出初始介质层105的问题，从而难以消除凹槽106侧壁对图形密集区I中和图形稀疏区II中刻蚀速率的影响，所述图形密集区I中的介质层的顶面仍旧容易低于所述图形稀疏区II中介质层顶面，会使得所述图形密集区I中与所述图形稀疏区II邻接的鳍部101的有效高度过小，提高了半导体结构发生差异问题的概率。为此，本实施例中，所述填充层107与所述初始介质层105的刻蚀选择比为0.9至1.2。
本实施例中，所述填充层107的材料包括氧化硅。其他实施例中，所述填充层的材料还可以包括氮化硅或氮氧化硅。
需要说明的是，前续工序中，刻蚀所述介质材料层103(如图5所示)形成初始介质层105的过程中，所述初始介质层105的顶面可能会存在凹陷的问题；所述填充材料层形成在所述凹槽106中并覆盖所述初始介质层105，在采用平坦化工艺去除高于所述初始介质层105顶面的填充材料层的过程中，会使得所述初始介质层105顶面凹陷处存留部分填充材料层，从而使后续刻蚀所述初始介质层105所形成的介质层顶面发生凹陷(dishing)的概率得到降低，进一步提高后续各向同性干法刻蚀工艺的刻蚀均匀性。
参考图9，采用各向同性干法刻蚀工艺刻蚀所述填充层107和初始介质层105，形成介质层108，所述介质层108露出部分高度的所述鳍部101。
本实施例中，所述各向同性干法刻蚀工艺包括：Certas刻蚀工艺。其他实施例中，所述各向同性干法刻蚀工艺还包括SiCoNi蚀刻工艺。
本实施例中，Certas刻蚀工艺采用的刻蚀气体为HF气体。所述HF气体为半导体领域中用于刻蚀氧化硅材料的常用气体，通过采用HF气体能够提高刻蚀工艺兼容性。
具体地，向反应腔室内通入HF气体和NH3气体，进行所述刻蚀。其中，NH3气体用于作为反应的催化剂，能够提高刻蚀速率，进而提高了生产制造效率。
本实施例中，在形成介质层108后，所述半导体结构的形成方法还包括：采用去离子水进行清洗处理。
Certas刻蚀工艺中会产生氨类化合物附着在所述鳍部101表面，所述氨类化合物和空气、以及水接触会生成对鳍部101材料有腐蚀作用的碱性物质，通过所述去离子水清洗处理，从而清洗掉所述氨类化合物，避免对鳍部101产生损伤，进而避免对半导体结构的电学性能产生不良影响。
图10至图11是本发明半导体结构的形成方法第二实施例中各步骤对应的结构示意图。
本实施例与第一实施例相同之处不再赘述，与第一实施例不同之处在于：形成的所述填充层207还形成在所述初始介质层205上。
形成填充层207的步骤包括：在所述凹槽206(如图10所示)中以及初始介质层205上形成填充层207。
本实施例中，所述鳍部201上的填充层207表面和所述初始介质层205上的填充层207表面相齐平。
与在形成凹槽206后，不形成填充层直接采用各向同性干法刻蚀工艺刻蚀的方法相比，后续各向同性干法刻蚀工艺中的刻蚀气体首先与图形密集区I中填充层207和图形稀疏区II中填充层207的上表面接触，这有利消除凹槽206侧壁对图形密集区I和图形稀疏区II刻蚀速率的影响，缩减了后续图形稀疏区II和图形密集区I中形成的介质层的顶面的高度差，降低了半导体结构发生差异问题的概率，优化了半导体结构的性能。
本实施例中，所述填充层207填充于凹槽206中且覆盖初始介质层205，相应省去了去除高于初始介质层205顶部的填充材料层的步骤，简化了工序，缩减了工艺时间。
本实施例中，采用原子层沉积工艺形成所述填充层207。原子层沉积工艺具有较好的保形覆盖能力，有利于保证在形成所述填充层207的步骤中，所述填充层207能够保形覆盖于所述凹槽206和初始介质层205上，随着填充层207厚度的增加，所述凹槽206在垂直于鳍部201延伸方向的两个侧壁上的填充层207会逐步接触，使得凹槽206被填充层207填满，最终所述鳍部201的填充层207的表面与初始介质层205上填充层207的表面近似于齐平。其他实施例中，还可以采用流动式化学气相沉积工艺(Flowable Chemical VaporDeposition，FCVD)形成所述填充层。
需要说明的是，所述初始介质层205上的填充层207不宜过厚也不宜过薄。若所述初始介质层205上的填充层207过厚会导致形成所述填充层207的工艺时间过长，相应的后续去除所述填充层207的时间过长，且造成资源浪费。若所述初始介质层205上的填充层207的厚度过薄，易出现所述凹槽206中还没有被填充层207填满的情况，或者，出现初始介质层205上的填充层207顶面高于凹槽206中的填充层207顶面的情况，在后续刻蚀所述图形密集区I和图形稀疏区II中的初始介质层205形成介质层的过程中，凹槽206侧壁易使得图形密集区I中填充层207与干法刻蚀气体接触的面积大于所述图形稀疏区II中填充层207与干法刻蚀气体接触的面积，使得图形密集区中的填充层207和初始介质层205的被刻蚀速率大于所述图形稀疏区II中的填充层207和初始介质层205的被刻蚀速率，易使得后续形成的图形密集区I中的介质层的顶面低于所述图形稀疏区II中的介质层的顶面，且易使得图形密集区I中的介质层顶面与图形稀疏区II中的介质层顶面的高度差不在工艺允许的范围内，这两种情况均会使得所述图形密集区I中与所述图形稀疏区邻接的鳍部101的有效高度过小，使得所述半导体结构发生差异问题的概率较高。本实施例中，所述初始介质层205上的填充层207的厚度为5nm至10nm。
需要说明的是，在其他实施例中，形成填充层后，还可以对所述填充层进行平坦化处理，从而进一步提高填充层的平坦度，后续采用各向同性干法刻蚀工艺刻蚀所述填充层和初始介质层，形成介质层后，所述图形密集区和图形稀疏区中介质层的高度差不易过大，降低了半导体结构发生差异(variability)问题的概率，优化了半导体结构的电学性能。
相应的，本发明实施例还提供一种半导体结构。参考图8，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底，所述基底包括衬底100和多个分立于所述衬底100上的鳍部101，所述基底包括图形密集区I和图形稀疏区II，且所述图形密集区I上的所述鳍部101多于所述图形稀疏区II上的所述鳍部101；初始介质层105，位于所述鳍部101露出的所述衬底100上，且所述初始介质层105的顶面高于所述鳍部101顶面，所述初始介质层105与所述鳍部101围成凹槽106(如图7所示)；填充层107，位于所述凹槽106中。
所述填充层107覆盖所述凹槽106侧壁露出的初始介质层105，从而为后续采用各向同性干法刻蚀工艺刻蚀初始介质层105以形成介质层提供工艺基础，与在形成凹槽后，不形成填充层直接采用各向同性干法刻蚀工艺刻蚀的方法相比，后续各向同性干法刻蚀工艺中的刻蚀气体均只与图形密集区I和图形稀疏区II中初始介质层105的上表面接触，消除凹槽106侧壁对图形密集区I中和图形稀疏区II中刻蚀速率的影响，缩减了后续图形稀疏区II和图形密集区I中形成的介质层的顶面的高度差，降低了半导体结构发生差异(variability)问题的概率，优化了半导体结构的性能。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
因此，本实施例中，所述鳍部101与所述衬底100的材料相同，所述鳍部101的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所述图形密集区I为用于形成器件的器件区(未标示)，所述图形稀疏区II为位于相邻器件区之间的隔离区(未标示)，即所述隔离区上未形成有所述鳍部101。在其他实施例中，所述图形密集区和图形稀疏区上均可以形成有所述鳍部，所述图形密集区相应为形成鳍部数量较多的区域，所述图形稀疏区相应为形成鳍部数量较少的区域。
所述半导体结构还包括衬垫氧化层104，位于所述鳍部101顶部；所述凹槽106由所述衬垫氧化层104和初始介质层105围成。
本实施例中，所述衬垫氧化层104材料为氧化硅。
所述初始介质层105用于为后续形成介质层做准备，所述介质层用于实现相邻器件之间的电性绝缘。
所述初始介质层105顶面至所述衬垫氧化层104顶面的距离不宜过小，也不宜过大。如果所述初始介质层105顶面至所述衬垫氧化层104顶面的距离过小，形成所述初始介质层105的过程对所述衬垫氧化层104进行横向刻蚀的概率较大，容易增加先前形成在所述衬垫氧化层104上的掩膜层发生倾斜或脱落问题的概率；如果所述初始介质层105顶部至所述衬垫氧化层104顶部的距离过大，则后续刻蚀所述初始介质层105形成介质层所需工艺时间较长，易导致位于图形密集区I和图形稀疏区II中的介质层的顶面的高度差超出工艺允许范围。为此，本实施例中，所述初始介质层105顶部至所述衬垫氧化层104顶部的距离为5nm至10nm。
本实施例中，所述初始介质层105的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述初始介质层105的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续形成的介质层用于隔离相邻器件的作用。在其他实施例中，所述初始介质层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
本实施例中，为了后续能够在同一刻蚀步骤中刻蚀填充层107和初始介质层105，以提高刻蚀效率，并相应省去了去除填充层107的步骤，所述填充层107与所述初始介质层105的刻蚀选择比小于或等于1.2。
若所述填充层107的材料与所述初始介质层105的材料的刻蚀选择比过大，在后续刻蚀所述初始介质层105形成介质层后，位于所述鳍部101上的填充层107还没有被完全去除，需要单独一道工序去除位于所述鳍部101上的填充层107，不利于简化工序。若所述填充层107与所述初始介质层105的刻蚀选择比过小，在后续形成介质层的过程中，所述填充层107容易过快地被去除，出现凹槽106侧壁露出初始介质层105的问题，从而难以消除凹槽106侧壁对图形密集区I中和图形稀疏区II中刻蚀速率的影响，所述图形密集区I中的介质层的顶面仍旧容易低于所述图形稀疏区II中介质层顶面，会使得所述图形密集区I中与所述图形稀疏区II邻接的鳍部101的有效高度过小，提高了半导体结构发生差异问题的概率。为此，本实施例中，所述填充层107与所述初始介质层105的刻蚀选择比为0.9至1.2。
本实施例中，所述填充层107的材料包括氧化硅。其他实施例中，所述填充层的材料还可以包括氮化硅或氮氧化硅。
参考图11，示出了本发明半导体结构另一种实施例的结构示意图。
本实施例第一实施例相同之处不再赘述，与第一实施例不同之处在于：所述填充层207还位于所述初始介质层205上。
本实施例中，所述鳍部201上的填充层207表面和所述初始介质层205上的填充层207表面相齐平。
与在形成凹槽206后，不形成填充层直接采用各向同性干法刻蚀工艺刻蚀的方法相比，后续各向同性干法刻蚀工艺中的刻蚀气体首先与图形密集区I中填充层207和图形稀疏区II中填充层207的上表面接触，这有利于消除凹槽206侧壁对图形密集区I和图形稀疏区II刻蚀速率的影响，缩减了后续图形稀疏区II和图形密集区I中形成的介质层的顶面的高度差，降低了半导体结构发生差异问题的概率，优化了半导体结构的性能。
本实施例中，所述填充层207填充于凹槽206中且覆盖初始介质层205，相应省去了去除高于初始介质层205顶部的填充材料层的步骤，简化了工序，缩减了工艺时间。
需要说明的是，所述初始介质层205上的填充层207不宜过厚也不宜过薄。若所述初始介质层205上的填充层207过厚，会导致形成所述填充层207的工艺时间过长，相应的后续去除所述填充层207的时间过长，且造成资源浪费。若所述初始介质层205上的填充层207的厚度过薄，易出现所述凹槽206还没有被填充层207填满的情况，或者，出现初始介质层205上的填充层207顶面高于凹槽206中的填充层207顶面的情况，在后续刻蚀所述图形密集区I和图形稀疏区II中的初始介质层205形成介质层的过程中，图形密集区I与干法刻蚀气体接触的面积大于所述图形稀疏区II与干法刻蚀气体接触的面积，易使得图形密集区I中的介质层的顶面低于所述图形稀疏区II中的介质层的顶面，且易使得图形密集区I中的介质层顶面与图形稀疏区II中的介质层顶面的高度差不在工艺允许的范围内，这两种情况均会使得所述图形密集区I中与所述图形稀疏区II邻接的鳍部201的有效高度过小，使得所述半导体结构发生差异问题的概率较高。本实施例中，所述初始介质层205上的填充层207的厚度为5nm至10nm。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底和多个分立于所述衬底上的鳍部，所述鳍部顶部形成有掩膜层，所述鳍部露出的衬底上形成有介质材料层，所述介质材料层露出所述掩膜层的顶部，所述基底包括图形稀疏区和图形密集区，图形密集区上的所述鳍部分布密度高于图形稀疏区中的所述鳍部分布密度；
去除部分厚度的所述介质材料层，形成初始介质层，所述初始介质层覆盖所述掩膜层的部分侧壁；
去除所述掩膜层，所述鳍部与所述初始介质层围成凹槽；
形成填充所述凹槽的填充层；
采用各向同性干法刻蚀工艺刻蚀所述填充层和初始介质层，形成介质层，所述介质层露出部分高度的所述鳍部。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成填充所述凹槽的填充层的步骤中，所述填充层还形成在所述初始介质层上，且所述鳍部上的填充层表面和所述初始介质层上的填充层表面相齐平。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述初始介质层上的填充层的厚度为5nm至10nm。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或流动式化学气相沉积工艺形成所述填充层。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述填充层与所述初始介质层的刻蚀选择比为0.9至1.2。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述填充层的材料包括氧化硅、氮化硅或氮氧化硅。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述填充层的步骤包括：形成填充所述凹槽且覆盖所述初始介质层的填充材料层；对所述填充材料层进行平坦化处理去除高于所述初始介质层顶面的填充材料层，形成位于所述凹槽中的填充层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述平坦化处理为化学机械平坦化工艺。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述鳍部顶部和所述掩膜层之间还形成有衬垫氧化层；
形成所述初始介质层的步骤中，所述初始介质层的顶面高出所述衬垫氧化层的顶面5nm至10nm。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述衬垫氧化层的材料为氧化硅。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述各向同性干法刻蚀工艺包括：certas刻蚀工艺或者SiCoNi蚀刻工艺。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述各向同性干法刻蚀工艺为certas刻蚀工艺，所述certas刻蚀工艺的刻蚀气体为HF。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成介质层后，还包括：采用去离子水进行清洗处理。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始介质层的材料为氧化硅。
15.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底和多个分立于所述衬底上的鳍部，所述基底包括图形密集区和图形稀疏区，且所述图形密集区上的所述鳍部多于所述图形稀疏区上的所述鳍部；
初始介质层，位于所述鳍部露出的所述衬底上，且所述初始介质层的顶面高于所述鳍部顶面，所述初始介质层与所述鳍部围成凹槽；
填充层，位于所述凹槽中。
16.如权利要求15所述的半导体结构，其特征在于，所述填充层还位于所述初始介质层上，且所述鳍部上的填充层表面和所述初始介质层上的填充层表面相齐平。
17.如权利要求15所述的半导体结构，其特征在于，所述填充层与所述初始介质层的刻蚀选择比为0.9至1.2。
18.如权利要求17所述的半导体结构，其特征在于，所述填充层的材料包括氧化硅、氮化硅或氮氧化硅。
19.如权利要求16所述的半导体结构，其特征在于，所述初始介质层上的所述填充层的厚度为5nm至10nm。
20.如权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括衬垫氧化层，位于所述鳍部顶部；
所述凹槽由所述衬垫氧化层和所述初始介质层围成；
所述初始介质层顶面高于所述衬垫氧化层顶面5nm至10nm。
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