CN111443568A - 筛选源漏极是否包边的多晶硅层图形及opc修正方法 - Google Patents

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CN111443568A CN202010195976.4A CN202010195976A CN111443568A CN 111443568 A CN111443568 A CN 111443568A CN 202010195976 A CN202010195976 A CN 202010195976A CN 111443568 A CN111443568 A CN 111443568A
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Abstract

本发明涉及一种筛选源漏极是否包边的多晶硅层图形及OPC修正方法，涉及半导体制造技术，通过对半导体器件的版图进行版图逻辑运算，进而选出源漏极包边的多晶硅层图形及源漏极不包边的多晶硅层图形,而对由源漏极包边的多晶硅层图形形成的栅极图形和由源漏极不包边的多晶硅层图形形成的栅极图形分别赋予OPC修正值以进行OPC修正，以使源漏极不包边的多晶硅层图形形成的栅极图形与源漏极包边的多晶硅层图形形成的栅极图形的Idsat比率(ratio)相匹配，而优化Idsat比率，提高MBIST窗口，以满足半导体器件的电学性能需求，提高产品性能。

Description

筛选源漏极是否包边的多晶硅层图形及OPC修正方法
技术领域
本发明涉及半导体制造技术，尤其涉及一种筛选源漏极是否包边的多晶硅层图形及OPC修正方法。
背景技术
在半导体制造技术中，内建自测试技术(MBIST)是芯片中测良率(CP)的一个重要指标。对于一个半导体器件来说，当半导体器件的饱和源-漏电流(Idsat)偏慢时，MBISTyield偏高，当半导体器件的慢到5％之后，MBIST yield急剧偏高，业界推测是由于半导体器件的源漏极不包边的多晶硅层图形形成的栅极图形(untuck poly)与源漏极包边的的多晶硅层图形形成栅极图形(tuck poly)的Idsat比率(ratio)偏低，驱动能力不足，影响MBIST窗口(window)，进而影响CP良率。
发明内容
本发明提供的一种OPC修正方法，包括：S1：提供一半导体器件的版图，所述版图包括多个有源区及多个多晶硅区，多晶硅区域与有源区重叠的部分构成栅极图形，并有源区上位于栅极图形两侧的部分分别为半导体器件的源极区域和漏极区域；S2：对半导体器件的版图进行版图逻辑运算，进而选出源漏极包边的多晶硅层图形及源漏极不包边的多晶硅层图形，其中源漏极包边的多晶硅层图形为由该多晶硅层图形组成的栅极图形在位于该栅极图形两侧的源漏侧的全部区域均与位于同一有源区上的其它栅极图形的多晶硅层图形相邻，则该栅极图形的多晶硅层图形为源漏极包边的多晶硅层图形，否则为源漏极不包边的多晶硅层图形；以及S3：对由源漏极包边的多晶硅层图形形成的栅极图形和由源漏极不包边的多晶硅层图形形成的栅极图形分别赋予OPC修正值以进行OPC修正。
更进一步的，通过对由源漏极包边的多晶硅层图形形成的栅极图形和由源漏极不包边的多晶硅层图形形成的栅极图形分别赋予OPC修正值以进行OPC修正，以使源漏极不包边的多晶硅层图形形成的栅极图形与源漏极包边的多晶硅层图形形成的栅极图形的Idsat比率相匹配。
更进一步的，在步骤S3中，对由源漏极包边的多晶硅层图形形成的栅极图形赋予的OPC修正值与对由源漏极不包边的多晶硅层图形形成的栅极图形赋予的OPC修正值不相等。
更进一步的，所述半导体器件包括PMOS器件，所述栅极图形为PMOS器件的栅极图形，PMOS器件的栅极图形的多晶硅层图形包括源漏极包边的多晶硅层图形和源漏极不包边的多晶硅层图形。
更进一步的，所述半导体器件包括NMOS器件，所述栅极图形为NMOS器件的栅极图形，NMOS器件的栅极图形的多晶硅层图形包括源漏极包边的多晶硅层图形和源漏极不包边的多晶硅层图形。
更进一步的，步骤S2还包括：步骤1：对半导体器件的版图进行版图逻辑运算选出需要修正的多晶硅层图形与有源区组成的栅极图形；步骤2：对选出的栅极图形的位于源漏侧的边进行多边形化处理，进而得到分别位于源漏侧的多边化图形，并所述多边化图形覆盖相邻两栅极图形之间的区域；步骤3：判断多边化图形范围内是否均为有源区，若一栅极图形的位于源漏侧的多边化图形范围内均为有源区且该多边形图形包含整根该源漏侧的边，则该栅极图形的多晶硅层图形为包括源漏极包边的多晶硅层图形，若一栅极图形的位于源漏侧的多边化图形范围内不均为有源区或该多边形图形不包含整根该源漏侧的边，则该栅极图形的多晶硅层图形为包括源漏极不包边的多晶硅层图形，进而得到源漏极包边的多晶硅层图形形成的栅极图形和进而得到源漏极不包边的多晶硅层图形形成的栅极图形。
更进一步的，所述多边形化处理为矩形化处理。
更进一步的，所述矩形化处理为将栅极图形的位于源漏侧的边向栅极图形相反的反向延伸相邻两栅极图形之间的距离，以使多边化图形覆盖相邻两栅极图形之间的区域。
更进一步的，步骤3还包括：选出多边化图形范围内不是为有源区的部分，因而选出该部分对应的多晶硅图形的边，而选出源漏极不包边的多晶硅层图形的边，进而选出整根源漏极不包边的多晶硅层图形。
更进一步的，在步骤1和步骤2之间还包括选出源极区域和漏极区域。
更进一步的，在步骤2中还包括首先在步骤1选出的栅极图形的基础上选出特定间距的栅极图形。
更进一步的，步骤3还包括选出源漏极包边的多晶硅层图形形成的栅极图形中的特定宽度的栅极图形而构成由源漏极包边的多晶硅层图形形成的栅极图形。
本发明还提供一种筛选源漏极是否包边的多晶硅层图形的方法，包括：S1：提供一半导体器件的版图，所述版图包括多个有源区及多个多晶硅区，多晶硅区域与有源区重叠的部分构成栅极图形，并有源区上位于栅极图形两侧的部分分别为半导体器件的源极区域和漏极区域；S2：对半导体器件的版图进行版图逻辑运算选出需要修正的多晶硅层图形与有源区组成的栅极图形；S3：对选出的栅极图形的位于源漏侧的边进行多边形化处理，进而得到分别位于源漏侧的多边化图形，并所述多边化图形覆盖相邻两栅极图形之间的区域；以及S4：判断多边化图形范围内是否均为有源区，若一栅极图形的位于源漏侧的多边化图形范围内均为有源区且该多边形图形包含整根该源漏侧的边，则该栅极图形的多晶硅层图形为包括源漏极包边的多晶硅层图形，若一栅极图形的位于源漏侧的多边化图形范围内不均为有源区或该多边形图形不包含整根该源漏侧的边，则该栅极图形的多晶硅层图形为包括源漏极不包边的多晶硅层图形。
更进一步的，步骤S3中的多边形化处理为矩形化处理，其将栅极图形的位于源漏侧的边向栅极图形相反的反向延伸相邻两栅极图形之间的距离，以使多边化图形覆盖相邻两栅极图形之间的区域。
更进一步的，步骤S4还包括：选出多边化图形范围内不是为有源区的部分，因而选出该部分对应的多晶硅图形的边，而选出源漏极不包边的多晶硅层图形的边，进而选出整根源漏极不包边的多晶硅层图形。
更进一步的，在步骤1和步骤2之间还包括选出源极区域和漏极区域。
更进一步的，在步骤S3中还包括首先在步骤S2选出的栅极图形的基础上选出特定间距的栅极图形。
更进一步的，所述特定间距的范围为80nm至120nm。
更进一步的，所述特定间距为90nm。
更进一步的，步骤S4还包括选出源漏极包边的多晶硅层图形形成的栅极图形中的特定宽度的栅极图形而构成由源漏极包边的多晶硅层图形形成的栅极图形。
更进一步的，所述特定宽度的范围为20nm至50nm。
更进一步的，所述特定宽度为27nm。
本发明提供的筛选源漏极是否包边的多晶硅层图形及OPC修正方法，通过对半导体器件的版图进行版图逻辑运算，进而选出源漏极包边的多晶硅层图形及源漏极不包边的多晶硅层图形,而对由源漏极包边的多晶硅层图形形成的栅极图形和由源漏极不包边的多晶硅层图形形成的栅极图形分别赋予OPC修正值以进行OPC修正，以使源漏极不包边的多晶硅层图形形成的栅极图形与源漏极包边的多晶硅层图形形成的栅极图形的Idsat比率(ratio)相匹配，而优化Idsat比率，提高MBIST窗口，以满足半导体器件的电学性能需求，提高产品性能。
附图说明
图1为典型的半导体器件的版图示意图。
图2至图4为半导体器件版图中几种常见结构示意图。
图中主要元件附图标记说明如下：
100、有源区；120、多晶硅区；131、源极区域；132、漏极区域；121、122、123、124、125、126、栅极图形。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1至图4，图1为典型的半导体器件的版图示意图，图2至图4为半导体器件版图中几种常见结构示意图。如图1至图4所示，半导体器件版图包括多个有源区100及多个多晶硅区120，多晶硅区与有源区重叠的部分构成栅极区域而形成栅极图形，并有源区100上的位于栅极图形两侧的部分分别为半导体器件的源极区域131和漏极区域132。其中，如2至图4所示，有些栅极图形的多晶硅层图形位于该栅极图形两侧的源漏侧的全部区域均与位于同一有源区上的其它栅极图形的多晶硅层图形相邻，则该栅极图形的多晶硅层图形为源漏极包边的多晶硅层图形，否则为源漏极不包边的多晶硅层图形。
具体的，请参阅图2，对于矩形的有源区100，栅极图形121的多晶硅层图形位于该栅极图形121左侧的源极区域131侧的全部区域与位于同一有源区100上的栅极图形124的多晶硅层图形相邻，并栅极图形121的多晶硅层图形位于该栅极图形121右侧的漏极区域132侧的全部区域与位于同一有源区100上的栅极图形125的多晶硅层图形相邻，也即栅极图形121的多晶硅层图形位于该栅极图形121两侧的源漏侧的全部区域均与位于同一有源区上的其它栅极图形的多晶硅层图形相邻，则栅极图形121的多晶硅层图形为源漏极包边的多晶硅层图形。而栅极图形122的多晶硅层图形位于该栅极图形122右侧的漏极区域侧的全部区域与位于同一有源区100上的栅极图形126的多晶硅层图形相邻，而其左侧的源极区域侧的全部区域不与位于同一有源区100上的栅极图形的多晶硅层图形相邻，因此其为源漏极不包边的多晶硅层图形。同理，栅极图形123的多晶硅层图形位于该栅极图形123左侧的源极区域侧的全部区域与位于同一有源区100上的栅极图形125的多晶硅层图形相邻，而其右侧的漏极区域侧的全部区域不与位于同一有源区100上的栅极图形的多晶硅层图形相邻，因此其为源漏极不包边的多晶硅层图形。具体的，请参阅图3和图4，与图2中的栅极图形122的多晶硅层图形相似，图3中的栅极图形127的多晶硅层图形和图4中的栅极图形134的多晶硅层图形亦为源漏极不包边的多晶硅层图形，与图2中的栅极图形123的多晶硅层图形相似，图3中的栅极图形128的多晶硅层图形和图4中的栅极图形131的多晶硅层图形亦为源漏极不包边的多晶硅层图形。并图3中的栅极图形129的多晶硅层图形位于该栅极图形两侧的源漏侧的全部区域均没有与位于同一有源区上的其它栅极图形的多晶硅层图形相邻，则栅极图形129的多晶硅层图形为源漏极不包边的多晶硅层图形。同理，图3中的栅极图形130的多晶硅层图形亦为源漏极不包边的多晶硅层图形。与图2中的栅极图形125的多晶硅层图形相似，图4中的栅极图形132的多晶硅层图形为源漏极包边的多晶硅层图形。另图4中的栅极图形133的多晶硅层图形右侧的漏极区域侧的全部区域与位于同一有源区100上的栅极图形132的多晶硅层图形相邻，而其左侧的源极区域侧的第一部分区域1331不与位于同一有源区100上的栅极图形的多晶硅层图形相邻，其左侧的源极区域侧的第二部分区域1332与位于同一有源区100上的栅极图形134的多晶硅层图形相邻，也即其左侧的源极区域侧的全部区域不与位于同一有源区100上的栅极图形的多晶硅层图形相邻，因此栅极图形133的多晶硅层图形为源漏极不包边的多晶硅层图形。通常图4中的有源区称为L型有源区，图2和图3中的有源区称为矩形有源区。
如上所述，由于半导体器件中存在源漏极包边的多晶硅层图形和源漏极不包边的多晶硅层图形，且由于半导体器件的源漏极不包边的多晶硅层图形形成的栅极图形(untuck poly)与源漏极包边的多晶硅层图形形成的栅极图形(tuck poly)的Idsat比率(ratio)偏低，驱动能力不足，进而了影响MBIST窗口(window)，进而影响CP良率。
为了提高MBIST窗口，优化Idsat比率，以满足半导体器件的电学性能需求，提高产品性能。在本发明一实施例中，提供一种光学临近效应修正方法，其对源漏极不包边的的多晶硅层图形形成的栅极图形(untuck poly)和源漏极包边的多晶硅层图形形成的栅极图形(tuck poly)进行分别修正。本发明一实施例的光学临近效应(OPC)修正方法包括：
S1：提供一半导体器件的版图，所述版图包括多个有源区及多个多晶硅区，多晶硅区域与有源区重叠的部分构成栅极图形，并有源区上位于栅极图形两侧的部分分别为半导体器件的源极区域和漏极区域；如图1至图4所示。
S2：对半导体器件的版图进行版图逻辑运算，进而选出源漏极包边的多晶硅层图形及源漏极不包边的多晶硅层图形，其中源漏极包边的多晶硅层图形为由该多晶硅层图形组成的栅极图形在位于该栅极图形两侧的源漏侧的全部区域均与位于同一有源区上的其它栅极图形的多晶硅层图形相邻，则该栅极图形的多晶硅层图形为源漏极包边的多晶硅层图形，否则为源漏极不包边的多晶硅层图形；如图2中的栅极图形122和123、如图3中的栅极图形127、128、129和130以及如图4中的栅极图形131、133和134的多晶硅层图形为源漏极不包边的多晶硅层图形，其它为源漏极包边的多晶硅层图形。
S3：对由源漏极包边的多晶硅层图形形成的栅极图形和由源漏极不包边的多晶硅层图形形成的栅极图形分别赋予OPC修正值以进行OPC修正。
通过对由源漏极包边的多晶硅层图形形成的栅极图形和由源漏极不包边的多晶硅层图形形成的栅极图形分别赋予OPC修正值以进行OPC修正，以使源漏极不包边的多晶硅层图形形成的栅极图形与源漏极包边的多晶硅层图形形成的栅极图形的Idsat比率(ratio)相匹配，而优化Idsat比率，提高MBIST窗口，以满足半导体器件的电学性能需求，提高产品性能。
在本发明一实施例中，对由源漏极包边的多晶硅层图形形成的栅极图形赋予的OPC修正值与对由源漏极不包边的多晶硅层图形形成的栅极图形赋予的OPC修正值相等。
更优的，对由源漏极包边的多晶硅层图形形成的栅极图形赋予的OPC修正值与对由源漏极不包边的多晶硅层图形形成的栅极图形赋予的OPC修正值不相等。如，对源漏极包边的多晶硅层图形形成的栅极图形进行修正，对选出的栅极图形的位于源漏侧的边分别向内移1nm以对栅极图形做缩小处理。如，对源漏极不包边的多晶硅层图形形成的栅极图形进行修正，对选出的栅极图形的位于源漏侧的边分别向内移1.2nm以对栅极图形做缩小处理。也即其赋予不同的修正值。
在本发明一实施例中，所述半导体器件包括PMOS器件，所述栅极图形为PMOS器件的栅极图形，PMOS器件的栅极图形的多晶硅层图形包括源漏极包边的多晶硅层图形和源漏极不包边的多晶硅层图形。
在本发明一实施例中，所述半导体器件包括NMOS器件，所述栅极图形为NMOS器件的栅极图形，NMOS器件的栅极图形的多晶硅层图形包括源漏极包边的多晶硅层图形和源漏极不包边的多晶硅层图形。
更具体的，在本发明一实施例中，上述步骤S2具体包括：
步骤1：对半导体器件的版图进行版图逻辑运算选出需要修正的多晶硅层图形与有源区组成的栅极图形；具体的，在本发明一实施例中，所述栅极图形为有源区和需要修正的多晶硅层相重叠的部分。如图2至图4所示的各栅极图形。
步骤2：对选出的栅极图形的位于源漏侧的边进行多边形化处理，进而得到分别位于源漏侧的多边化图形，并所述多边化图形覆盖相邻两栅极图形之间的区域；
具体的，在本发明一实施例中，多边形化处理为矩形化处理，则所述多边化图形为矩形，具体的为将栅极图形的位于源漏侧的边向栅极图形相反的反向延伸相邻两栅极图形之间的距离，以使多边化图形覆盖相邻两栅极图形之间的区域。
步骤3：判断多边化图形范围内是否均为有源区，若一栅极图形的位于源漏侧的多边化图形范围内均为有源区且该多边形图形包含整根该源漏侧的边，则该栅极图形的多晶硅层图形为包括源漏极包边的多晶硅层图形，若一栅极图形的位于源漏侧的多边化图形范围内不均为有源区或该多边形图形不包含整根该源漏侧的边，则该栅极图形的多晶硅层图形为包括源漏极不包边的多晶硅层图形，进而得到源漏极包边的多晶硅层图形形成的栅极图形和进而得到源漏极不包边的多晶硅层图形形成的栅极图形。
具体的，在本法一实施例中，步骤3还包括：选出多边化图形范围内不是为有源区的部分，因而选出该部分对应的多晶硅图形的边，而选出源漏极不包边的多晶硅层图形的边，进而选出整根源漏极不包边的多晶硅层图形。对于如图4所示的L型有源区内的源漏极不包边的多晶硅层图形形成的栅极图形133，栅极图形133的第一部分区域1331的位于源侧的边多边化处理后的多边化图形范围内包括部分不是有源区的部分，首先选出该不是有源区的部分对应的多晶硅图形的边，进而选出源漏极不包边的多晶硅层图形的边，进而选出整根源漏极不包边的多晶硅层图。对于如图3所示的矩形有源区内的源漏极不包边的多晶硅层图形形成的栅极图形127，栅极图形127的位于源侧的边多边化处理后的多边化图形范围内包括部分不是有源区的部分，选出栅极图形127的源侧的多晶硅图形的边，而选出单边为源漏极不包边的多晶硅层图形。对于源漏极不包边的多晶硅层图形形成的栅极图形129，栅极图形129的位于源侧和漏侧的边多边化处理后的多边化图形范围内均包括部分不是有源区的部分，选出栅极图形129的源侧和漏侧的多晶硅图形的边，而选出双边为源漏极不包边的多晶硅层图形。进而选出所有源漏极不包边的多晶硅层。
具体的，在本发明一实施例中，在步骤1和步骤2之间还包括选出源极区域(source)和漏极区域(drain)，即有源区中去掉多晶硅层图形的部分。
具体的，在本发明一实施例中，在步骤2中还首先包括在步骤1选出的栅极图形的基础上选出特定间距的栅极图形。具体的，在本发明一实施例中，所述特定间距的范围为80nm至120nm。具体的，在本发明一实施例中，所述特定间距为90nm。通过多次试验发现，该特定间距的栅极图形使用本发明效果尤为明显。
具体的，在本发明一实施例中，步骤3还包括选出源漏极包边的多晶硅层图形形成的栅极图形中的特定宽度的栅极图形而构成由源漏极包边的多晶硅层图形形成的栅极图形。具体的，在本发明一实施例中，所述特定宽度的范围为20nm至50nm。具体的，在本发明一实施例中，所述特定宽度为27nm。
如此，通过对半导体器件的版图进行版图逻辑运算，进而选出源漏极包边的多晶硅层图形及源漏极不包边的多晶硅层图形,而对由源漏极包边的多晶硅层图形形成的栅极图形和由源漏极不包边的多晶硅层图形形成的栅极图形分别赋予OPC修正值以进行OPC修正，以使源漏极不包边的多晶硅层图形形成的栅极图形与源漏极包边的多晶硅层图形形成的栅极图形的Idsat比率(ratio)相匹配，而优化Idsat比率，提高MBIST窗口，以满足半导体器件的电学性能需求，提高产品性能。
具体的，在本发明一实施例中，还提供一种筛选源漏极是否包边的多晶硅层图形的方法的方法，该方法包括：S1：提供一半导体器件的版图，所述版图包括多个有源区及多个多晶硅区，多晶硅区域与有源区重叠的部分构成栅极图形，并有源区上位于栅极图形两侧的部分分别为半导体器件的源极区域和漏极区域；S2：对半导体器件的版图进行版图逻辑运算选出需要修正的多晶硅层图形与有源区组成的栅极图形；S3：对选出的栅极图形的位于源漏侧的边进行多边形化处理，进而得到分别位于源漏侧的多边化图形，并所述多边化图形覆盖相邻两栅极图形之间的区域；以及S4：判断多边化图形范围内是否均为有源区，若一栅极图形的位于源漏侧的多边化图形范围内均为有源区且该多边形图形包含整根该源漏侧的边，则该栅极图形的多晶硅层图形为包括源漏极包边的多晶硅层图形，若一栅极图形的位于源漏侧的多边化图形范围内不均为有源区或该多边形图形不包含整根该源漏侧的边，则该栅极图形的多晶硅层图形为包括源漏极不包边的多晶硅层图形。
具体的，在本发明一实施例中，步骤S3中的多边形化处理为矩形化处理，则所述多边化图形为矩形，具体的为将栅极图形的位于源漏侧的边向栅极图形相反的反向延伸相邻两栅极图形之间的距离，以使多边化图形覆盖相邻两栅极图形之间的区域。
具体的，在本法一实施例中，步骤S4还包括：选出多边化图形范围内不是为有源区的部分，因而选出该部分对应的多晶硅图形的边，而选出源漏极不包边的多晶硅层图形的边，进而选出整根源漏极不包边的多晶硅层图形。
具体的，在本发明一实施例中，在步骤1和步骤2之间还包括选出源极区域(source)和漏极区域(drain)，即有源区中去掉多晶硅层图形的部分。
具体的，在本发明一实施例中，在步骤S3中还包括首先在步骤S2选出的栅极图形的基础上选出特定间距的栅极图形。具体的，在本发明一实施例中，所述特定间距的范围为80nm至120nm。具体的，在本发明一实施例中，所述特定间距为90nm。
具体的，在本发明一实施例中，步骤S4还包括选出源漏极包边的多晶硅层图形形成的栅极图形中的特定宽度的栅极图形而构成由源漏极包边的多晶硅层图形形成的栅极图形。具体的，在本发明一实施例中，所述特定宽度的范围为20nm至50nm。具体的，在本发明一实施例中，所述特定宽度为27nm。
综上所述，通过对半导体器件的版图进行版图逻辑运算，进而选出源漏极包边的多晶硅层图形及源漏极不包边的多晶硅层图形,而对由源漏极包边的多晶硅层图形形成的栅极图形和由源漏极不包边的多晶硅层图形形成的栅极图形分别赋予OPC修正值以进行OPC修正，以使源漏极不包边的多晶硅层图形形成的栅极图形与源漏极包边的多晶硅层图形形成的栅极图形的Idsat比率(ratio)相匹配，而优化Idsat比率，提高MBIST窗口，以满足半导体器件的电学性能需求，提高产品性能。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (22)

1.一种OPC修正方法，其特征在于，包括：
S1：提供一半导体器件的版图，所述版图包括多个有源区及多个多晶硅区，多晶硅区域与有源区重叠的部分构成栅极图形，并有源区上位于栅极图形两侧的部分分别为半导体器件的源极区域和漏极区域；
S2：对半导体器件的版图进行版图逻辑运算，进而选出源漏极包边的多晶硅层图形及源漏极不包边的多晶硅层图形，其中源漏极包边的多晶硅层图形为由该多晶硅层图形组成的栅极图形在位于该栅极图形两侧的源漏侧的全部区域均与位于同一有源区上的其它栅极图形的多晶硅层图形相邻，则该栅极图形的多晶硅层图形为源漏极包边的多晶硅层图形，否则为源漏极不包边的多晶硅层图形；以及
S3：对由源漏极包边的多晶硅层图形形成的栅极图形和由源漏极不包边的多晶硅层图形形成的栅极图形分别赋予OPC修正值以进行OPC修正。
2.根据权利要求1所述的OPC修正方法，其特征在于，通过对由源漏极包边的多晶硅层图形形成的栅极图形和由源漏极不包边的多晶硅层图形形成的栅极图形分别赋予OPC修正值以进行OPC修正，以使源漏极不包边的多晶硅层图形形成的栅极图形与源漏极包边的多晶硅层图形形成的栅极图形的Idsat比率相匹配。
3.根据权利要求1所述的OPC修正方法，其特征在于，在步骤S3中，对由源漏极包边的多晶硅层图形形成的栅极图形赋予的OPC修正值与对由源漏极不包边的多晶硅层图形形成的栅极图形赋予的OPC修正值不相等。
4.根据权利要求1所述的OPC修正方法，其特征在于，所述半导体器件包括PMOS器件，所述栅极图形为PMOS器件的栅极图形，PMOS器件的栅极图形的多晶硅层图形包括源漏极包边的多晶硅层图形和源漏极不包边的多晶硅层图形。
5.根据权利要求1所述的OPC修正方法，其特征在于，所述半导体器件包括NMOS器件，所述栅极图形为NMOS器件的栅极图形，NMOS器件的栅极图形的多晶硅层图形包括源漏极包边的多晶硅层图形和源漏极不包边的多晶硅层图形。
6.根据权利要求1所述的OPC修正方法，其特征在于，步骤S2还包括：
步骤1：对半导体器件的版图进行版图逻辑运算选出需要修正的多晶硅层图形与有源区组成的栅极图形；
步骤2：对选出的栅极图形的位于源漏侧的边进行多边形化处理，进而得到分别位于源漏侧的多边化图形，并所述多边化图形覆盖相邻两栅极图形之间的区域；
步骤3：判断多边化图形范围内是否均为有源区，若一栅极图形的位于源漏侧的多边化图形范围内均为有源区且该多边形图形包含整根该源漏侧的边，则该栅极图形的多晶硅层图形为包括源漏极包边的多晶硅层图形，若一栅极图形的位于源漏侧的多边化图形范围内不均为有源区或该多边形图形不包含整根该源漏侧的边，则该栅极图形的多晶硅层图形为包括源漏极不包边的多晶硅层图形，进而得到源漏极包边的多晶硅层图形形成的栅极图形和进而得到源漏极不包边的多晶硅层图形形成的栅极图形。
7.根据权利要求6所述的OPC修正方法，其特征在于，所述多边形化处理为矩形化处理。
8.根据权利要求7所述的OPC修正方法，其特征在于，所述矩形化处理为将栅极图形的位于源漏侧的边向栅极图形相反的反向延伸相邻两栅极图形之间的距离，以使多边化图形覆盖相邻两栅极图形之间的区域。
9.根据权利要求6所述的OPC修正方法，其特征在于，步骤3还包括：选出多边化图形范围内不是为有源区的部分，因而选出该部分对应的多晶硅图形的边，而选出源漏极不包边的多晶硅层图形的边，进而选出整根源漏极不包边的多晶硅层图形。
10.根据权利要求6所述的OPC修正方法，其特征在于，在步骤1和步骤2之间还包括选出源极区域和漏极区域。
11.根据权利要求6所述的OPC修正方法，其特征在于，在步骤2中还包括首先在步骤1选出的栅极图形的基础上选出特定间距的栅极图形。
12.根据权利要求6所述的OPC修正方法，其特征在于，步骤3还包括选出源漏极包边的多晶硅层图形形成的栅极图形中的特定宽度的栅极图形而构成由源漏极包边的多晶硅层图形形成的栅极图形。
13.一种筛选源漏极是否包边的多晶硅层图形的方法，其特征在于，包括：
S1：提供一半导体器件的版图，所述版图包括多个有源区及多个多晶硅区，多晶硅区域与有源区重叠的部分构成栅极图形，并有源区上位于栅极图形两侧的部分分别为半导体器件的源极区域和漏极区域；
S2：对半导体器件的版图进行版图逻辑运算选出需要修正的多晶硅层图形与有源区组成的栅极图形；
S3：对选出的栅极图形的位于源漏侧的边进行多边形化处理，进而得到分别位于源漏侧的多边化图形，并所述多边化图形覆盖相邻两栅极图形之间的区域；以及
S4：判断多边化图形范围内是否均为有源区，若一栅极图形的位于源漏侧的多边化图形范围内均为有源区且该多边形图形包含整根该源漏侧的边，则该栅极图形的多晶硅层图形为包括源漏极包边的多晶硅层图形，若一栅极图形的位于源漏侧的多边化图形范围内不均为有源区或该多边形图形不包含整根该源漏侧的边，则该栅极图形的多晶硅层图形为包括源漏极不包边的多晶硅层图形。
14.根据权利要求13所述的筛选源漏极是否包边的多晶硅层图形的方法，其特征在于，步骤S3中的多边形化处理为矩形化处理，其将栅极图形的位于源漏侧的边向栅极图形相反的反向延伸相邻两栅极图形之间的距离，以使多边化图形覆盖相邻两栅极图形之间的区域。
15.根据权利要求13所述的筛选源漏极是否包边的多晶硅层图形的方法，其特征在于，步骤S4还包括：选出多边化图形范围内不是为有源区的部分，因而选出该部分对应的多晶硅图形的边，而选出源漏极不包边的多晶硅层图形的边，进而选出整根源漏极不包边的多晶硅层图形。
16.根据权利要求13所述的筛选源漏极是否包边的多晶硅层图形的方法，其特征在于，在步骤1和步骤2之间还包括选出源极区域和漏极区域。
17.根据权利要求13所述的筛选源漏极是否包边的多晶硅层图形的方法，其特征在于，在步骤S3中还包括首先在步骤S2选出的栅极图形的基础上选出特定间距的栅极图形。
18.根据权利要求17所述的筛选源漏极是否包边的多晶硅层图形的方法，其特征在于，所述特定间距的范围为80nm至120nm。
19.根据权利要求18所述的筛选源漏极是否包边的多晶硅层图形的方法，其特征在于，所述特定间距为90nm。
20.根据权利要求13所述的筛选源漏极是否包边的多晶硅层图形的方法，其特征在于，步骤S4还包括选出源漏极包边的多晶硅层图形形成的栅极图形中的特定宽度的栅极图形而构成由源漏极包边的多晶硅层图形形成的栅极图形。
21.根据权利要求20所述的筛选源漏极是否包边的多晶硅层图形的方法，其特征在于，所述特定宽度的范围为20nm至50nm。
22.根据权利要求21所述的筛选源漏极是否包边的多晶硅层图形的方法，其特征在于，所述特定宽度为27nm。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020102750A1 (en) * 2001-01-31 2002-08-01 Hsueh-Wen Wang Method for reducing borderless contact leakage by opc
JP2008020751A (ja) * 2006-07-13 2008-01-31 National Institute Of Advanced Industrial & Technology マスクパターン設計方法およびそれを用いた半導体装置の製造方法
CN103886153A (zh) * 2014-03-27 2014-06-25 上海华力微电子有限公司 一种多晶硅层器件辅助图形的绘制方法
CN109669319A (zh) * 2018-12-19 2019-04-23 上海华力集成电路制造有限公司 改善多晶硅层线端尺寸均一性的opc修正方法
US10324381B1 (en) * 2018-10-15 2019-06-18 Globalfoundries Inc. FinFET cut isolation opening revision to compensate for overlay inaccuracy
CN110783175A (zh) * 2019-10-25 2020-02-11 上海华力集成电路制造有限公司 嵌入式锗硅的制造方法、cmos器件及锗硅生长区域版图
CN110858056A (zh) * 2018-08-23 2020-03-03 三星电子株式会社 制造半导体装置、极紫外线曝光和光学邻近校正的方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020102750A1 (en) * 2001-01-31 2002-08-01 Hsueh-Wen Wang Method for reducing borderless contact leakage by opc
JP2008020751A (ja) * 2006-07-13 2008-01-31 National Institute Of Advanced Industrial & Technology マスクパターン設計方法およびそれを用いた半導体装置の製造方法
CN103886153A (zh) * 2014-03-27 2014-06-25 上海华力微电子有限公司 一种多晶硅层器件辅助图形的绘制方法
CN110858056A (zh) * 2018-08-23 2020-03-03 三星电子株式会社 制造半导体装置、极紫外线曝光和光学邻近校正的方法
US10324381B1 (en) * 2018-10-15 2019-06-18 Globalfoundries Inc. FinFET cut isolation opening revision to compensate for overlay inaccuracy
CN109669319A (zh) * 2018-12-19 2019-04-23 上海华力集成电路制造有限公司 改善多晶硅层线端尺寸均一性的opc修正方法
CN110783175A (zh) * 2019-10-25 2020-02-11 上海华力集成电路制造有限公司 嵌入式锗硅的制造方法、cmos器件及锗硅生长区域版图

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