CN111406307A - 在半导体晶片上制造厚氧化物特征的方法 - Google Patents

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Abstract

在半导体晶片上制造厚氧化物特征的方法(400)包含形成(405)具有至少六微米厚度的氧化物层且在所述氧化物层上沉积(410)光致抗蚀剂层。所述氧化物层在给定蚀刻剂的情况下具有第一蚀刻速率X，所述光致抗蚀剂层在所述给定蚀刻剂的情况下具有第二蚀刻速率Y，其中X:Y的比率小于4:1。在蚀刻所述光致抗蚀剂层和所述氧化物层之前，用灰度掩模图案化(415)所述光致抗蚀剂层，所述灰度掩模产生具有与水平线形成小于或等于10度的角度(a)的侧壁的光致抗蚀剂层。

Description

在半导体晶片上制造厚氧化物特征的方法
技术领域
本发明总体涉及半导体制造，且更具体地涉及在半导体晶片上制造厚氧化物特征的方法。
背景技术
期望在半导体晶片上形成高电压集成电路电容器。然而，在晶片上存在厚氧化物特征可产生下游处理的问题，除非加以小心。举例来说，如果厚氧化物特征的侧壁具有与水平线成大于30度的斜率，则厚氧化物的显著形貌可能妨碍流程中后续步骤的处理，诸如光致抗蚀剂涂覆或金属沉积。此外，蚀刻厚氧化物特征(其工艺可去除沉积于芯片上的氧化物的超过75％的部分)可导致蚀刻工具中的处理问题。这些问题的解决方案对于构建该厚氧化物堆叠是必要的。
发明内容
所描述的实施例提供制造厚氧化物特征(诸如，用于集成高电压电容器的厚介电层)的方法。通过使光致抗蚀剂的蚀刻速率和氧化物的蚀刻速率与光致抗蚀剂的斜率相一致而在氧化物侧壁中实现与水平线成小于或等于三十度的角度。在一个实例中，当厚氧化物的蚀刻速率与光致抗蚀剂的蚀刻速率的比率为4:1或更小时，以与水平线成小于或等于十度的角度形成光致抗蚀剂。较低的比率将提供较小的氧化物斜率。在一个实例中，为了避免氧化物蚀刻处理误差，根据氧化物的厚度将氧化物蚀刻工艺分为多个段。蚀刻段之间的暂停防止室侧壁的明显污染且允许等离子体随着每次点火而进行重新优化。在一个实例中，集成蚀刻停止层沉积于厚氧化物堆叠内以确保适当的蚀刻时间，从而根据晶片内和跨批次的工艺非均匀性(诸如氧化物厚度变化)来清除氧化物的整个厚度。
在一个方面，描述了在半导体晶片上制造厚氧化物特征的第一方法的实例。该方法包含形成具有至少六微米厚度的氧化物层，所述氧化物层在给定蚀刻剂的情况下具有第一蚀刻速率X；在氧化物层上沉积光致抗蚀剂层，所述光致抗蚀剂层在给定蚀刻剂的情况下具有第二蚀刻速率Y，其中X:Y的比率小于4:1；且在蚀刻光致抗蚀剂层和氧化物层之前，用灰度掩模图案化光致抗蚀剂层，所述灰度掩模产生具有与水平线形成小于或等于10度的角度的侧壁的光致抗蚀剂层。
在另一方面，描述了在半导体晶片上制造厚氧化物特征的第二方法的实例。该方法包含形成具有至少六微米厚度的氧化物层；在氧化物层上沉积且图案化光致抗蚀剂层；执行光致抗蚀剂层和氧化物层的第一定时蚀刻段，随后是第一暂停，在所述第一暂停期间停止蚀刻工艺且排出蚀刻工艺的副产物；且执行光致抗蚀剂层和氧化物层的最终蚀刻段，所述最终蚀刻段停止于蚀刻停止层。
在又一方面，描述了在半导体晶片上制造厚氧化硅特征的第三方法的实例。该方法包含形成具有至少六微米厚度的氧化硅层，所述氧化硅层在给定蚀刻剂的情况下具有第一蚀刻速率X；在氧化硅层上沉积光致抗蚀剂层，所述光致抗蚀剂层在给定蚀刻剂的情况下具有第二蚀刻速率Y，其中X:Y的比率小于4:1；在使用蚀刻剂来蚀刻光致抗蚀剂层和氧化硅层之前，用灰度掩模图案化光致抗蚀剂层；且使用等离子体蚀刻工艺蚀刻光致抗蚀剂层和氧化硅层以形成厚氧化硅特征，其中在由其间停止等离子体蚀刻工艺且排出等离子体蚀刻工艺的副产物的暂停分离的多个蚀刻段中执行蚀刻。
附图说明
图1描绘可使用实施例形成的高电压或超高电压电容器布置的一部分的横截面图。
图2描绘根据实施例的通过对层进行图案化和蚀刻而去除的在光致抗蚀剂和厚氧化物层中的每一者的侧壁和高光部分处的光致抗蚀剂和厚氧化物层的横截面图。
图3A描绘根据实施例的在所描述的蚀刻工艺中使用的蚀刻段期间从蚀刻室获得的输出信号。
图3B描绘根据实施例在图3A的最后段中获得的输出信号的放大图。
图4描绘根据实施例的在半导体晶片上制造厚氧化物特征的方法的流程图。
图5描绘根据实施例的在半导体晶片上制造厚氧化物特征的方法的流程图。
图6描绘根据实施例的在半导体晶片上制造厚氧化物特征的方法的流程图。
具体实施方式
在图式中，相同的参考标记指示相似的元件。当在本文结合实施例描述特定特征、结构或特性时，此些特征、结构或特性可结合其它实施例来实现，而不管是否进行了明确描述。
实例性实施例的方面提供用于在半导体制造工艺流程内在晶片上制造高电压或超高电压集成电容器的方法和设备。在本发明中且如当前在功率电路工业中所描述的，低电压被认为低于50伏，高电压被定义为大于50伏且小于5000伏的电压。超高电压是大于5000伏至小于约20000伏的电压。使用所描述的厚氧化物特征的集成电容器是针对高电压和超高电压应用。关于在晶片上制造高电压集成电容器的额外细节可在2016年12月20日发布并以引用方式全部并入本文的第9,525,021号美国专利中找到。
所描述的制造技术使用形成于半导体晶片的上部中且被称作为“MESA”形成的厚介电层，且所述厚介电层用于增加形成于晶片上的上电容器板和下电容器板之间的距离。因为厚介电层垂直地上升到衬底的表面的剩余部分上方且具有平坦上表面，所以它表现为台面形状。在整个详细描述中，标识了常规工艺或操作，但是未完全详细地进行展示。可在没有特定细节中的一或多者的情况下或通过在制造步骤中使用另一已知方法来制造实例性实施例的方面。除本文中出于说明目的而被描述的实例性布置之外，预期可形成替代布置，且这些替代形式形成预期提供实例性实施例的额外方面的额外新颖布置。
为了集成高形貌厚氧化物堆叠(MESA)的图案化和蚀刻以产生高电压隔离电容器，工艺集成必须克服若干挑战：
·陡峭的氧化物侧壁对后续层处理产生重大挑战。如上所描述，MESA氧化物应具有小的侧壁斜率以允许沉积后续层。典型的干氧化物蚀刻将产生陡峭的侧壁且不能用于该应用。
·可从晶片上清除超过75％的氧化物的长氧化物蚀刻可导致室过热，这又可导致氧化物在室壁上的加速累积且产生室清洁效率的问题。连续晶片之间的回转时间成为问题。
·当在蚀刻期间从晶片的超过75％的部分去除氧化物时，由于从晶片去除了该厚压缩氧化物，因此导致晶片弯曲改变。在等离子体蚀刻中，蚀刻工具将优化工艺以使蚀刻室内的反射功率最小化。然而，随着晶片的弯曲改变，等离子体故障更可能来自经增加反射功率。
·氧化物堆叠的不完全去除导致参数断开及晶片废料。在一个实例中，氧化物蚀刻工艺需要暴露最外金属层的部分以提供到其的耦合。由于厚氧化物在晶片上的厚度变化，在晶片的一些区域中可不去除期望深度的氧化物，从而导致缺少与最外金属层的接触。发生这种情况的任何半导体芯片将不能正常工作且被废弃。
·氧化物堆叠内的所有膜必须与高电压隔离兼容，或者器件由于横向击穿(例如，放电)而处于早期失效的风险中。虽然氮化硅通常用作氧化物的蚀刻停止层，但是在高电压隔离电容器中使用氮化硅可由于通过氮化硅层放电而导致早期击穿。
图1描绘包含厚氧化物特征的晶片100的横截面的实例，该厚氧化物特征在该实例中为根据所描述的方法的一或多个实施例形成的高电压集成电容器。晶片100包含半导体衬底102，其上已经形成了多个处理层104。处理层104可包含各种器件(因为这些部件与所描述的工艺无关，因此未被具体地展示)，诸如MOS晶体管、双极晶体管、场效应晶体管(FET)、二极管、电阻器、电感器、电容器等这些器件没有具体示出。前金属介电层106覆盖处理层104。
处理层中的部件可使用金属层和金属间介电层互连，其中金属层彼此连接且使用通孔和接触以连接层而连接到衬底。图1中的晶片包含四个金属层：金属-1 110、金属-2116、金属-3 124和金属-4 130，其彼此分离且随后的层为金属间电介质IMD1 112、金属间电介质IMD2 118、金属间电介质IMD3 122、金属间电介质VIA4 128和金属间电介质IMD4132且通过通孔108、114、120、126耦合在一起。在所展示的实施例中，高电压集成电容器的底板116A被形成为金属-2层116的一部分，尽管在不偏离所描述实施例的情况下，也可由金属化层中的另一者形成电容器的底板。金属化层的数目与所描述的方法无关且可不同于该实例中所展示的数目。在一个实例中，金属-2层116和底板116A可为(例如)铝或铜或其合金，所述金属是在特定半导体制造工艺中使用的金属。单镶嵌和双镶嵌铜或单镶嵌和双镶嵌铜合金材料可用于形成金属-2层116。
覆盖已完成金属化层的是子蚀刻停止层(子ESL)134，其在一个实施例中由二氧化硅形成。子蚀刻停止层134随后是蚀刻停止层(ESL)136。蚀刻停止层经选择用于满足两个具体特性：ESL不应降低高电压隔离能力且应在蚀刻期间提供强信号以实现清楚的端点。在一个实例中，氮氧化硅被用作为蚀刻停止层且所述层为
Figure BDA0002504522380000041
厚。在一个实施例中，氧化铝用于ESL 136。在一个实施例中，ESL 136的厚度在
Figure BDA0002504522380000042
至
Figure BDA0002504522380000043
厚度的范围内。已经形成覆盖ESL 136的厚氧化物138，如下面更详细描述的。在覆盖下板116A的区域中，厚氧化物138(在本文中也被称作为MESA氧化物)具有六微米或更大的厚度，这取决于电容器中期望的电容。已经从图1的右手侧上的区域去除了厚氧化物138，使得可接触金属-4 130，而厚氧化物138的侧壁140具有与水平线成不大于三十度的斜率。
覆盖厚氧化物138和电容器的底板116A的是上板142。在一个实施例中，上板142具有约
Figure BDA0002504522380000044
到
Figure BDA0002504522380000045
之间的厚度。在一个实例性方法中，上板142可被溅射在晶片上、被图案化且然后被蚀刻。上板142通常包括至少两个金属层，诸如高熔点金属阻挡层(诸如TiN、TiW或TaN)，且然后是铝、铝铜合金或铜层。在图1所展示的实例中，顶金属层144然后被沉积为覆盖上板142，该上板142在一个实施例中是铝盖；同时，第二顶金属层144被形成为覆盖与金属-4 130的接触。最后，保护外涂层146被提供为覆盖整个结构。在一个实施例中，保护性覆层PO 146包含氮氧化硅，随后是TEOS和高密度聚乙烯(HDP)的层。现在将描述MESA侧壁的期望斜率的形成。
图2示意性地描绘根据实施例的在光致抗蚀剂在被第一显影时及蚀刻工艺之后侧壁区域的变化。半导体晶片的横截面200是截取自图1中由框150描绘的截面，且包含MESA的顶部和MESA周围的底部之间的斜率。在MESA氧化物沉积为期望厚度之后，光致抗蚀剂层沉积于MESA氧化物上并使用光掩模(诸如掩模201)进行图案化。光掩模201具有三个分离的区域，其在图2中被展示：区域202覆盖MESA氧化物堆叠的顶部的区域且被完全镀铬；区域206覆盖其中不需要MESA材料的区域且是完全清楚的。光掩模上的区域202和区域206之间的过渡区域204从最接近区域202的部分上的全铬过渡到最接近区域206的部分上的无铬。在该掩模区域下面展示的图的部分描绘了在显影工艺和蚀刻工艺的每一者之后保留的氧化物和光致抗蚀剂，及通过每个工艺去除的光致抗蚀剂和氧化物。
光致抗蚀剂层开始为平坦层，但在将晶片暴露于穿过掩模201的光和显影工艺之后，被展示为区域208的抗蚀剂已被去除，从而在MESA和期望衬底之间的抗蚀剂中留下具有长度210的倾斜区域。在显影工艺之后，在该图的右手侧的氧化物被暴露且将被蚀刻整个蚀刻周期，以去除直到蚀刻停止层222的最大量的氧化物。在其中没有去除抗蚀剂的图的左侧的小区域下面的氧化物将根本不被蚀刻，且当去除了该层上方的光致抗蚀剂时，将逐渐蚀刻抗蚀剂中的斜率下方的氧化物的部分。当完成蚀刻工艺时，光致抗蚀剂的区域212已经被去除且仅保留光致抗蚀剂的区域214以保护下面的氧化物层。在该蚀刻工艺期间，氧化物区域216被去除，留下氧化物区域218。在显影工艺之后形成于光致抗蚀剂中的斜率的顶部及在蚀刻工艺之后形成于氧化物中的斜率的顶部之间存在偏移，这是由于光致抗蚀剂和氧化物之间的蚀刻速率的差异导致的，使得抗蚀剂的总厚度未被蚀刻工艺完全消耗。
如上所描述，为了在已经蚀刻MESA氧化物特征之后的可制造性，期望在氧化物中的柱蚀刻斜率和水平线之间提供不大于30°的角度β。为了获得该期望角度，在抗蚀剂中的柱图案斜率和水平线之间形成的角度α应小于10°，且氧化物的蚀刻速率ROXIDE与抗蚀剂的蚀刻速率RRESIST的比率(即ROXIDE:RRESIST)应小于4:1。附图未按比例绘制，且所展示的角度可能不正确。提供低于4:1的比率将实现较小的氧化物斜率且提供对后续层的流动的较小阻力。还应理解，过渡区域204所允许的距离应根据MESA氧化物层的最终厚度和氧化物的斜率来确定大小。在一个实例性实施例中，对于11μm氧化物，ROXIDE:RRESIST为3.9:1。在一个实例性实施例中，对于8μm氧化物，ROXIDE:RRESIST为2.6:1。在一个实施例中，在氧化物侧壁中实现20.0°的角度。
如上所描述，在提供集成高电压隔离电容器时要解决的另一问题是可能清除百分之75或更多氧化物的长的氧化物蚀刻工艺可导致室过热的事实。在蚀刻期间产生的过多热量可导致氧化物在室壁上的加速累积，这产生室清洁效率的问题。此外，当从晶片的百分之75或更多部分去除厚氧化物时，晶片应力改变，从而可能由于反射功率的漂移而导致等离子体故障。在由工艺中的暂停分隔的多个段中执行长蚀刻提供了对这些问题中的许多问题的缓解。
在一个实施例中，使用等离子体蚀刻工艺来蚀刻氧化物。等离子体通常由两个电极之间的放电产生，所述两个电极间的空间填充有反应气体。使用能量和真空来维持等离子体。在有效蚀刻段之间，用以形成等离子体的能量被切断，从而允许所述室和所述室内的晶片冷却，同时从所述室清除已从晶片去除的氧化物。当重新激励等离子体室时，等离子体蚀刻工具自动优化室的反射功率。对每一段的该重新优化将考虑在先前蚀刻段期间晶片已经发生的变化，且允许更好地调整晶片的变化轮廓。尽管增加半导体工艺的时间很少是(如果发生)第一选择，但是提供暂停的结果是较少的氧化物累积在室壁上且减少了缺陷的数目。在一个实施例中，等离子体蚀刻的段之间的暂停可在15秒到60秒的范围内。
图3A跟踪在整个蚀刻工艺期间来自实例性等离子体蚀刻工具的输出信号300A。该图中的X轴表示工艺时间，而Y轴表示在室中检测到的氧化物的量，所述量反映经蚀刻的材料。当蚀刻工艺在时间T1开始时，氧化物的水平产生大的尖峰，然后变平坦至相对稳定的状态，从而形成曲线302A。该稳定状态一直持续到等离子体蚀刻工艺在时间T2停止，此时室中的氧化物水平在室被清除时迅速下降到零。从时间T2到时间T3发生暂停，暂停可为(例如)30秒。在时间T3，如在另一尖峰中所反映的，重新开始等离子体蚀刻工艺，其然后稳定到接近稳定状态，直到时间T4，从而产生曲线302B。在从时间T4到时间T5的另一暂停之后，从时间T5到时间T6执行等离子体蚀刻工艺，得到类似的结果，从而形成曲线302C。这些初始蚀刻周期中的每一者都是定时蚀刻工艺。在从时间T7到T9的等离子体蚀刻工艺的第四段期间，在时间T8遇到蚀刻停止层，其在至少一个实施例中是SiON。此时，随着蚀刻工艺释放出更多的氮化物，室中氧化物的量下降。然后，可继续蚀刻工艺可配置量的过度蚀刻时间，以确保去除最佳量的氧化物。
图3B是从该多部分工艺的最后段以不同比例对曲线302D的再现。在室中的氧化物的信号下降到阈值以下之后，该信号的下降指示蚀刻停止层的开始。蚀刻工艺持续特定量的过度蚀刻时间，其在一个实施例中为70秒。此时，认为MESA氧化物的蚀刻完成。
图4描绘根据实施例的在半导体晶片上制造厚氧化物特征的方法的流程图。方法开始于形成405具有至少六微米厚度的氧化物层，其中所述氧化物层在给定蚀刻剂的情况下具有第一蚀刻速率X。在一个实施例中，氧化物层是具有十微米厚度的氧化硅。在一个实施例中，氧化物层是氧化铝、五氧化钽、氧化铪或其它氧化物中的一者。由于经形成厚氧化物特征具有六微米或更大的高度，所以使侧壁与水平线成不大于30度的角度是有益的，以便随后的经沉积材料适当地在所述特征上及其周围流动。方法在氧化物层上沉积410光致抗蚀剂层，所述光致抗蚀剂层在给定蚀刻剂的情况下具有第二蚀刻速率Y，其中X:Y的比率小于4:1。
在蚀刻光致抗蚀剂层和氧化物层之前，方法用灰度掩模图案化415光致抗蚀剂层，所述灰度掩模产生具有与水平线形成小于或等于10度的角度的侧壁的光致抗蚀剂层。为了产生适当的灰度掩模，确定允许侧壁角度小于或等于10度的斜率区域的宽度，且产生具有过渡区域204的掩模，该过渡区域204具有从接近MESA结构的全铬到接近MESA结构的底部的完全清楚的梯度。当光致抗蚀剂通过灰度掩模被暴露时，光致抗蚀剂的倾斜区域以期望角度被留下。
方法继续进行使用给定蚀刻剂来蚀刻420光致抗蚀剂层和氧化物层以形成厚氧化物特征。具有与水平线成10度或更小角度的光致抗蚀剂层的组合及光致抗蚀剂和氧化物层的蚀刻速率之间的关系将产生具有与水平线成30度或更小的斜率的期望MESA侧壁。在一个实施例中，使用通过蚀刻工艺中的暂停而分离的多个蚀刻段来执行光致抗蚀剂层和氧化物层的蚀刻。在一个实例中，方法执行425定时蚀刻段，随后在执行后续蚀刻段之前暂停。如果需要获得期望MESA形成，则在执行随后的蚀刻段之前暂停的定时蚀刻段的元素可被执行两次或两次以上。
如上所描述，仅使用定时蚀刻工艺可难于在整个晶片上获得期望水平的氧化物清除。在一个实施例中，方法在氧化物层下面形成430蚀刻停止层。在一个实例中，蚀刻停止层是氧氮化硅。当存在蚀刻停止层时，方法执行435停止于蚀刻停止层上的最终蚀刻段。如果不使用蚀刻停止层，则蚀刻工艺可通过执行完成所述方法的最终定时蚀刻段而结束。
图5描绘根据实施例的在半导体晶片上制造厚氧化物特征的方法500的流程图。方法500再次开始于形成505具有至少六微米厚度的氧化物层。本实施例和其它实施例中的厚氧化物层可沉积为单层或可包括多层。然后在氧化物层上沉积且图案化510光致抗蚀剂层。
执行515光致抗蚀剂层和氧化物层的第一定时蚀刻段，随后是第一暂停。在第一暂停期间，停止蚀刻工艺且排出蚀刻工艺的副产物。当蚀刻工艺停止时，允许冷却晶片和室，尽管不需要特定的冷却措施。暂停的时间可在15秒到60秒的范围内，这取决于工艺。执行520光致抗蚀剂层和氧化物层的最终蚀刻段，所述最终蚀刻段停止于蚀刻停止层。
在一个实施例中，如图5A所展示，在执行第一定时蚀刻段和第一暂时之后及在执行最终蚀刻段之前，方法执行525光致抗蚀剂层和氧化物层的第二定时蚀刻段，随后是第二暂停，在所述第二暂停期间停止蚀刻工艺且排出蚀刻工艺的副产物。在一个实施例中，在执行到蚀刻停止层的最终蚀刻段之前，三个定时蚀刻段的每一者之后是暂停。第二定时蚀刻段和第二暂停可与第一定时蚀刻段和第一暂停相同，尽管这不是必需的。尽管未被具体展示，但是如果需要，可执行额外定时蚀刻段，每个定时蚀刻段随后是蚀刻工艺中的暂停，以允许排出蚀刻工艺的副产物且冷却晶片和室。
在一个实施例中，在蚀刻光致抗蚀剂层和氧化物层之前，方法用灰度掩模图案化530光致抗蚀剂层。在该实施例中，氧化物层具有第一蚀刻速率X，光致抗蚀剂层具有第二蚀刻速率Y，且X:Y的比率小于4:1。
图6描绘根据实施例的在半导体晶片上制造厚氧化物特征的方法600的流程图。方法600开始于形成605具有至少六微米厚度且在给定蚀刻剂的情况下具有第一蚀刻速率X的氧化物层。在氧化物层上沉积610光致抗蚀剂层，所述光致抗蚀剂层在给定蚀刻剂的情况下具有第二蚀刻速率Y且X:Y的比率小于4:1。
在使用给定蚀刻剂来蚀刻光致抗蚀剂层和氧化物层之前，所述方法用灰度掩模图案化615光致抗蚀剂层。灰度掩模包含具有梯度的区域，该梯度在整个区域上从完全镀铬改变为无镀铬。最后，方法使用等离子体蚀刻工艺蚀刻620光致抗蚀剂层和氧化物层以形成厚氧化物特征。在由其间停止等离子体蚀刻工艺且排出等离子体蚀刻工艺的副产物的暂停分离的多个蚀刻段中执行所述蚀刻。
本文描述了用于在半导体晶片上制造厚氧化物特征的方法。这些方法允许MESA特征具有允许进行后续处理的轮廓。
在权利要求的范围内，对所描述的布置的修改是可能的且其它布置是可能的。

Claims (17)

1.一种在半导体晶片上制造厚氧化物特征的方法，所述方法包括：
形成具有至少六微米厚度的氧化物层，所述氧化物层在给定蚀刻剂的情况下具有第一蚀刻速率X；
在所述氧化物层上沉积光致抗蚀剂层，所述光致抗蚀剂层在所述给定蚀刻剂的情况下具有第二蚀刻速率Y，其中X:Y的比率小于4:1；且
在蚀刻所述光致抗蚀剂层和所述氧化物层之前，用灰度掩模图案化所述光致抗蚀剂层，所述灰度掩模产生具有与水平线形成小于或等于10度的角度的侧壁的光致抗蚀剂层。
2.根据权利要求1所述的方法，进一步包括使用所述给定蚀刻剂来蚀刻所述光致抗蚀剂层和所述氧化物层以形成所述厚氧化物特征。
3.根据权利要求1所述的方法，其中X:Y的所述比率小于3:1。
4.根据权利要求3所述的方法，其中蚀刻所述光致抗蚀剂层和所述氧化物层包括执行定时蚀刻段，随后在执行后续蚀刻段之前暂停所述蚀刻。
5.根据权利要求4所述的方法，进一步包括在所述氧化物层下面形成蚀刻停止层。
6.根据权利要求5所述的方法，进一步包括执行停止于所述蚀刻停止层的最终蚀刻段。
7.根据权利要求6所述的方法，其中所述氧化物层包括选自由以下组成的群组的材料：氧化硅、氧化铝、氧化钽和氧化铪。
8.一种在半导体晶片上制造厚氧化物特征的方法，所述方法包括：
形成具有至少六微米厚度的氧化物层；
在所述氧化物层上沉积且图案化光致抗蚀剂层；
执行所述光致抗蚀剂层和所述氧化物层的第一定时蚀刻段，随后是第一暂停，在所述第一暂停期间停止蚀刻工艺且排出所述蚀刻工艺的副产物；且
执行所述光致抗蚀剂层和所述氧化物层的最终蚀刻段，所述最终蚀刻段停止于蚀刻停止层。
9.根据权利要求8所述的方法，进一步包括在执行所述第一定时蚀刻段之后及在执行所述最终蚀刻段之前，执行所述光致抗蚀剂层和所述氧化物层的第二定时蚀刻段，随后是第二暂停，在所述第二暂停期间停止所述蚀刻工艺且排出所述蚀刻工艺的所述副产物。
10.根据权利要求8所述的方法，其中所述执行所述第一定时蚀刻段和所述执行所述最终定时蚀刻段使用等离子体蚀刻工艺。
11.根据权利要求10所述的方法，其中所述蚀刻工具在每次暂停之后重新优化所述等离子体蚀刻工艺。
12.根据权利要求9所述的方法，其中所述暂停持续15秒至60秒。
13.根据权利要求8所述的方法，进一步包括在蚀刻所述光致抗蚀剂层和所述氧化物层之前，用灰度掩模图案化所述光致抗蚀剂层，其中所述氧化物层具有第一蚀刻速率X，所述光致抗蚀剂层具有第二蚀刻速率Y，且X:Y的所述比率小于4:1。
14.根据权利要求13所述的方法，其中X:Y的所述比率小于3:1。
15.根据权利要求12所述的方法，其中所述蚀刻停止层包括氧氮化硅。
16.根据权利要求12所述的方法，其中所述氧化物层包括选择由以下组成的群组的材料：氧化硅、氧化铝、氧化钽和氧化铪。
17.一种在半导体晶片上制造厚氧化硅特征的方法，所述方法包括：
形成具有至少六微米厚度的氧化硅层，所述氧化硅层在给定蚀刻剂的情况下具有第一蚀刻速率X；
在所述氧化硅层上沉积光致抗蚀剂层，所述光致抗蚀剂层在所述给定蚀刻剂的情况下具有第二蚀刻速率Y，其中X:Y的比率小于4:1；
在使用所述蚀刻剂来蚀刻所述光致抗蚀剂层和所述氧化硅层之前，用灰度掩模图案化所述光致抗蚀剂层；且
使用等离子体蚀刻工艺蚀刻所述光致抗蚀剂层和所述氧化硅层以形成所述厚氧化硅特征，其中在由其间停止所述等离子体蚀刻工艺且排出所述等离子体蚀刻工艺的副产物的暂停分离的多个蚀刻段中执行所述蚀刻。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5294568A (en) * 1990-10-12 1994-03-15 Genus, Inc. Method of selective etching native oxide
US20060199370A1 (en) * 2005-03-01 2006-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of in-situ ash strip to eliminate memory effect and reduce wafer damage
KR20060106548A (ko) * 2005-03-30 2006-10-12 삼성전자주식회사 반도체 소자의 제조 방법
US20120190204A1 (en) * 2011-01-26 2012-07-26 International Business Machines Corporation Non-conformal hardmask deposition for through silicon etch
CN103210478A (zh) * 2010-12-14 2013-07-17 应用材料公司 两阶段的均匀干式蚀刻
CN104269414A (zh) * 2014-09-25 2015-01-07 合肥京东方光电科技有限公司 一种阵列基板及其制作方法、显示装置
CN107078168A (zh) * 2014-11-06 2017-08-18 德克萨斯仪器股份有限公司 用于高电压集成电路电容器的方法和设备

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100200704B1 (ko) * 1996-06-07 1999-06-15 윤종용 강유전체 메모리 장치 및 그 제조 방법
US6613243B2 (en) * 2000-07-25 2003-09-02 Shipley Company, L.L.C. Method of making a 3-D structure using an erodable mask formed from a film having a composition that varies in its direction of thickness
US7825488B2 (en) 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
US7361599B2 (en) * 2002-09-03 2008-04-22 Texas Instruments Incorporated Integrated circuit and method
CN104952935B (zh) 2015-07-14 2018-06-22 深圳市华星光电技术有限公司 一种薄膜晶体管结构及其制备方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5294568A (en) * 1990-10-12 1994-03-15 Genus, Inc. Method of selective etching native oxide
US20060199370A1 (en) * 2005-03-01 2006-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of in-situ ash strip to eliminate memory effect and reduce wafer damage
KR20060106548A (ko) * 2005-03-30 2006-10-12 삼성전자주식회사 반도체 소자의 제조 방법
CN103210478A (zh) * 2010-12-14 2013-07-17 应用材料公司 两阶段的均匀干式蚀刻
US20120190204A1 (en) * 2011-01-26 2012-07-26 International Business Machines Corporation Non-conformal hardmask deposition for through silicon etch
CN104269414A (zh) * 2014-09-25 2015-01-07 合肥京东方光电科技有限公司 一种阵列基板及其制作方法、显示装置
CN107078168A (zh) * 2014-11-06 2017-08-18 德克萨斯仪器股份有限公司 用于高电压集成电路电容器的方法和设备

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