CN107078168A - 用于高电压集成电路电容器的方法和设备 - Google Patents

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Abstract

在所描述的高电压集成电路电容器的示例中，电容器结构(1000)包括半导体衬底(1010)；底板(1020)，其具有覆盖半导体衬底的导电层；沉积的电容器电介质层(1030)，其覆盖底板(1020)的至少一部分并且在第一区中具有大于约6μm的第一厚度；倾斜过渡区(1045)，其位于所述第一区的边缘处的电容器电介质中，倾斜过渡区具有从水平面倾斜大于5度的上表面，并且从第一区延伸到具有低于所述第一厚度的第二厚度的电容器电介质层的第二区；以及形成的顶板导体(1040)，其在第一区中覆盖电容器电介质层的至少一部分。

Description

用于高电压集成电路电容器的方法和设备
技术领域
本发明大体涉及电子电路系统，并且更具体地，涉及用于在半导体制造工艺内构建集成高电压和超高电压电容器的方法和设备。
背景技术
在现代工业设备中，在越来越多的应用中使用计算机控制器。对于控制器的低电压与电动机或设备的高电压之间的电隔离的需求正在增长。取决于所控制的设备，使用各种常规方法对系统进行电隔离，但是所述方法仍允许电耦合。隔离为两个电路之间的信号或电力提供了AC路径，但消除了直接连接。这在节点之间存在接地电势差的情况下是重要的。因为噪声可以通过接地环路传输，隔离用于破坏信号域之间的直接连接路径并且破坏公共接地环路，否则噪声会干扰电路的适当操作。常规隔离方法能够包括使用变压器以对电路进行磁耦合，使用RF信号以便通过辐射能耦合，使用光能的光隔离器，或者在两个电路之间使用电容器，所述电容器使用电场耦合所述电路。其他隔离需求包括将模拟和数字电路系统集成到具有单独功率域的单个封装集成电路上。
虽然光隔离器是用于低速通信应用的合适解决方案，但是在需要隔离并且光隔离器不合适的其他应用中需要电容器。设置在电路板上或被设置作为用于集成电路的封装的一部分的电容器已经被用于隔离。例如，1988年10月25日签发的Meinel的题目为“用于混合集成电路高电压隔离放大器的封装及制造方法(Packages for Hybrid IntegratedCircuit High Voltage Isolation Amplifiers and Method of Manufacture)”的美国专利号4,780,795公开了一种用于集成电路的混合封装，其包括定位在封装内的两个硅集成电路装置，并且还在封装内使用在陶瓷衬底上形成的平面分立电容器以用于在两个硅电路之间进行隔离。然而，随着到硅上的电路集成继续发展，使用和期望可在半导体衬底上与其他电路系统(例如，集成电容器隔离器)一起形成的隔离器。为了获得用于与较高电压一起使用的增加的电容值，常规方法中使用的电容器可以串联耦合，但是这种方法需要附加的硅面积。因此，期望能够用于高电压隔离的值的集成电容器。这些电容器可以串联使用以便获得更高的电容器值，或隔离电容器可用于形成分立部件，以及在具有附加电路系统的集成电路中使用。
在示例实施例内并且如当前在电源电路工业中所描述的，低电压被认为低于50V，并且高电压被定义为大于50伏特且小于5,000伏特的电压。超高电压是大于5,000伏特且小于～20,000伏特的电压。本文中的布置针对高电压应用和超高电压应用。
在小型化的趋势下，需要使用集成电容器以用于隔离的控制接口。集成电容器为隔离和电源电路应用提供最小的解决方案。然而，在常规解决方案中，为了在超高电压范围(诸如大于5,000伏特的峰值)内产生集成电容器，通过串联耦合两个或更多个较低电压电容器来形成所需的大电容。因此，期望增加的电容器值以便进一步减小实现特定隔离电路解决方案所需的硅面积。
理想平行板电容器的击穿电压与板之间的介电强度和距离有关，如方程式(1)所示：
Vbd＝Edsd (1)
其中：Vbd＝击穿电压；Eds＝介电强度并且d＝板间距离
方程式(1)示出了对于恒定电介质材料，增加电容器板之间的距离将线性地增加击穿电压。在集成电路中，在两个不同的金属层通常可以形成电容器板的情况下，通过增加层之间的电介质厚度来增加板距离d。然而，在集成电路工艺中，增加到足以用于高电压电容器的距离的电介质厚度也能够导致晶圆(wafer)弯曲或翘曲。为了将电介质厚度增加到足以使Vbr大于5,000伏特，晶圆翘曲能够变得如此明显，以至于电介质加厚步骤下游的半导体处理设备不能够适当地处理晶圆。另外，在使用具有金属间(inter-metal)电介质的典型多层级(level)金属层系统以实现用于高电压电容器的足够厚的电介质的常规方法中，添加多层金属和氧化物，并且然后剥离不需要的金属区域以创建所需的电介质厚度的工艺导致电容器的电气劣化。形成金属、光致抗蚀剂、蚀刻、校平/平面化(诸如化学机械抛光(CMP))以及清理的附加工艺操作引起缺陷增加，并且向晶圆生产添加了额外成本，这是不期望的。然而，在集成电路工艺中，将电介质厚度增加到足以用于高电压电容器和超高电压电容器的距离具有许多挑战。通常压缩的电介质膜的非常厚的层能够导致严重的晶圆翘曲，以使得电介质沉积步骤下游的半导体处理设备不能够适当地处理晶圆。另外，嵌入附加的金属层级(正是出于增加电容器的底板与顶板之间的电介质厚度的原因)导致与以下重复处理环路相关的显著成本增加：形成层级间连接通路(via)，然后形成图案化的金属层，并且然后在金属层上沉积和平面化电介质材料。
因此，需要对方法和设备进行持续改善，以提供可以使用常规半导体处理方法以及通过常规设备并且以相对低的成本制造的集成高电压和超高电压值电容器。
发明内容
在所描述的高电压集成电路电容器的示例中，电容器结构包括：半导体衬底；底板，其具有覆盖半导体衬底的导电层；电容器电介质层，其被沉积为覆盖底板的至少一部分并且在第一区中具有大于约6μm的第一厚度；倾斜过渡区(transition region)，其位于第一区的边缘处的电容器电介质中，该倾斜过渡区具有从水平面倾斜大于5度的上表面，并且从第一区延伸到具有低于第一厚度的第二厚度的电容器电介质层的第二区；以及顶板导体，其被形成为在第一区中覆盖电容器电介质层的至少一部分。
附图说明
图1是示出了示例实施例的MESA工艺在创建高电压和超高电压电容器中的有效性的曲线图。
图2描绘了在初始处理之后使用MESA结构形成的高电压或超高电压电容器布置的一部分的横截面视图。
图3描绘了在随后处理步骤使用如图2所示的MESA形成布置的高电压或超高电压电容器的一部分的另一个横截面视图。
图4描绘了准备用于MESA蚀刻的在随后处理步骤使用如图3所示的MESA形成布置的高电压或超高电压电容器的一部分的另一个横截面视图。
图5描绘了蚀刻步骤之后的在随后处理步骤使用如图4所示的MESA形成布置的高电压或超高电压电容器的一部分的另一个横截面视图。
图6描绘了在随后处理步骤使用如图5所示的MESA形成布置的高电压或超高电压电容器的一部分的又一个横截面视图，其示出了顶部电容器板的形成。
图7描绘了在使钝化外涂层(overcoat)氧化物/SiON双层沉积之后，使用如图6所示的MESA形成布置的高电压或超高电压电容器的一部分的又一个横截面视图。
图8描绘了在优选地从将形成引线接合(或其他接合方法)的区移除钝化外涂层之后，使用如图7所示的MESA形成布置的高电压或超高电压电容器的一部分的又一个横截面视图。
图9描绘了准备用于聚酰亚胺图案的在随后处理步骤使用如图8所示的MESA形成布置的高电压或超高电压电容器的另一个横截面视图。
图10描绘了使用示例实施例的MESA形成的已完成的高电压或超高电压电容器的另一个横截面视图。
图11描绘了使用示例实施例的MESA结构的高电压电容器电介质的一部分的横截面视图，其示出了单次氧化物沉积。
图12描绘了使用示例实施例的MESA结构的高电压电容器电介质的一部分的另一个横截面视图，其示出了多步氧化物沉积。
图13描绘了使用示例实施例的可替换MESA结构的高电压电容器电介质的一部分的又一个横截面视图，其示出了具有拉伸应力层和压缩应力层的多步氧化物沉积。
图14描绘了合并示例实施例的MESA结构的已完成的高电压或超高电压电容器的另一个横截面视图。
图15描绘了合并示例实施例的MESA结构的已完成的高电压或超高电压电容器的另一个横截面视图。
图16描绘了使用示例实施例的MESA结构形成的高电压或超高电压电容器的一部分的顶视图。
图17是用于创建MESA电容器结构的方法布置的流程图。
图18描绘了在电路布置中使用示例实施例的电容器以用于隔离的示例应用的框图。
图19描绘了用于隔离电容器的应用的电路图。
图20描绘了合并示例实施例的隔离电容器的示例布置的框图。
具体实施方式
附图不必按比例绘制。
示例实施例的一个方面提供了用于在半导体制造工艺流程内制造晶圆上的高电压或超高电压集成电容器的方法和设备。制造技术使用在半导体晶圆的上部中形成的被称为“MESA”形成的厚电介质层，并且使用厚电容器电介质以便增加晶圆上的电容器板之间的距离。因为厚电介质层垂直地在衬底表面的其余部分之上并且具有平坦的上表面，所以它显示为台面形状(mesa shape)。在MESA电容器的制造中，仅使用当前生产中所使用的标准半导体工艺，并且示例实施例的有利方面是将高电压电容器集成在标准晶圆生产工艺内的能力。在制造步骤中，能够在没有具体细节中的一个或更多个的情况下、或通过使用另一种常规方法制造示例实施例的各方面。图1示出了示例实施例的MESA电介质结构的增加电容器击穿电压的附加能力。
图1是示出了MESA工艺在创建高电压和超高电压电容器中的有效性的曲线图100。在图1中，垂直轴线以伏特RMS为单位绘制击穿电压(Vbr)，水平轴线以μm为单位绘制电容器电介质厚度，其中1μm＝10,000A(埃)。在曲线图100中，示出了三个数据集：线110表示可用的集成高电压电容器的Vbr；线120表示常规高电压集成电路电容器和超高电压集成电容器的数据，并且虚线122指示由于使用示例实施例的MESA结构和布置而启用的线120的延伸。
数据线110示出了电介质，该电介质是构建多层电介质/金属层(使用典型的多层级金属工艺)的产物，但其中移除介入金属层以便形成电介质堆叠。在电介质层之间将金属蚀刻掉(所述金属作为在半导体工艺中形成的集成电路的常规多层级金属结构的一部分)使击穿电压Vbr累积地劣化。劣化由非线性的数据线110指示，但随着电介质厚度增加而更靠近水平轴线移动。线120示出了使用形成单层电介质的常规方法形成的高电压和超高电压集成电路电容器的击穿电压Vbr，并且虚线122表示由于通过使用以下进一步详细描述的示例实施例的MESA结构以使厚度增加而实现的Vbr的改善。因此，图1中的曲线图示出了通过使用示例实施例，现在可以达到先前不能实现的单个集成电容器的增加的击穿电压。
在本申请整体中，使用了半导体工业中熟悉的许多首字母缩略词。首字母缩略词中的一些是IC(集成电路)、CMP(化学机械抛光)、CVD(化学气相沉积)、PECVD(等离子体增强CVD)、HDP(高密度等离子体)、PO(保护性外涂层)和TEOS(由原硅酸四乙酯源形成的氧化硅)。
图2描绘了本文所述的一系列示例工艺步骤中的第一步骤的横截面视图，其用于示出使用示例实施例的MESA结构和方法形成高电压或超高电压电容器的示例方法。图2示出了在底部电容器板的形成开始时所示的结构的横截面200。为了连续性，层的基数将保留在后续图中。图2描绘了半导体衬底210、在先前常规半导体处理步骤中已经沉积的处理层212、以及将成为最终电容器布置中的底部电容器板的金属层220。在层212中，先前处理步骤可以在衬底中形成各种装置(为简单起见未示出)并且将它们互连，该装置诸如晶体管，其包括MOS晶体管、双极型晶体管、FET、二极管、电阻器、电感器和电容器。这些部件可以使用金属层和金属间电介质层进行互连，使用用于连接层的通路和触点将金属层彼此连接以及将金属层连接到衬底。
示例实施例的MESA结构的多功能性允许电容器结构以不同的半导体制造工艺为基础，其包含少至两个金属层级以及多达八个或更多个金属层级。可以在层212或220的半导体处理期间制造的任何金属层级内形成初始或底部电容器板。在此示例中，将使用顶层级金属220作为底部电容器板制造MESA结构。例如，金属层220可以是铝或铜或其合金，该金属是在特定半导体制造工艺中使用的金属。单镶嵌(damascene)和双镶嵌铜或铜合金材料可用于形成金属层220。
图3描绘了在准备用于MESA电介质层的阶段的在随后步骤中使用MESA形成的高电压或超高电压电容器的另一个横截面视图300。为了连续性，已经保留来自图2的基数，但将左侧数字递增到“3”，包括衬底310、先前处理层312和顶层级金属底部电容器板320。
在图3中的这个处理阶段，在顶部金属板320上，可以施加厚度在800A至1100A的范围内的可选迁移屏障(migration barrier)322。在一个示例布置中，层322可以是使用常规沉积工艺(诸如CVD)或通过HDP工艺形成的氮化硅。替代方案包括SiCN层和用作阻挡层的其他电介质。横截面300所示的下一层是二氧化硅层324。这可以被称为“子ESL”层，因为它位于蚀刻停止层或ESL下方。在示例布置中，此层的厚度可以是约2500A至4500A，并且可以通过常规氧化物沉积工艺施加此层。在图3的示例中，随后是蚀刻停止层326，并且可以通过常规工艺形成厚度约2500至4500A的蚀刻停止层326。选择蚀刻停止层，以使得可以使用覆盖层的选择性蚀刻化学过程(接下来将描述)。例如，蚀刻停止层326可以由SiON或氮氧化物或与接下来形成的MESA电介质层不同的另一种电介质形成，以使得可以执行二氧化硅MESA材料的选择性蚀刻(以下描述)。
此时在制造中，使用常规工艺(诸如CVD或PECVD)将厚的主MESA TEOS层330施加到晶圆。在此示例布置中，简单且高性价比的方法是使单个厚TEOS氧化硅层沉积。主MESATEOS层330的厚度可以通过评估所需的期望击穿电压Vbr来确定，并且层330的厚度可以被导体制造工艺中可容忍的临时晶圆弯曲或晶圆翘曲的量限制。为了调谐击穿电压，可以施加厚度在约6μm至20μm(60,000A至200,000A)范围内的主MESA TEOS层330，其中较厚层提供最高击穿电压，并且还带来晶圆翘曲的最高风险。在单个处理步骤中形成具有所需厚度的单个沉积层是实用的，但它能够对加工设备造成困难。例如，如果在一个沉积步骤中执行大于8μm的单个TEOS沉积，则具有相同厚度的氧化硅层沉积在处理室壁上。必须使用等离子体蚀刻和清洁工艺从处理室移除此壁氧化物，当壁氧化物具有此厚度时，所述工艺可以是相对长的，从而影响半导体处理设施或工具中的工具停机时间和生产率。在一些可替换布置中，能够以一系列沉积步骤在较薄层中施加主MESA TEOS层330。在以下描述的另一可替换布置中，所述层可以在多个沉积步骤中形成的压缩和拉伸应力源(stressor)氧化物层的连续层中施加，以便帮助减轻晶圆翘曲量。此外，可以使用连续较薄氧化物沉积步骤的工艺形成TEOS层330，其中在氧化物沉积之间存在冷却步骤，从而改善晶圆弯曲效应并且减小晶圆上的应力。也在以下进一步详细描述这些可替换布置。
特定电容值所需的总电介质厚度影响将发生的晶圆弯曲或翘曲的量，并且影响有关在创建主MESA TEOS层330中是使用单个电介质层还是多个电介质层的决定。
图4描绘了在准备用于光致抗蚀剂曝光以准备MESA蚀刻的随后处理阶段，使用MESA形成的高电压或超高电压电容器的一部分的另一个横截面视图400。为了连续性，已经保留来自图2和图3的层基数，但是将左侧数字递增到“4”，包括衬底410、先前处理层412、底部电容器板420、金属扩散屏障422、初始MESA氧化物层424、蚀刻停止层426和主MESA TEOS层430。示出了光致抗蚀剂层431沉积在MESA层430上方。
在图4的处理阶段，厚的主MESA层430可能由于其厚度而引起一些晶圆翘曲。因为最终的MESA面积只需要占总晶圆面积的～15％至～35％，所以刻蚀掉不需要的MESA TEOS材料430将减轻晶圆上的应力，从而减少晶圆翘曲，这将允许随后的半导体处理在没有翘曲问题的情况下进行。然而，在MESA边界处留下阶梯式或陡峭边缘的蚀刻也可能致使随后处理步骤在MESA边缘附近留下金属碎片，这将促进过早的电压击穿。为了减轻此问题，MESA上的倾斜边缘在标记为445的区域中形成。为了启用此倾斜区域，使用了光掩模460，其中MESA上方的区域(462)是完全镀铬的，并且不期望有MESA材料的区域(466)是完全清晰的。光掩模上的区域462与466之间的过渡是抖动区域(464)，其中最接近462的侧面将具有全部的铬，并且最接近466的区域在图案中将不具有铬。当用于显影光致抗蚀剂431，并且然后使用得到的抗蚀剂图案执行随后的氧化物蚀刻时，这实质上引起跨区域445的蚀刻“梯度”，在蚀刻之后其在厚MESA氧化物区域上留下倾斜边缘。使用本说明书的掩模，将光致抗蚀剂431曝光和图案化，并且然后通过常规光致抗蚀剂和蚀刻工艺蚀刻MESA材料430，从而在区域445中留下斜坡。在一些示例布置中，斜坡可以低至与水平面成至5-6度的斜坡。在其他可替换布置中，可以使用5-30度之间的较高斜坡。
图5描绘了现在示出的在执行上述MESA氧化物蚀刻之后使用MESA工艺形成的高电压或超高电压电容器的一部分的另一个横截面视图500。为了连续性，已经保留来自图2、图3和图4的层基数，但将左侧数字递增到“5”，包括衬底510、先前处理层512、埋入电容器板520、金属屏障522、初始Mesa氧化物层524、可选的蚀刻停止层526，以及示出了区545中的倾斜边缘过渡的主MESA TEOS层530。
图5描绘了现在在主MESA TEOS材料层530中形成的倾斜过渡区545。使随后的蚀刻和处理能够有效工作的近似期望角度548可以是与水平面成约5度至约30度。
图6描绘了在随后的处理步骤使用MESA形成的高电压或超高电压电容器的另一个横截面600，其示出了顶部电容器板金属沉积。为了连续性，已经保留来自图5的层基数，但是将左侧数字递增到“6”，包括衬底610、先前处理层612、底部电容器板620、金属屏障622、初始MESA氧化物层624、蚀刻停止层626，以及在区645中具有倾斜边缘的主MESA TEOS层630。
在图6中，在此制造阶段，将用于改善MESA电容器结构632的性能的可选层施加在主MESA TEOS层630上。该层和用于形成所述层的方法在2014年5月5日提交的题为“具有已改善的可靠性的高击穿电压微电子装置隔离结构(HIGH BREAKDOWN VOLTAGEMICROELECTRONIC DEVICE ISOLATION STRUCTURE WITH IMPROVED RELIABILITY)”的共同拥有的专利申请序列号U.S.14/277,851中描述，所述专利申请的全部内容通过引用并入本文。层632是可以由至少一对子层形成的电介质层，在MESA电容器电介质上形成的第一子层可以是氮氧化硅(氮氧化物)，并且在电容器电介质上形成的第二子层可以是氮化硅层。如下所示，如上述参考专利申请中所述的，电介质层632可以在沉积之后被图案化，以便形成与顶板导体横向间隔开的开口，由此减小泄漏电流并且还减小顶板导体的拐角处的电场。层632符合MESA电介质630的上表面，并且在区645中具有与MESA电介质层630相同的倾斜形状。
在形成层632之后(如果它包括上述两个层，则其可以被描述为“双层”电介质)，可以执行蚀刻步骤以在远离630的厚MESA电介质部分的区域处(诸如在图6的区647中)在电介质层中创建接合焊盘开口。
然后将顶板导体640(图6)设置在可选电介质层632以及区647中的接合焊盘开口上，顶板金属的编号为640b的该部分接触下板620。例如，顶板导体640可以是溅射在晶圆或衬底上的铝帽层。在形成可选电介质层632之后，顶层级金属640被施加到晶圆近似达到7000A至12000A之间的厚度。在一个示例方法中，顶金属640可以溅射在晶圆上，被图案化，并且然后被蚀刻以留下顶部电容器触点。顶金属通常包括至少两个金属层：诸如TiN、TiW或TaN的难熔金属阻挡层，并且然后是铝、铝-铜合金或铜层。因为MESA 630的边缘在先前蚀刻中是倾斜的，如区645所示，并且特别是对于通过RIE各向异性蚀刻处理移除金属的情况，所以随后的蚀刻能够有效地清除顶层级金属的倾斜区域，从而不会留下任何金属碎片，否则所述金属碎片可将电场集中在电容器内，这可能导致过早的电压击穿。
顶层级金属640可以是铝层、铜层或具有铝或铜两者的层。顶层级金属640将包括至少2层，其中第一层是屏障难熔金属(诸如TiN、TiW、TaN)，并且覆盖金属通常是溅射Al合金(诸如Al-0.5at％Cu或电镀Cu)。然后形成通常具有金属(包括铜、金、镍和其合金)的接合焊盘(为简单起见在这些图中未示出)，以便为电容器的顶板640提供端子。在形成了顶板金属之后，它被图案化以便将顶板部分640与底板接合焊盘部分640b分开。然后可以附接接合引线或其他连接器以使得能够连接到电容器板。替代方案包括连接到封装中或集成电路上的其他部件。在布置中，顶板是高电压端子并且通过接合焊盘和球接合连接器耦合到外部电路，而底板620和接合焊盘640b可以耦合到低电压电路系统，在一个示例布置中，其可以设置在相同衬底610上以便形成集成电路。在其他布置中，也可以使用另一种球接合连接将底板620和接合焊盘640b耦合到其他电路系统。
图7描绘了包括在稍后处理阶段使用MESA形成的高电压或超高电压电容器的布置的一部分的另一个横横截面700，并且示出了PO形成。为了连续性，在图7中已经保留来自图6的层基数，但是将左侧数字递增到“7”，包括衬底710、先前处理层712、底部电容器板720、金属屏障722、初始MESA氧化物层724、可选蚀刻停止层726、主MESA TEOS层730、可选电介质732、以及顶板金属740和底板触点740b。倾斜区745处于从电容器结构的较厚MESA部分到较薄部分的过渡。示出了通过如上述参考专利申请中所述的图案化和蚀刻光刻步骤，在可选电介质层732中形成区749中的开口以提高性能。然而，在可替换布置中，可以省略层732。
在图7中，在此制造阶段，通常由二氧化硅组成的保护性外涂层(PO)742的第一层可以沉积在晶圆上达到在约0.8μm至～2.2μm之间的厚度。接下来，在没有任何CMP的情况下，施加由氮氧化硅组成的厚度约0.7μm至3μm的第二PO层744。在无平面化的情况下，这些层都保持为适形涂覆层。因为对于使用CMP校平(level)晶圆表面而不另外切割成MESA结构而言MESA结构仍然是太厚的，所以这种方法对于示例实施例的处理是重要的。因此，在这些PO层上不使用CMP。
图8描绘了在随后处理阶段使用MESA形成的高电压或超高电压电容器布置的另一个横截面800，并且示出了在图7的步骤中沉积的PO层中的接合引线开口的形成。为了连续性，已经保留来自图7的层基数，但是将左侧数字递增到“8”，包括衬底810、先前处理层812、底部电容器板820、金属屏障822、初始MESA氧化物层824、可选蚀刻停止层826、主MESA TEOS层830、电介质层832、顶板导体840、第一PO层842和第二PO层844。倾斜过渡区被示为元件845。下板接合区域由导体840b形成。PO层842、844遵循区845中的先前层的倾斜表面，并且这些层遵循区847中的导体840b的倾斜壁。顶板840暴露在区843中以用于形成接合焊盘或其他端子触点。
图9描绘了现在准备用于PI图案化和蚀刻的在随后处理阶段的使用MESA形成(诸如图8所示)的高电压或超高电压电容器布置的另一个横截面900。为了连续性，已经保留来自图8的层基数，但是将第一数字递增到“9”，包括衬底910、先前处理层912、底部电容器板920、金属屏障922、初始MESA氧化物层924、蚀刻停止层926、主MESA TEOS层930、可选电介质层932、顶电容器板940和下板触点940b、第一PO层942、第二PO层944和顶部聚酰亚胺或PI层950。倾斜过渡区被示出为元件945。
图10描绘了使用示例实施例的MESA形成工艺的已完成的高电压或超高电压电容器布置的另一个横截面1000。为了连续性，已经保留来自图9的层基数，但是将左侧数字递增到“10”，包括衬底1010、先前处理层1012、底部电容器板1020、金属屏障1022、初始MESA氧化物层1024、蚀刻停止层1026、主MESA TEOS层1030、可选电介质层1032、被示出暴露在区1043中的顶部电容器板导体1040、第一PO层1042、第二PO层1044和顶部PI层1050，以及区1047中的底板接触区域1040b。在示例布置中，顶金属板是由TaN和A10.5％Cu层组成的双层溅射膜。这形成电容器的上板。
在图10中，电容器符号1055示出了形成电容器的位置，其中底部电容器板1020用作第一端子并且顶部电容器板1040用作第二端子。MESA结构厚度1030显然是用于分开电容器板的支配尺寸，从而(连同层1032以及层1026和1020一起)提供电介质厚度“d”，这进而预测如方程式(1)所示的电容器击穿电压。
图11描绘了用于在上述MESA蚀刻工艺之前的处理阶段所示的布置一起使用的示例性MESA结构1100的另一个横截面视图。在图11中，层1120包括形成电容器结构底板的铜层或其他金属层、以及任何介入电介质层诸如金属内电介质(intra-metal dielectric，IMD)或层间电介质层(ILD)，并且能够包括氧化物、氮化物、氮氧化物以及高K和低K电介质。在这种布置中，MESA电容器结构可以插入到使用多层级金属和金属间电介质的先前半导体制造工艺中。示出了氮化硅阻挡层1122在先前材料层1120上形成，并且例如所述氮化硅阻挡层1122可以具有～0.05微米-0.2微米的厚度。在阻挡层1122之后，形成标记为“子ESLMESA氧化物”1124的氧化物层，例如，该层的厚度可以为0.3μm-1.0μm。然后在子ESL MESA氧化物层上形成蚀刻停止层1126，其被示出为氮氧化硅或SiON。该层用于使得能够选择性地蚀刻将沉积的MESA氧化物层。蚀刻停止层是相对薄的，并且例如可具有～0.1μm-0.5μm的厚度。
最后，MESA氧化物层1130在蚀刻停止层1126上形成。如上所述，在一种布置中，该层可以在单个沉积步骤中形成以提供单片式(monolithic)氧化物电介质层。然而，高电压或超高电压应用所需的厚度是相对大的，诸如从～6μm至～12μm。在整个晶圆上形成的该非常厚的氧化物层能够导致大量晶圆弯曲或翘曲。虽然随后氧化物蚀刻工艺将从不需要其的区移除该层的大部分并且从而减轻晶圆弯曲或翘曲，但在该方法中晶圆上的应力是显著的。然而，在单个沉积步骤中形成厚层1130需要在处理室中(诸如在TEOS处理室中)的显著沉积时间，并且厚氧化物也沉积在处理室壁上。然后执行等离子体蚀刻和清洁工艺，以在处理下一个晶圆之前从室壁移除厚的氧化物。在可替换方法中，TEOS氧化物的多次沉积可以按顺序执行以便减少工具清洁时间，并且可以使用多个室工具，以使得在一个室中进行沉积时，另一个室被清洁并且准备用于另一个沉积。可以使用这些方法增加沉积氧化物的生产量并且提高可靠性。可以使用多个沉积步骤形成MESA电介质层1130，并且这种方法减少工具清洁时间并且增加生产量。
图12描绘了用于形成减小晶圆所经历的应力的MESA氧化物的可替换布置的另一个横截面视图1200。在图12中，为了连续性重复使用来自图11的数字；然而将前两位数递增到“12”。在图12中，MESA氧化物结构1200包括下面的层，其包括金属底板1220、子ESL氧化物层1224、氮氧化硅蚀刻停止层1226和MESA电介质沉积层1230。在此示例布置中，期望～8μm的MESA氧化物沉积。当然，可以获得其他厚度，并且这些变化被认为是形成附加布置。在此示例布置中，在CVD或PECVD室中使用TEOS源气体形成构成MESA沉积1230的氧化物层。在该沉积中，改变所述工艺以便在氧化物层中提供各种厚度和应力。例如，使子ESL氧化物层1224沉积达到5k埃(.5μm)的示例厚度。然后，使蚀刻停止层1225在初始氧化物沉积物上沉积达到～3kA-4kA的厚度。蚀刻停止层(ESL)在选择性蚀刻中用于对MESA氧化物结构进行图案化，并且例如可以是氮化硅层或氮氧化硅层。在图12中，示例示出了氮氧化硅(SiON)蚀刻停止层1226。示出了使用近似相等厚度的多次沉积形成MESA氧化物结构1230。在也被认为是附加布置的可替换方法中，但可以使用不同厚度的层。这些子层被编号为1230a、1230b、1230c和1230d。在该示例中，制成一系列厚度为1.9μm(19kA)的氧化物沉积物。此外，在以多个步骤形成氧化物1230中，可以在沉积之间执行原位冷却，这进一步减小设备和晶圆上的应力。相对于单层沉积工艺，通过形成具有更小厚度的多个层1230a-1230d来改善层1230中的氧化物均匀性。当使用图12的多次沉积方法时，大大减小或可以消除晶圆弯曲或翘曲的量。注意，层1230的厚度和每个子层1230a-1230d的厚度是任意的，并且该图示出了可以使用示例实施例的各方面形成的许多层示例性布置中的一个示例性布置。厚度变化形成附加布置。蚀刻停止层1226的使用改善了MESA蚀刻之后的剩余子ESL氧化物层的均匀性。在此示例中，针对包括ESL层和子ESL氧化物层的MESA结构而获得的总厚度为8.4μm。从四个相等的1.9μm的层(7.6μm)加上0.3μm的ESL层1226和0.5μm的子ESL层1224的总和获得该厚度。可以通过添加附加的沉积步骤或减少形成层1230中的沉积步骤的数量获得其他电介质厚度。另外，这些层可以具有不同厚度，并且具有不相等的厚度或相等的厚度。
图13示出了用于在晶圆上形成具有减小的应力的MESA氧化物结构的附加可替换布置的另一个横截面1300。在图13中，示出了在MESA电介质沉积之后并且在MESA结构的蚀刻之前的结构。在图13中，MESA氧化物结构1300包括下面的层，其包括金属底板1320、子ESL氧化物层1324、氮氧化硅蚀刻停止层1326和MESA电介质沉积层1330。在图13中，MESA电介质结构1330由呈现拉伸和压缩应力的交替氧化物层1330a、1330b、1330c、1330d、1330e、1330f、1330g形成。对于使用TEOS源的氧化物沉积，可以改变压力、温度、沉积时间和气体浓度以形成压缩氧化物层或拉伸氧化物层。使用较高压力或较高RF功率的沉积层能够创建压缩层；而相比之下，使用较低RF功率或较低压力能够创建拉伸层。在图13的示例中，层包括交替的厚度为19kA(1.9μm)的压缩应力层(1330a、1330c、1330e、1330g)与厚度为11kA(1.1μm)的拉伸应力层(1330b、1330d、1330f)。处理参数的变化可用于创建附加的或更少的层，以及压缩层、中性层或拉伸应力层，并且这些变化创建了形成附加布置的MESA结构。通过使层交替以便形成彼此堆积的压缩应力氧化物层和拉伸应力氧化物层，晶圆上的应力以及所得的晶圆弯曲或翘曲被减小或完全消除。在这种方法中，移除了如上所述的在MESA氧化物的单次沉积中将发生的晶圆应力效应和晶圆弯曲效应。图13的示例性MESA氧化物1330包括高于底金属板1320的11.4μm的总厚度，该厚度包括：4个1.9μm的压缩应力氧化物层(1330a、1330c、1330e、1330g)(总共为7.6μm)、3个各自为1.1μm的拉伸应力材料层(1330b、1330d、1330f)(总共为3.3μm)、1个在此示例中为0.3μm的ESL材料层1324、以及1个在此示例中为0.5μm的子ESL氧化物层。当加在一起时，1300所示的所得电介质结构的厚度为11.7μm。可以通过使用更多的层来增加电介质厚度，或通过使用更少的层减少电介质厚度。
图14描绘了使用示例实施例的MESA结构和工艺形成的示例高电压或超高电压电容器布置的另一个横截面视图1400。为了连续性，已经保留来自先前图的层基数，但是将左侧数字递增到“14”，包括衬底1410、底部电容器板1420、主MESA TEOS层1430、双层电介质1432、顶金属板1440、第二PO层1444和顶部PI层1450。
在图14中，示出了标记为“HV Cap Area”的高电压电容器区域1455，并且在结构的邻近部分中示出了标记为“HV Cap ground ring area”的高电压电容器接地环区域1457。斜坡区1445进行了从HV Cap Area 1455到HV Cap ground ring area 1457的过渡。
在图14中，硅或其他半导体材料形成衬底1410。底板1420在初始金属电介质层和金属内电介质层上形成。例如，底板1420可以与金属层二一起形成。在形成金属层三和金属内层之后，并且在沉积蚀刻停止层之后，使用上述沉积方法中的任一种形成MESA电容器电介质层1430，诸如在单个处理工具中或一个或更多个处理工具的多个室中按顺序形成多个沉积。
氧化硅(图14中的氮氧化硅电介质层1432)在MESA电容器电介质层1430上形成，并且具有与顶板导体1440的边缘间隔开的开口1449。示出了倾斜区1445从水平方向以一定角度从高电压电容器区域1455过渡到较低电压电容器区域1457。示出了PO层1444和1455覆盖在结构上。
在图14中，示出了可用于屏蔽或为高电压电容器提供附加接地环的若干结构。示出了在高电压电容器区中从顶板1440的边缘形成的约40μm的法拉第笼(Faraday cage)1465，并且该法拉第笼耦合到衬底1410并且包括电连接在一起的金属1部分和金属2堆叠部分。该可选的法拉第笼能够围绕电容器作为环，并且提供附加的屏蔽。使用第三层级金属(MET3)部分1467作为接地环，并且以与高电压电容器水平间隔～70μm被形成。标记为METDCU的镶嵌铜金属部分1469在氮化物阻挡层之间形成，并且延伸穿过金属内电介质或IMD氧化物，以及被定位成与高电压电容器水平间隔100μm。接地环结构1471在结构右侧处由顶部金属形成。这些屏蔽结构中的每个可以独立地使用，或与高电压或超高电压电容器结构结合使用，以便提高性能并且减小噪声效应和不想要的耦合。所示出的间隔距离是示例，并且可以使用常规模拟工具修改以适合特定应用或半导体工艺。电介质的厚度(这里显示为15.1μm)也能够如上所述的进行修改，并且可以使用用于形成电介质层1430的方法中的任一种，可以与接地环和屏蔽一起使用单次沉积、多次氧化物沉积或拉伸应力氧化物层和压缩应力氧化物层的交替沉积以提高性能。
图15描绘了形成示例实施例的附加方面的MESA电容器结构的可替换布置的另一个横截面视图1500。再次使用与上图所示的元件编号类似的元件编号，但前两位数字现在被替换为“15”。衬底1510可以是硅或另一种半导体材料(诸如砷化镓)或半导体材料的外延层，并且可以具有在其内形成的各种部件，诸如MOS晶体管、二极管、FET、双极型晶体管、电阻器和电容器。图15示出了在半导体工艺中MESA结构和形成方法与两层级金属系统一起使用的布置。使用金属一层形成高电压或超高电压电容器的底板，该金属一层可以是金属导体，诸如铜、铝和其合金。然后在金属一层上形成MESA氧化物电介质层1530。扩散屏障(图15中为了简单起见未示出)可以沉积在金属上并且位于金属与MESA氧化物层之间。MESA氧化物层1530可以被形成作为单个沉积氧化物层，或使用多次氧化物沉积、或使用如上所述的压缩/拉伸应力氧化物层形成。图15中示出了在用于创建倾斜过渡区域1545的蚀刻之后的MESA氧化物层1530。在通过使用渐变光致抗蚀剂技术的MESA蚀刻区创建了区域1545中的倾斜过渡之后，沉积第二层级氧化物层1535。标记为OXIDE 2的该氧化物层1535是将在两层级金属化系统中的金属1与金属2之间使用的相同氧化物层。氧化物层1535共形地位于MESA氧化物1530上，并且遵循过渡区域1545中的倾斜区。
在氧化物1535(其也可以是氮化物、氧氮化物或其他电介质层)的沉积之后，金属2层沉积在晶圆上。在图15中，示出了金属2层部分1532形成顶部电容器板，并且在图案化和蚀刻步骤已经用于形成顶板之后示出。
然后形成保护性外涂层1536，并且对标记为POR2的开口进行图案化和蚀刻以暴露1532的顶表面。然后可以对顶板进行连接，诸如如图15所示的引线接合和引线球1555。在衬底1510的另一个部分中，标记为POR1的第二保护性外涂层开口暴露金属1层1520的一部分，以允许对电容器底板进行连接(诸如1565)。标记为“闭合划线(Closed Scribe)”的划线1575与连接1565邻近。
在示例半导体工艺中，高电压电容器的电介质层的厚度是19μm，所述电介质层厚度是定位在底板1520的顶部与顶板1532的底部之间的MESA氧化物1530和氧化物2层1535的厚度之和。这是一个示例，并且可以使用两层级金属化系统中的示例实施例的MESA结构和方法获得许多其他电介质厚度。
图16描绘了使用示例实施例的MESA结构和方法形成的高电压或超高电压电容器布置的一部分的顶视图1600。在图16中，在暴露金属二的情况下示出了顶板部分1632。高电压区1655是MESA结构上的保护性外涂层的顶部。过渡倾斜区1645位于高电压区之外，以及低电压区1657位于倾斜区1645之外并且如上所述的提供接地环或低电压区域。
图17描绘了用于形成MESA结构和高电压或超高电压电容器的示例方法布置1700的流程图。在图17中，布置了15个步骤，其中主流程具有8个顺序步骤(1710、1712、1714、1720、1724、1726、1730和1732)，在1714之后具有可选步骤1716，并且可替换步骤1722、1723与1720并行。结果指示符1750、1751和1752围绕步骤1724。
方法1700的起点1710是在半导体制造工艺中正常处理的晶圆。在处理晶圆中，使用包括晶体管、无源部件和互连的各种集成电路装置以在多个集成电路上形成电路系统。可以在晶圆上的集成电路上实现功率电路系统(诸如电源、转换器和变压器)。另外，可以实现各种数字电路系统(诸如控制器和处理器)，并且可以将各种数字电路与其他功能集成以提供高度集成的电路系统。
在方法1700的开始之前在半导体工艺中形成的最高金属层成为平行板电容器中的第一电容器板或底部电容器板。方法1700的接下来的步骤提供了屏障，以防止步骤1712中的金属迁移和步骤1714中的二氧化硅基底层。此时，可以向晶圆提供可选的蚀刻停止层1716，以有助于MESA层的稍后蚀刻。在1716中形成可选的蚀刻停止层之后，提供了单层(步骤1720)或多层的TEOS(氧化硅)(步骤1722)，或压缩应力层和拉伸应力层的交替层(步骤1723)，以创建MESA电介质。结果指示符1750示出了如果在单层中形成厚的MESA层，则此时可能发生晶圆翘曲。结果指示符1751示出了如果步骤1723的交替的应力层和拉伸层用于执行MESA结构，则晶圆翘曲是最小的。
下一步骤1724是蚀刻MESA TEOS层以减轻应力。在该蚀刻操作中，将倾斜边缘蚀刻成厚MESA层，该厚MESA层形成蚀刻期间被光致抗蚀剂保护的MESA电介质的最厚区与蚀刻期间没有被光致抗蚀剂保护的低层级区之间的边界。在蚀刻之后，结果指示符1752示出减轻了晶圆翘曲(达到存在任何翘曲的程度)。在蚀刻之后是步骤1724，存在两个剩余的步骤：第一是在步骤1726或可替代方法中提供高电压增强层，以跳过在步骤1727中形成该高电压增强层；并且第二是在步骤1730中提供成为电容器的第二板或顶板的顶层级金属。在最终状态1732中，晶圆处理继续完成晶圆制造。在形成MESA结构之后，剩余的处理避免了CMP步骤以便防止损坏厚MESA结构。
图18描绘了在电路1800中使用示例实施例的电容器以用于隔离的示例应用的框图。在图18中，示出了发射放大器1801耦合到隔离电容器1803的一个板。示出了接收器放大器1805耦合到隔离电容器1803的相对板。两个放大器1801和1805彼此远离，并且处于不同的接地电势，以使得存在示出为电压Vgpd的接地电势差。通过使用隔离电容器，两个接地线并不绑在一起，但保持彼此隔离。在两个放大器之间没有DC路径，并且因此可以在接收器1805处可靠地接收来自发射器1801的信号。
图19描绘了用于使用示例实施例的隔离电容器的应用的电路图。在图19中，示出了处于第一功率域的发射器电路1901向接收器电路1921发射信号。在图19中，发射器具有低频信道和高频信道两者。使用振荡器1903对低频信道进行采样，以便向脉冲宽度调制功能1905提供时钟。将数据样本输出到反相放大器A1和非反相放大器A3以提供差分信号作为输出。在并行路径中，将高频信号输入到反相放大器A5和非反相放大器A7以提供第二差分输出信号。接收器电路1921具有单独的电源和接地域，以使得在接地电势之间将存在差分电压。在接收器电路1921的输入端处，将电容器C1、C3、C5和C7耦合，以隔离来自电路1921的其余部分的输入信号并且提供隔离屏障。使用参考电压Vref以及电阻R1、R3和R5、R7补偿偏移电压。然后将来自电容器C1、C3、C5、C7的输入信号输入到具有迟滞现象的施密特触发放大器对以提供防止短时脉冲波干扰(glitch)的噪声降低，并且然后由逻辑门1925、1927(低频信号)和门1931、1933(高频信号)锁存。在LPF 1937处对低频路径的输出进行低通滤波，并且将其输入到输出多路复用器1939。将高频路径的输出输入到决策块DCL 1935，并且输入到输出多路复用器1939的另一个输入端。接收器电路能够在OUT端处输出高频信号或低频信号。示例实施例的高电压或超高电压电容器用于提供隔离电容器C1、C3、C5和C7，以使得两个电路是流电隔离的(galvanically isolated)。接收器1921和发射器1901可以是单独的电路、单独的电路板、单独的集成电路、或电路板或集成电路的远程部分。例如，电容器C1、C3、C5和C7可以与接收器1921中的剩余部件集成，或被提供作为分立部件，或作为模块或模拟集成电路。
图20描绘了合并示例实施例的隔离电容器的示例布置2000的框图。在图20中，发射器电路2001耦合到接收器电路2005。如图20所示，两个电路可以是单独的集成电路管芯。在示例布置中，两个集成电路可以通过接合引线、球(诸如BGA球)、凸块或焊料耦合。在一个示例中，两个集成电路2001、2005可以是设置在单个封装中的IC管芯。在其他可替换布置中，两个集成电路2001、2005可设置在单独的封装中。
在图20的示例布置中，示出了发射器2001具有引线接合连接，所述引线接合连接将在此示例中是差分信号放大器的放大器A1、A5耦合到设置在接收器2005上的电容器C1、C3、C5和C7的顶板。图20中的示例示出了在两个装置之间的引线连接(例如接合引线)，但可以使用其他连接(诸如焊料球、焊料柱、焊料凸块、微BGA球或BGA球)以连接两个装置。
由于发射IC 2001耦合到接收器装置2005上的电容器的顶板，并且电容器是如上所述的示例实施例的高电压或超高电压电容器，因此两个电路是彼此流电隔离的。接收器放大器S1、S5通过耦合到底板而耦合到电容器C1、C3、C5、C7的低电压部分。接收器电路示出了对第一放大器S1和第二放大器S2的差分输入，一个用于低频信道，以及一个用于高频信道，并且选择器2007选择用于发射的信道作为输出。
因此，示例实施例的一个方面提供了用于高电压和超高电压集成电路电容器的解决现有技术中描述的缺陷的方法和结构。在示例实施例中，形成厚电容器电介质结构，其覆盖底板并且被布置成提供高电压或超高电压集成电容器布置。
在示例布置中，电容器结构包括：半导体衬底；底板，其包括覆盖半导体衬底的导电层；沉积的电容器电介质层，其覆盖底板的至少一部分并且在第一区中具有大于～6μm的第一厚度；倾斜过渡区，其位于第一区的边缘处的电容器电介质中，倾斜过渡区具有从水平面倾斜大于5度的上表面，并且从第一区延伸到具有低于第一厚度的第二厚度的电容器电介质层的第二区；以及形成的顶板导体，其在第一区中覆盖电容器电介质层的至少一部分。
在以上电容器结构的另外布置中，电容器电介质层是氧化物，并且进一步包括在电容器电介质层与底板之间形成的至少一个电介质材料层，其进一步包括氮化硅和氮氧化硅中的至少一种。
在以上电容器结构的另一个布置中，电容器电介质层是在单个沉积步骤中形成的单片(monolithic)层。在上述电容器结构的附加布置中，电容器电介质层包括通过TEOS沉积工艺形成的氧化物。在以上电容器结构的另一个可替换布置中，电容器电介质层包括使用多个沉积步骤形成的多个电介质层。
在上述电容器结构的另一个布置中，使用多个TEOS沉积步骤形成多个电介质层。
在上述电容器结构的另一个可替换布置中，电容器电介质层包括形成为交替的压缩应力层和拉伸应力层的多个电介质。在上述电容器结构的另一个可替换布置中，使用二氧化硅的多个TEOS沉积步骤形成多个电介质层中的至少两个。在上述电容器结构的另一个布置中，电容器电介质层和至少一个电介质层的厚度总和大于～8μm。在上述电容器结构的另外布置中，电容器电介质层的厚度在～6μm与～15μm之间。
在上述电容器结构的另一个可替换布置中，电容器电介质层进一步包括在电容器电介质层与顶板导体之间形成的上层，其包括氮化硅和氮氧化硅。在上述电容器结构的另外布置中，电容器电介质层的上层进一步包括在上层中形成的开口。
在上述电容器结构的另外布置中，电容器电介质层进一步包括小于半导体衬底的总表面积的35％的面积。在上述电容器结构的另一个可替换布置中，电容器电介质层进一步包括在半导体衬底的总表面积的～25％与～35％之间的面积。
在示例方法布置中，一种方法包括：提供半导体衬底；形成覆盖半导体衬底的导电材料的电容器底板；形成覆盖电容器底板的至少一部分的电容器电介质层，该电容器电介质层具有至少6μm的厚度；在电容器电介质层上形成梯度光致抗蚀剂层，该梯度光致抗蚀剂层限定电容器电介质中的具有第一厚度的第一区，并且限定具有小于第一厚度的第二厚度的第二区；蚀刻电容器电介质层以形成第一区、第二区，并且在第一区与第二区之间形成过渡区，该过渡区具有从水平面倾斜大于～5度的倾斜顶表面；以及形成覆盖电容器电介质层的第一区的至少一部分的顶板导体。
在另一个布置中，执行以上方法，并且形成电容器电介质层包括在单个沉积步骤中形成单片式电容器电介质层，其是从基本上由氧化物层和氧氮化物层组成的组中选择的一个层。
在另一个可替换布置中，执行以上方法，并且在单个沉积步骤中的形成进一步包括执行TEOS沉积。在以上方法的另外可替换布置中，形成电容器电介质层进一步包括在一系列电介质沉积步骤中形成电容器电介质层以形成多个电介质层。在以上方法的另一个布置中，形成多个电介质层包括形成一系列层，每一层选自基本上由氧化物层和氮氧化物层组成的组。
在上述方法的另一个布置中，形成电容器电介质层进一步包括执行一系列电介质沉积步骤以形成电介质的交替的压缩层和拉伸层。
在附加的可替换方法中，执行以上方法，并且所述方法进一步包括在底板与电容器电介质层之间形成至少一个绝缘层，所述绝缘层的厚度至少为1.5μm。
在另一个可替换布置中，执行上述方法，并且电容器电介质层的厚度和至少一个绝缘层的厚度之和大于～9μm。
在另外的方法布置中，执行上述方法，并且电容器电介质层的面积小于半导体衬底的总面积的35％。在另一个布置中，执行上述方法，并且所述方法还包括在位于电容器电介质层的顶部与顶板导体之间的电容器电介质层上形成上层，所述上层包括氮化硅和氮氧化硅。在另一个可替换布置中，执行以上方法，并且所述方法进一步包括通过光刻图案化和蚀刻工艺在上层中形成开口。
在另一个示例布置中，集成电路包括：半导体衬底；半导体衬底上的至少一个集成隔离电容器，所述至少一个集成电容器进一步包括底板，所述底板包括覆盖所述半导体衬底的导电层；沉积的电容器电介质层，其覆盖底板的至少一部分，并且在第一区中具有大于～6μm的第一厚度并且在第二区中具有小于所述第一厚度的第二厚度，并且具有从第一区延伸到第二区的倾斜过渡区，其中上表面从水平面倾斜至少5度；以及形成的顶板导体，其在第一区中覆盖电容器电介质层的至少一部分；至少一个电路，其耦合到至少一个集成电容器的底板；以及集成电路终端，其耦合到至少一个集成电容器的顶板，并且通过集成电容器与至少一个电路流电隔离。
在上述集成电路的另外布置中，至少一个集成电容器进一步包括设置在底板与电容器电介质层的底部之间的至少一个电介质材料层。
示例实施例实现单个集成电路电容器，其电介质厚度允许高电压和超高电压电容器以及应用所需的击穿电压。
还可以在步骤顺序和步骤数目中进行各种修改，以形成合并示例实施例的各方面的附加布置。
在权利要求的范围内，在所描述的实施例中修改是可能的，并且其他实施例是可能的。

Claims (29)

1.一种电容器结构，其包括：
半导体衬底；
底板，其包括覆盖所述半导体衬底的导电层；
沉积的电容器电介质层，其覆盖所述底板的至少一部分并且在第一区中具有大于约6μm的第一厚度；
倾斜过渡区，其位于所述第一区的边缘处的所述电容器电介质中，所述倾斜过渡区具有从水平面倾斜大于5度的上表面，并且从所述第一区延伸到具有低于所述第一厚度的第二厚度的所述电容器电介质层的第二区；以及
形成的顶板导体，其在所述第一区中覆盖所述电容器电介质层的至少一部分。
2.根据权利要求1所述的电容器结构，其中所述电容器电介质层是氧化物，并且包括在所述电容器电介质层与所述底板之间形成的至少一个电介质材料层，其进一步包括氮化硅和氮氧化硅中的至少一种。
3.根据权利要求2所述的电容器结构，其中所述电容器电介质层是在单个沉积步骤中形成的单片层。
4.根据权利要求3所述的电容器结构，其中所述电容器电介质层包括通过TEOS沉积工艺形成的氧化物。
5.根据权利要求2所述的电容器结构，其中所述电容器电介质层包括使用多个沉积步骤形成的多个电介质层。
6.根据权利要求5所述的电容器结构，其中使用多个氧化物沉积步骤形成所述多个电介质层。
7.根据权利要求6所述的电容器结构，其中使用多个TEOS沉积步骤形成所述多个电介质层。
8.根据权利要求2所述的电容器结构，其中所述电容器电介质层包括形成为交替的压缩应力层和拉伸应力层的多个电介质。
9.根据权利要求8所述的电容器结构，其中所述多个电介质层形成为包括二氧化硅的多个层。
10.根据权利要求9所述的电容器结构，其中使用二氧化硅的多个TEOS沉积步骤形成所述多个电介质层中的至少两个。
11.根据权利要求2所述的电容器结构，其中所述电容器电介质层和所述至少一个电介质层的厚度之和大于约8μm。
12.根据权利要求1所述的电容器结构，其中所述电容器电介质层的厚度在约6μm与约15μm之间。
13.根据权利要求1所述的电容器结构，其中所述电容器电介质层进一步包括在所述电容器电介质层与所述顶板导体之间形成的上层，所述上层包括二氧化硅和氮氧化硅。
14.根据权利要求13所述的电容器结构，其中所述电容器电介质层的所述上层进一步包括在所述上层中形成的开口。
15.根据权利要求1所述的电容器结构，其中所述电容器电介质层进一步包括小于所述半导体衬底的总表面积的35％的面积。
16.根据权利要求1所述的电容器结构，其中所述电容器电介质层进一步包括在所述半导体衬底的总表面积的约25％与35％之间的面积。
17.一种方法，其包括：
提供半导体衬底；
形成覆盖所述半导体衬底的导电材料的电容器底板；
形成覆盖所述电容器底板的至少一部分的电容器电介质层，所述电容器电介质层具有至少6μm的厚度；
在所述电容器电介质层上形成梯度光致抗蚀剂层，所述梯度光致抗蚀剂层限定所述电容器电介质中的具有第一厚度的第一区，并且限定具有小于所述第一厚度的第二厚度的第二区；
蚀刻所述电容器电介质层以形成所述第一区、所述第二区，并且在所述第一区与所述第二区之间形成过渡区，所述过渡区具有从水平面倾斜大于约5度的倾斜顶表面；以及
形成覆盖所述电容器电介质层的所述第一区的至少一部分的顶板导体。
18.根据权利要求17所述的方法，其中形成所述电容器电介质层包括在单个沉积步骤中形成单片式电容器电介质层，其是从基本上由氧化物层和氧氮化物层组成的组中选择的一个层。
19.根据权利要求18所述的方法，其中在单个沉积步骤中形成进一步包括执行TEOS沉积。
20.根据权利要求17所述的方法，其中形成所述电容器电介质层进一步包括在一系列电介质沉积步骤中形成所述电容器电介质层以形成多个电介质层。
21.根据权利要求20所述的方法，其中形成所述多个电介质层包括形成一系列层，每一层选自基本上由氧化物层和氮氧化物层组成的组。
22.根据权利要求17所述的方法，其中形成所述电容器电介质层进一步包括一系列电介质沉积步骤以形成电介质的交替的压缩层和拉伸层。
23.根据权利要求17所述的方法，并且其进一步包括在所述底板与所述电容器电介质层之间形成至少一个绝缘层，所述绝缘层的厚度至少为3μm。
24.根据权利要求23所述的方法，其中所述电容器电介质层的厚度和所述至少一个绝缘层的厚度之和大于约9μm。
25.根据权利要求24所述的方法，其中所述电容器电介质层的面积小于所述半导体衬底的总面积的25％。
26.根据权利要求17所述的方法，并且其进一步包括在位于所述电容器电介质层的所述顶部与所述顶板导体之间的所述电容器电介质层上形成上层，所述上层包括氮化硅和氮氧化硅。
27.根据权利要求26所述的方法，并且其进一步包括通过光刻图案化和蚀刻工艺在所述上层中形成开口。
28.一种集成电路，其包括：
半导体衬底；
所述半导体衬底上的至少一个集成隔离电容器，所述至少一个集成隔离电容器进一步包括：
底板，其包括覆盖所述半导体衬底的导电层；
沉积的电容器电介质层，其覆盖所述底板的至少一部分，并且在第一区中具有大于约6μm的第一厚度并在第二区中具有小于所述第一厚度的第二厚度，并且具有从所述第一区延伸到所述第二区的倾斜过渡区，所述倾斜过渡区具有从水平面倾斜至少5度的上表面；以及
形成的顶板导体，其在所述第一区中覆盖所述电容器电介质层的至少一部分；
至少一个电路，其耦合到所述至少一个集成隔离电容器的所述底板；以及
集成电路终端，其耦合到所述至少一个集成隔离电容器的所述顶板，并且通过所述集成隔离电容器与所述至少一个电路流电隔离。
29.根据权利要求28所述的集成电路，其中所述至少一个集成隔离电容器进一步包括设置在所述底板与所述电容器电介质层的所述底部之间的至少一个电介质材料层。
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