CN102903629A - 光敏化合物梯度光刻胶 - Google Patents

光敏化合物梯度光刻胶 Download PDF

Info

Publication number
CN102903629A
CN102903629A CN2012101715962A CN201210171596A CN102903629A CN 102903629 A CN102903629 A CN 102903629A CN 2012101715962 A CN2012101715962 A CN 2012101715962A CN 201210171596 A CN201210171596 A CN 201210171596A CN 102903629 A CN102903629 A CN 102903629A
Authority
CN
China
Prior art keywords
concentration
photoresist
substrate
photoresist layer
dry film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012101715962A
Other languages
English (en)
Other versions
CN102903629B (zh
Inventor
余振华
刘重希
郭宏瑞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN102903629A publication Critical patent/CN102903629A/zh
Application granted granted Critical
Publication of CN102903629B publication Critical patent/CN102903629B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/0045—Photosensitive materials with organic non-macromolecular light-sensitive compounds not otherwise provided for, e.g. dissolution inhibitors
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/095—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers having more than one photosensitive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24146—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82106—Forming a build-up interconnect by subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Architecture (AREA)
  • Structural Engineering (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供了用于在半导体衬底的上方形成光刻胶的系统和方法。一个实施例包括具有浓度梯度的光刻胶。可通过使用一系列干膜光刻胶来形成浓度梯度，其中，每个独立的干膜光刻胶均具有不同浓度。各个干膜光刻胶可以独立形成，然后在图样化之前被放置到半导体衬底上。一旦被图样化，穿过光刻胶的开口可具有楔形侧壁，从而允许晶种层更好的覆盖和更均匀的工艺来形成穿过光刻胶的导电材料。

Description

光敏化合物梯度光刻胶
技术领域
本发明涉及半导体领域，更具体地，涉及光敏化合物梯度光刻胶。
背景技术
通常，通过首先在晶片或管芯的上方涂覆光刻胶来对诸如堆叠封装（POP）的封装内的晶片或管芯制造电接触。然后，光刻胶可以被平面化以露出晶片或管芯期望制造接触的部分。可以通过将光刻胶暴露给诸如光的辐射来执行图样化，以激活可组成光刻胶的一种成分的光敏化合物。然后，正显影剂或负显影剂可用于去除露出的光刻胶（适用于负显影剂）或者去除未露出的光刻胶（适用于正显影剂）。
一旦光刻胶被显影和图样化，就可以通过在图样化的光刻胶中形成导电材料以制造电连接，以形成针对露出的晶片或管芯的电连接。导电材料可以通过首先在光刻胶的上方并沿着图样化光刻胶的侧壁涂覆晶种层来形成。然后，可以在电镀工艺中使用晶种层以将导电材料电镀到图样化光刻胶的上方及其中，从而向下面的晶片或管芯提供期望的电连接。
然而，由于晶种层被用于形成导电材料，所以如果发生关于晶种层的阶梯覆盖的间隙或其他问题，则会产生问题。如果执行溅射来形成晶种层且光刻胶具有垂直侧壁，则尤其沿着光刻胶的侧壁普遍存在这些阶梯。这件间隙又会引起间隙、不平坦电镀或其他问题的发生，同时晶种层被用作用于导电材料后续电镀的引发物。
发明内容
为解决上述问题，本发明提供了一种半导体器件，包括：衬底；以及光刻胶，位于衬底的上方，光刻胶包括光敏化合物，光敏化合物随着光刻胶远离衬底延伸而具有浓度梯度。
其中，衬底进一步包括：第一半导体衬底；以及管芯，位于第一半导体衬底的上方。
其中，光刻胶进一步包括：第一光刻胶层，具有第一浓度的光敏化合物；以及第二光刻胶层，具有第二浓度的光敏化合物，第二浓度小于第一浓度。
其中，第一浓度是达到预期临界程度的浓度。
其中，光刻胶进一步包括：第三光刻胶层，具有第三浓度的光敏化合物，第三浓度小于第二浓度；以及第四光刻胶层，具有第四浓度的光敏化合物，第四浓度小于第三浓度。
其中，浓度梯度随着光刻胶远离衬底延伸而具有减小的浓度。
该半导体器件还包括穿过光刻胶的开口，开口具有楔形侧壁。
其中，浓度梯度具有阶梯状。
此外，一种半导体器件，包括：第一衬底和位于第一衬底上方的第二衬底；光刻胶，位于第一衬底和第二衬底上方，光刻胶具有与衬底相邻的第一浓度的光敏化合物以及位于从第一衬底去除的点处的第二浓度的光敏化合物，第二浓度小于第一浓度；第一接触件，延伸穿过光刻胶并且与第一衬底电连接，第一接触具有第一楔形侧壁；以及第二接触件，延伸穿过光刻胶并且与第二衬底电连接，第二接触具有第二楔形侧壁。
其中，第一衬底是半导体衬底，第二衬底为半导体管芯。
其中，在第一浓度和第二浓度之间呈阶梯状。
其中，光刻胶为干膜光刻胶。
其中，干膜光刻胶进一步包括：第一层，具有第一浓度的光敏化合物，第一层与第一衬底相邻；以及第二层，具有第二浓度的光敏化合物，其中，第二层位于第一层上方，并且第二浓度小于第一浓度。
该半导体器件还包括：第三层，具有第三浓度的光敏化合物，其中，第三层位于第二层上方，并且第三浓度小于第二浓度；以及第四层，具有第四浓度的光敏化合物，其中，第四层位于第三层上方，并且第四浓度小于第三浓度。
此外，一种形成半导体器件的方法，方法包括：在衬底的上方放置第一光刻胶层，第一光刻胶层具有第一浓度的光敏化合物；在第一光刻胶层的上方放置第二光刻胶层，第二光刻胶层具有第二浓度的光敏化合物，第二浓度不同于第一浓度；以及图样化第一光刻胶层和第二光刻胶层，以形成穿过第一光刻胶层和第二光刻胶层的第一开口。
其中，衬底进一步包括第一晶片和第一管芯，第一管芯连接至第一晶片。
该方法，还包括：在第二光刻胶层的上方放置第三光刻胶层，第三光刻胶层具有第三浓度的光敏化合物，第三浓度小于第二浓度。
该方法，还包括：在衬底的上方放置第一光刻胶层之前，将第一光刻胶层形成为具有第一浓度的光敏化合物的第一干膜光刻胶；以及在第一光刻胶层的上方放置第二光刻胶层之前，将第二光刻胶层形成为具有第二浓度的光敏化合物的第二干膜光刻胶。
第二浓度小于第一浓度。
该方法还包括：在第一开口内沉积晶种层；以及在第一开口中形成导电材料。
附图说明
为了更好地理解实施例及其优点，现在结合附图进行以下描述，其中：
图1示出了根据实施例的具有第一晶片和第一管芯的堆叠封装；
图2示出了根据实施例的形成在第一晶片和第一管芯上方的第一光刻胶；
图3示出了根据实施例的形成干膜抗蚀剂的方法；
图4示出了根据实施例的第一光刻胶的图样化；
图5示出了根据实施例的形成在第一光刻胶上方的晶种层；
图6示出了根据实施例的形成在晶种层上的第二光刻胶；
图7示出了根据实施例的形成在第一光刻胶内的导电材料。
除非另有指定，否则不同图中的对应数字和符合通常是指对应的部件。附图清楚示出了实施例的相关方面并且不是必须按比例绘制。
具体实施方式
以下详细讨论实施例的制造和使用。然而，应该理解，实施例提供了许多可以在各种特定环境下具体化的可应用发明概念。所讨论的特定实施仅仅示出了制造和使用实施例的具体方式，而不用于限制实施例的范围。
参照特定环境（即，用于半导体处理的梯度光刻胶）中的实施例来描述下面的实施例。然而，实施例还可以应用于其他光敏化合物。
现在，参照图1，示出了具有第一晶片103和第一管芯105的堆叠封装（POP）系统100。在一个实施例中，第一晶片103可以为例如多个逻辑管芯（在图1中没有单独示出），第一管芯105可以为例如与第一晶片103上的对应管芯中的一个连接来协作工作的存储器管芯。然而，本领域的技术人员应该意识到，第一晶片103和第一管芯105的精确功能不限于所描述的实施例，并且第一晶片103和第一管芯105可选地具有其他结构（诸如，存储器堆叠系统，memory-on-memory stacked system）。可选地，该结构和任何其他适当的封装结构可以被利用同时仍然在实施例的范围内。
第一晶片103可包括第一衬底107、第一衬底107上的第一有源层109、第一钝化层111以及穿过第一钝化层111的第一接触113。第一衬底107可包括体硅、掺杂或未掺杂或者绝缘体上硅（SOI）衬底的有源层。通常，SOI衬底包括诸如硅、锗、硅锗、SOI、绝缘体上硅锗（SGOI）或它们的组合的半导体材料层。可以使用的其他衬底包括多层衬底、梯度衬底或混合定向衬底。
第一有源层109可包括有源器件和金属层（在图1中未单独示出）。有源器件可包括各种有源器件（诸如电容器、电阻器、电感器等），用于在第一衬底107上生成设计的期望结构和功能要求。在第一衬底107内或表面上，可使用任何适当的方法来形成有源器件。
金属层被形成在第一衬底107和有源器件的上方，并且被设计为连接各种有源器件来形成功能电路。虽然在图1中与有源器件一起表示为单层，但金属层由电介质和导电材料的交替层来形成，并且可以通过任何适当的工艺（诸如沉积、镶嵌、双镶嵌等）来形成。在一个实施例中，可以存在四个金属层通过至少一个层间电介质层（ILD）与第一衬底107分离，但是金属层的精确数量依赖于第一衬底107的设计。
第一钝化层111可以形成在第一有源层109的上方，以提供针对曝光所引起的物理和环境损害的保护。第一钝化层111可以由诸如硅氧化物、硅氮化物、低k电介质（诸如碳掺杂氧化物）、超低k电介质（诸如多孔碳掺杂硅氧化物）、它们的组合等的一种或多种适合的电介质材料制成。可以通过诸如化学气相沉积（CVD）的工艺来形成第一钝化层111，尽管还可以使用任何适当的工艺，并且其可以具有大约0.5μm和大约5μm之间的厚度，诸如大约
Figure BDA00001697462200051
第一接触113可以形成为穿过第一钝化层111，以为下面的第一有源层109提供电接触。第一接触113可以由铝形成，尽管还可以可选地使用任何适当的导电材料。此外，可以使用任何适当的工艺（诸如镶嵌工艺）来形成第一接触113，或者可以通过沉积和掩模/蚀刻工艺在形成第一钝化层111之前形成。可以可选地使用用于形成第一接触113的任何适当的方法。
第一管芯105可包括第二衬底117、第二有源层119、第二钝化层121以及被形成为穿过第二钝化层121的第二接触123。在一个实施例中，第二衬底117可以类似于第一衬底107，第二有源层119可以类似于第一有源层109，第二钝化层121可以类似于第一钝化层111，以及第二接触123可以类似于第一接触113。然而，本领域的技术人员应该意识到，虽然这些结构可以类似于第一晶片103中的结构，但这不用于限制本实施例，任何其他适当的结构都可以可选地形成在第一管芯105上，同时仍然在实施例的范围之内。第一管芯105可以通过例如球栅阵列（未示出）连接至第一晶片103。
图2示出了在第一晶片103和第一管芯105的上方形成第一光刻胶201。第一光刻胶201可包括溶解在溶剂中的光敏化合物（PAC）和聚合树脂的混合物。溶剂可以包括任何适当的溶剂，诸如n-甲基吡咯烷酮（NMP）、乙二醇醚，诸如2-甲氧基乙基醚（二甘醇二甲醚）、乙二醇一甲基醚、丙二醇一甲基醚；乳酸盐类，诸如乳酸乙酯或乳酸甲酯；丙酸盐，诸如丙酸甲酯、丙酸乙酯和乙氧基丙酸乙酯；或者酮，诸如甲基乙基酮、环己酮和2-庚酮、这些物质的适当组合等。
PAC可以为诸如光生酸剂、光产碱剂或自由基发生剂等的光敏成分，并且PAC可以是正性或负性。在PAC为光生酸剂的实施例中，PAC可包括卤代三嗪、鎓盐、磺酸酯、卤代磺酰氧基二甲酰亚胺、重氮二砜类（diazodisulfones）、α-氰基氧基胺-磺酸酯、酰亚胺磺酸酯、酮重氮基砜（ketodiazosulfones）、磺酰基重氮甲酸酯、1,2-二（芳基磺酰）肼、这些物质的适当组合等。
在PAC为自由基发生剂的实施例中，PAC可包括n-苯基甘氨酸、芳族酮（诸如二苯甲酮、N,N'-四甲基-4,4'-二氨基二苯甲酮[米希勒酮]、N,N'-四乙基-4,4'-二氨基二苯甲酮、4-甲氧基-4'-二甲基氨基二苯甲酮、3,3'-二甲基-4-甲氧基二苯甲酮、p,p′-双（二甲基氨基）二苯甲酮、p,p′-双（二乙基氨基）二苯甲酮、蒽醌、2-乙基蒽醌、萘醌和菲醌）、安息香类（诸如安息香、安息香甲醚、安息香乙醚、安息香异丙醚、安息香正丁基醚、安息香苯基醚、甲基安息香和乙基安息香）、苄基衍生物（诸如联苄基、苄基二苯基二硫化物和苄基二甲基缩酮）、吖啶衍生物（诸如9-苯基吖啶和1,7-双（9-吖啶基）庚烷）、噻吨酮（诸如2-氯噻吨酮、2-甲基噻吨酮、2,4-二乙基噻吨酮、2,4-二甲基噻吨酮和2-异丙基噻吨酮）、苯乙酮类（诸如1,1-二氯苯乙酮、p-叔丁基二氯-苯乙酮、2,2-二乙氧基苯乙酮、2,2-二甲氧基-2-苯基苯乙酮和2,2-二氯-4-苯氧基苯乙酮）、2,4,5-三芳基咪唑二聚体（诸如2-（邻氯苯基）-4,5-二苯基咪唑二聚体、2-（邻氯苯基）-4,5-二-间甲氧基苯基咪唑二聚体、2-（邻氟苯基）-4,5-二苯基咪唑二聚体、2-（邻甲氧基苯基）-4,5-二苯基咪唑二聚体、2-（对甲氧基苯）-4,5-二苯基咪唑二聚体、2,4-二（对甲氧基苯）-5-苯基咪唑二聚体、2-（2,4-二甲氧基苯）-4,5,-二苯基咪唑二聚体和2-（对甲基巯基苯基）-4,5,-二苯基咪唑二聚体）、这些物质的适当组合等。
在PAC为光产碱剂的实施例中，PAC可以包括二硫代氨基甲酸季铵盐、α-氨基酮、含肟-尿烷的分子（诸如双二苯甲酮肟六亚甲基二尿烷（dibenzophenoneoxime hexamethylene diurethan））、四有机硼酸铵盐（ammonium tetraorganylborate salts）和N-（2-硝基苄氧基羰基）环胺、这些物质的适当组合等。然而，本领域的技术人员应该意识到，这里所列出的化学化合物仅仅是PAC的示例性实例，而不用于将本实施例限于所具体描述的这些PAC。可以可选地利用任何适当的PAC，并且所有的这些PAC均完全包括在本实施例的范围之内。
例如，聚合树脂可包括聚合单位，其可以包括一种或多种烯属或炔属不饱和单体。这种单体可包括但不限于聚降冰片烯、（甲基）丙烯酸、（甲基）丙烯酰胺、烷基（甲基）丙烯酸酯、烯基（甲基）丙烯酸酯、芳香族（甲基）丙烯酸酯、乙烯基芳族单体、包含氮的化合物和它们的硫代类似物、取代的乙烯单体、环烯烃、取代的环烯烃、这些物质的适当组合等。此外，聚合单体可包括均聚物和共聚物。
第一光刻胶201还可以包括帮助第一光刻胶201的放置、曝光、显影和去除的其他材料。这些材料可包括表面活性剂、光化和着色染料、交联剂、抗条纹剂（anti-striation agents）、可塑剂、增速剂、感光剂（sensitizer）、这些物质的组合等。这些和其他添加物完全包括在实施例的范围之内。
在一个实施例中，第一光刻胶201内的PAC可具有浓度梯度。该浓度梯度可在第一晶片103的附近具有高浓度PAC以及在远离第一晶片103的点处具有减小的浓度。换句话说，第一光刻胶201中PAC的浓度可以随着第一光刻胶201远离第一晶片103而变小。
为了实现PAC的这种浓度，第一光刻胶201可以为干膜光刻胶，并且可包括多个独立的干膜光刻胶层，诸如第一干膜光刻胶层203、第二干膜光刻胶层205、第三干膜光刻胶层207和第四干膜光刻胶层209。在一个实施例中，第一干膜光刻胶层203、第二干膜光刻胶层205、第三干膜光刻胶层207和第四干膜光刻胶层209可分别具有不同的PAC浓度，使得第一光刻胶201中PAC的百分比具有梯度，并且以阶梯形式从第一干膜光刻胶层203到第四干膜光刻胶层209减小。
在具体实施例中，第一干膜光刻胶层203可具有足以达到预期的目标临界尺寸的PAC（与树脂和其他添加物一起在溶剂中）浓度。例如，在目标临界尺寸为100μm的实施例中，PAC的浓度可以为例如70%和100%之间（诸如大约85%）。第一干膜光刻胶层203中达到目标尺寸的该浓度可以看作是具有100%PAC的浓度，因为存在达到目标临界尺寸的PAC的全浓度。
第二干膜光刻胶层205可具有减小的PAC百分比，使得第二干膜光刻胶层205中PAC的浓度可以比第一干膜光刻胶203中PAC的浓度小约10%，或者大约90%PAC的浓度（相对于第一干膜光刻胶203中的100%浓度）。浓度梯度可以继续，使得第三干膜光刻胶层207（相对于第一干膜光刻胶203的浓度）具有大约80%的PAC浓度，以及第四干膜光刻胶层209（相对于第一干膜光刻胶203的浓度）具有大约70%的PAC浓度。然而，这里所示出的精确数字只是解释的目的，并不以任何方式来限制本实施例。可以使用第一光刻胶201内PAC的任何适当的浓度梯度，同时仍然包括在实施例的范围之内。
可以在将第一干膜光刻胶层203、第二干膜光刻胶层205、第三干膜光刻胶层207和第四干膜光刻胶层209放置在第一晶片103和第一管芯105的上方之前将它们形成为独立的对应层来在第一光刻胶201中形成浓度梯度。这些独立的每一个对应层都可以被形成为独立的对应PAC浓度，诸如第二干膜光刻胶层205的90%的PAC浓度和第三干膜光刻胶层207的80%的PAC浓度。一旦独立地形成各个层，第一干膜光刻胶层203、第二干膜光刻胶层205、第三干膜光刻胶层207和第四干膜光刻胶层209可以通过诸如层压或冷轧的工艺分别顺序放置在第一晶片103和第一管芯105的上方。
图3示出了干膜系统300和工艺，通过其可以形成第一干膜光刻胶层203、第二干膜光刻胶层205、第三干膜光刻胶层207和第四干膜光刻胶层209。在干膜系统300中，通常首先看到，用于第一干膜光刻胶层203、第二干膜光刻胶层205、第三干膜光刻胶层207和第四干膜光刻胶层209的原材料304可以在混合室301中进入干膜系统300，并在溶解箱302中使用或存储。例如，原材料304可包括上面参照图2描述的聚合树脂、PAC、溶剂等。混合室301可接受原材料304用于感光混合，并且例如在混合箱303中将原材料304混合以实现混合物309，其中，混合物309具有期望组成的固定成分（下面对于每一层进行详细描述）。
一旦已经实现了用于干膜光刻胶（例如，第二干膜光刻胶205）的适当混合物309，混合物309就可以通过变形室308，并在进入涂布室311之前通过变形箱310和过滤器312。涂布室311可以将混合物309涂覆到基膜313上以向混合物309提供支持和可操作性。例如，基膜313可以为源自聚对苯二甲酸乙二醇酯的聚酯膜，尽管还可以可选地利用用于基膜313的任何其他适当的材料。例如，基膜313可以为16μm、19μm或25μm，尽管这些数字仅仅是示例性的目的，并且还可以可选地使用任何适当的厚度。
在涂布室311中，可以使用例如涂布机315将混合物309涂覆至基膜313。涂布机315可以为例如反辊涂布器、凹版涂布器、棒式涂布器、气刀涂布器或者其他适当的涂布机，并且可以将混合物309涂覆至基膜313以形成涂布基膜317。然后，涂布基膜317可以离开涂布室311并进入干燥器319，其中，涂布干膜317可以以大约80℃和大约110℃之间的温度（诸如大约100℃）干燥大约1小时和大约2小时之间的时间（诸如大约1.5小时）。
一旦被干燥，涂布基膜317可以被送至层压室（laminate room）321，其中，其可以通过缺陷监测设备323和厚度设备325来用于质量控制。一旦涂布基膜317被确定为可接受，则涂布基膜317就可以与覆盖膜327层压以形成最终的干膜光刻胶329。例如，覆盖膜327可以为聚酯覆盖膜，其具有大约15mm和大约40mm之间的厚度，诸如大约20mm。然而，可以可选地使用用于覆盖膜327的任何适当的材料和厚度。
最终的干膜光刻胶329可以存储在第一仓库331中，被送至割缝加工室333，其中，可以使用例如切割机335将最终的干膜光刻胶329切割为期望的形状和大小。一旦最终的干膜光刻胶329被成型，其可以再次存储在第二仓库337中，直到其准备用于运输339和用于最终使用。
虽然可以使用类似工艺形成第一干膜光刻胶层203、第二干膜光刻胶层205、第三干膜光刻胶层207和第四干膜光刻胶层209，但可以改变混合物309中的原材料和它们对应的浓度以形成第一干膜光刻胶层203、第二干膜光刻胶层205、第三干膜光刻胶层207和第四干膜光刻胶层209。首先关注第一干膜光刻胶层203，第一干膜光刻胶层203可以仅由PAC制造，而没有其他组成（诸如聚合树脂或溶剂）在混合室301内被添加至PAC，并且只有PAC被涂覆至基膜313，然后被覆盖膜327所覆盖。因此，第一干膜光刻胶层203为100%PAC。
可以通过以使得用于形成第二干膜光刻胶层205的混合物309具有大约90%的PAC浓度的这种量来添加聚酯树、溶剂和其他添加物来形成第二干膜光刻胶层205。类似地，可以通过以使得用于形成第三干膜光刻胶层207的混合物309具有大约80%的PAC浓度的这种量来添加聚酯树、溶剂和其他添加物来形成第三干膜光刻胶层207，以及可以通过以使得用于形成第四干膜光刻胶层209的混合物309具有大约70%的PAC浓度的这种量来添加聚酯树、溶剂和其他添加物来形成第四干膜光刻胶层209。然而，随着列出这些量作为示例性实例，但本领域的技术人员应该意识到，这些仅仅是实例，可以利用任何适当的浓度来形成预期的浓度梯度。
现在，返回图2，一旦已经形成了第一干膜光刻胶层203、第二干膜光刻胶层205、第三干膜光刻胶层207和第四干膜光刻胶层209，就可以将第一干膜光刻胶层203、第二干膜光刻胶层205、第三干膜光刻胶层207和第四干膜光刻胶层209的每一个放置在第一晶片103和第一管芯105的上方。例如，可以通过将第一干膜光刻胶层203、第二干膜光刻胶层205、第三干膜光刻胶层207和第四干膜光刻胶层209层叠在第一晶片103和第一管芯105的上方来顺序执行第一干膜光刻胶层203、第二干膜光刻胶层205、第三干膜光刻胶层207和第四干膜光刻胶层209的放置。然而，可以可选地利用顺序放置第一干膜光刻胶层203、第二干膜光刻胶层205、第三干膜光刻胶层207和第四干膜光刻胶层209的任何适当的方法。
将第一干膜光刻胶层203的层叠作为示例性实例，可以将具有适当PAC浓度（例如，用于第一干膜光刻胶329的100%PAC）的最终干膜光刻胶329放到层压机（未示出）中。层压机可以顺序从最终的干膜光刻胶329上去除基膜以露出混合物309，然后使混合物309与第一晶片103和第一管芯105接触。一旦混合物309已经接合至第一晶片103和第一管芯105，层压机就可以随后去除覆盖膜327，从而将混合物309/第一干膜光刻胶层203留在第一晶片103和第一管芯105上。然后，使用类似的工艺将剩余的第二干膜光刻胶层205、第三干膜光刻胶层207和第四干膜光刻胶层209类似地放置在第一干膜光刻胶层203上。
通过顺序地将第一干膜光刻胶层203、第二干膜光刻胶层205、第三干膜光刻胶层207和第四干膜光刻胶层209（每一个都具有不同的PAC浓度）放置在第一晶片103和第一管芯105上，可以在第一光刻胶201内形成PAC的浓度梯度。在上述具体实施例中，该浓度梯度可以开始于与第一晶片103相邻的100%PAC浓度（在第一干膜光刻胶层203中），并且随着每个其他层层压到第一晶片103和第一管芯105上以阶梯浓度减小。
图4示出了一旦具有浓度梯度的第一光刻胶201被层压第一晶片103和第一管芯105的上方，第一光刻胶201就被图样化以形成针对第一晶片103的第一开口401和针对第一管芯105的第二开口403。可以通过将光刻胶203暴露给诸如光的辐射形式以激活光刻胶203的这些部分内的PAC被曝光来对光刻胶203进行图样化。然后，第一光刻胶201可以被暴露给显影剂以去除暴露的那些部分（如果使用正性显影剂）或者没有暴露的那些部分（如果使用负性显影剂）。
然而，虽然可以利用具有PAC的恒定浓度的光刻胶来形成垂直侧壁，但通过上面参照图2描述的在第一光刻胶201中具有浓度梯度，第一开口401和第二开口403的侧壁405可以随着显影工艺而呈楔形（tapered），使得具有较高PAC浓度的区域比具有较低PAC浓度的区域具有较弱的涂覆。换句话说，PAC的浓度越大，树脂中聚合物之间的交联越大，开口变得就越大。如此，在上面参照目标临界尺寸为100μm的实施例中，第一干膜光刻胶203（具有100%PAC）可获得大约100μm的开口，而第二干膜光刻胶205（具有90%PAC）可获得大约110μm的开口。这些楔形侧壁405使得随后沉积的晶种层501（下面参照图5进行描述）更加均匀地被沉积。这种更加均匀的沉积可以减小或消除在沉积工艺期间形成的间隙。
图5示出了在第一光刻胶201的上方以及沿着第一开口401和第二开口403的侧壁405和底部形成晶种层501。晶种层501可用作（下面参照图7进行描述的）材料的进一步沉积的引发剂。晶种层501可通过PVD、CVD、溅射等来沉积，并且可以由铜、镍、金、钛铜合金、这些物质的组合等来形成，虽然可以可选地根据需要使用其他方法和材料。此外，晶种层501可具有大约
Figure BDA00001697462200121
和大约
Figure BDA00001697462200122
之间的厚度。
图6示出了一旦已经形成了晶种层501就在晶种层501的上方形成第二光刻胶601。第二光刻胶601可以由与第一光刻胶201类似材料和以类似的方式来形成，诸如通过将具有不同PAC浓度的一系列干膜光刻胶层层压到晶种层501上，以在第二光刻胶601内获得PAC的浓度梯度。可选地，第二光刻胶601可以为干式或湿式光刻胶，其中，在第二光刻胶601内具有恒定的PAC浓度。
在第二光刻胶601被放置在晶种层501上方之后，第二光刻胶601可以被图样化以覆盖晶种层501中不期望进行随后电镀（下面参照图7进行描述）的部分。为了图样化第二光刻胶601，第二光刻胶601可以以期望的图样被暴露给诸如光的辐射，以激活第二光刻胶601内的PAC。在曝光之后，然后可以使用例如负型或正型显影剂对第二光刻胶进行显影，以露出晶种层501中预期被电镀的区域。
在第二光刻胶601被图样化之后，可以在第一开口401和第二开口403内形成导电材料701，以提供针对第一晶片103和第一管芯105的电连接。导电材料701可包括铜，尽管可以可选地使用其他适当的材料，诸如铝、合金、掺杂多晶硅、它们的组合等。导电材料701可以被形成为具有大约0.3μm和大约0.6μm之间的厚度（诸如大约0.5μm），并且可以通过将铜电镀到晶种层501的露出部分（这些部分没有被第二光刻胶601覆盖）上来形成，尽管可以可选地使用用于形成导电材料701的任何适当的可选工艺。
通过利用具有PAC的浓度梯度的光刻胶，通过光刻胶随后形成的开口的侧壁可以为楔形。这种楔形可以帮助防止在晶种层的沉积期间发生间隙和其他覆盖问题。没有由晶种层引起这些问题，将晶种层用作引发剂而随后形成的导电材料与存在这些问题相比可以被形成为更加均匀和一致。
在一个实施例中，提供了包括衬底和衬底上方的光刻胶的半导体器件。光刻胶包括光敏化合物，光敏化合物随着光刻胶远离衬底延伸而具有浓度梯度。
在另一个实施例中，提供了包括第一衬底和第一衬底上方的第二衬底的半导体器件。光刻胶在第一衬底和第二衬底之上，光刻胶具有与第一衬底相邻的第一浓度的光敏化合物以及从第一衬底开始移动的点处的第二浓度的光敏化合物，光敏化合物的第二浓度小于光敏化合物的第一浓度。第一接触延伸穿过光刻胶并且与第一衬底电连接，第一接触具有第一楔形侧壁，以及第二接触延伸穿过光刻胶并且与第二衬底电连接，第二接触具有第二楔形侧壁。
在另一实施例中，提供了一种用于形成半导体器件的方法。该方法包括：在衬底的上方放置第一光刻胶层，第一光刻胶层具有第一浓度的光敏化合物；以及在第一光刻胶层的上方放置第二光刻胶层，第二光刻胶层具有第二浓度的光敏化合物，光敏化合物的第二浓度不同于光敏化合物的第一浓度。第一光刻胶层和第二光刻胶层被图样化，以形成穿过第一光刻胶层和第二光刻胶层的开口。
尽管已经详细描述了本发明的实施例及其优点，但应该理解，在不背离由所附权利要求限定的本公开的精神和范围的情况下，可以进行各种改变、替换和修改。例如，可以调整所使用的精确光敏化合物或所使用的精确浓度，同时仍然在实施例的范围之内。
此外，本申请的范围不限于说明书中描述的处理、机器、制造、物质组成、装置、方法和步骤的特定实施例。如本领域的技术人员可以从本发明实施例的公开所容易理解的，可以根据本公开利用现有或稍后开发的执行与本文所描述对应实施例基本相同的功能并实现基本相同结果的处理、机器、制造、物质组成、装置、方法或步骤。因此，所附权利要求用于在它们的范围内包括这些处理、机器、制造、物质组成、装置、方法或步骤。

Claims (10)

1.一种半导体器件，包括：
衬底；以及
光刻胶，位于所述衬底的上方，所述光刻胶包括光敏化合物，所述光敏化合物随着所述光刻胶远离所述衬底延伸而具有浓度梯度。
2.根据权利要求1所述的半导体器件，其中，所述衬底进一步包括：
第一半导体衬底；以及
管芯，位于所述第一半导体衬底的上方。
3.根据权利要求1所述的半导体器件，其中，所述光刻胶进一步包括：
第一光刻胶层，具有第一浓度的光敏化合物；以及
第二光刻胶层，具有第二浓度的光敏化合物，所述第二浓度小于所述第一浓度。
4.根据权利要求3所述的半导体器件，其中，所述第一浓度是达到预期临界程度的浓度。
5.根据权利要求3所述的半导体器件，其中，所述光刻胶进一步包括：
第三光刻胶层，具有第三浓度的光敏化合物，所述第三浓度小于所述第二浓度；以及
第四光刻胶层，具有第四浓度的光敏化合物，所述第四浓度小于所述第三浓度。
6.根据权利要求1所述的半导体器件，其中，所述浓度梯度随着所述光刻胶远离所述衬底延伸而具有减小的浓度。
7.根据权利要求1所述的半导体器件，还包括穿过所述光刻胶的开口，所述开口具有楔形侧壁。
8.根据权利要求1所述的半导体器件，其中，所述浓度梯度具有阶梯状。
9.一种半导体器件，包括：
第一衬底和位于所述第一衬底上方的第二衬底；
光刻胶，位于所述第一衬底和所述第二衬底上方，所述光刻胶具有与所述衬底相邻的第一浓度的光敏化合物以及位于从所述第一衬底去除的点处的第二浓度的光敏化合物，所述第二浓度小于所述第一浓度；
第一接触件，延伸穿过所述光刻胶并且与所述第一衬底电连接，所述第一接触具有第一楔形侧壁；以及
第二接触件，延伸穿过所述光刻胶并且与所述第二衬底电连接，所述第二接触具有第二楔形侧壁。
10.一种形成半导体器件的方法，所述方法包括：
在衬底的上方放置第一光刻胶层，所述第一光刻胶层具有第一浓度的光敏化合物；
在所述第一光刻胶层的上方放置第二光刻胶层，所述第二光刻胶层具有第二浓度的光敏化合物，所述第二浓度不同于所述第一浓度；以及
图样化所述第一光刻胶层和所述第二光刻胶层，以形成穿过所述第一光刻胶层和所述第二光刻胶层的第一开口。
CN201210171596.2A 2011-07-27 2012-05-29 光敏化合物梯度光刻胶 Active CN102903629B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/192,113 2011-07-27
US13/192,113 US8647796B2 (en) 2011-07-27 2011-07-27 Photoactive compound gradient photoresist

Publications (2)

Publication Number Publication Date
CN102903629A true CN102903629A (zh) 2013-01-30
CN102903629B CN102903629B (zh) 2015-10-28

Family

ID=47575813

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210171596.2A Active CN102903629B (zh) 2011-07-27 2012-05-29 光敏化合物梯度光刻胶

Country Status (2)

Country Link
US (2) US8647796B2 (zh)
CN (1) CN102903629B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107078168A (zh) * 2014-11-06 2017-08-18 德克萨斯仪器股份有限公司 用于高电压集成电路电容器的方法和设备
CN114545734A (zh) * 2022-03-09 2022-05-27 珠海市能动科技光学产业有限公司 一种阻焊干膜光阻剂、其制备方法及应用

Families Citing this family (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101572600B1 (ko) * 2007-10-10 2015-11-27 테세라, 인코포레이티드 다층 배선 요소와 마이크로전자 요소가 실장된 어셈블리
US9046785B2 (en) 2009-12-30 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus of patterning a semiconductor device
JP5705103B2 (ja) * 2011-12-26 2015-04-22 株式会社東芝 パターン形成方法
US9293402B2 (en) 2012-04-13 2016-03-22 Lapis Semiconductor Co., Ltd. Device with pillar-shaped components
US8936903B2 (en) 2013-03-09 2015-01-20 Taiwan Semiconductor Manufacturing Company, Ltd. Photo-resist with floating acid
US9184054B1 (en) 2014-04-25 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US20160064239A1 (en) 2014-08-28 2016-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Integrated Circuit Patterning
US9678422B2 (en) 2014-09-30 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Photoacid generator bound to floating additive polymer
US9543165B2 (en) 2015-02-13 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating semiconductor device
US10082734B2 (en) 2015-02-13 2018-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Composition and method for lithography patterning
US9958779B2 (en) 2015-02-13 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Photoresist additive for outgassing reduction and out-of-band radiation absorption
US9412649B1 (en) 2015-02-13 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating semiconductor device
US9864275B2 (en) 2015-02-26 2018-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Lithographic resist with floating protectant
US9810990B2 (en) 2015-03-16 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Chemical treatment for lithography improvement in a negative tone development process
US10421867B2 (en) 2015-03-16 2019-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Priming material for substrate coating
US9704711B2 (en) 2015-03-27 2017-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-based middle layer composition
US9543159B2 (en) 2015-03-27 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning process of a semiconductor structure with a wet strippable middle layer
US9570285B2 (en) 2015-04-17 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Cleaning composition and methods thereof
US9891522B2 (en) 2015-05-18 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method and composition of a chemically amplified copolymer resist
US9772559B2 (en) 2015-05-18 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Patterned photoresist removal
US10655019B2 (en) 2015-06-30 2020-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Priming material for substrate coating
US10394126B2 (en) 2015-07-17 2019-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Photolithography process and materials
US10466593B2 (en) 2015-07-29 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus of patterning a semiconductor device
US10007177B2 (en) 2015-08-21 2018-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method to define multiple layer patterns using double exposures
US9612536B2 (en) 2015-08-31 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Developer for lithography
US9927707B2 (en) 2015-08-31 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Developer for lithography
US9941125B2 (en) 2015-08-31 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9983474B2 (en) 2015-09-11 2018-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Photoresist having sensitizer bonded to acid generator
US9892914B2 (en) 2015-10-20 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd Orientation layer for directed self-assembly patterning process
US10794872B2 (en) 2015-11-16 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Acoustic measurement of fabrication equipment clearance
US10503070B2 (en) 2015-12-10 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Photosensitive material and method of lithography
US10090357B2 (en) 2015-12-29 2018-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of using a surfactant-containing shrinkage material to prevent photoresist pattern collapse caused by capillary forces
US9711604B1 (en) 2015-12-31 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Loading effect reduction through multiple coat-etch processes
US9768022B2 (en) 2016-01-27 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Advanced cross-linkable layer over a substrate
US10036957B2 (en) 2016-01-29 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Post development treatment method and material for shrinking critical dimension of photoresist layer
US10438948B2 (en) 2016-01-29 2019-10-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method and device of preventing merging of resist-protection-oxide (RPO) between adjacent structures
US11822251B2 (en) 2016-02-09 2023-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Photoresist with polar-acid-labile-group
US9921480B2 (en) 2016-02-10 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd Extreme ultraviolet photoresist
US10114291B2 (en) 2016-03-04 2018-10-30 Taiwan Semiconductor Manufacturing Co., Ltd. Grafting agent for forming spacer layer
US10018920B2 (en) 2016-03-04 2018-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Lithography patterning with a gas phase resist
US10056256B2 (en) 2016-03-16 2018-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of priming photoresist before application of a shrink material in a lithography process
US9857684B2 (en) 2016-03-17 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon-containing photoresist for lithography
US10825684B2 (en) 2016-03-18 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Material composition and methods thereof
US9891528B2 (en) 2016-05-02 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Extreme ultraviolet lithography with reduced exposure dose and negative tone development
US10177001B2 (en) 2016-05-31 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Surface modifying material for semiconductor device fabrication
US9711367B1 (en) 2016-06-01 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor method with wafer edge modification
US10866516B2 (en) 2016-08-05 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-compound-removing solvent and method in lithography
US10622211B2 (en) 2016-08-05 2020-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-compound-removing solvent and method in lithography
US10101659B2 (en) 2016-08-12 2018-10-16 Taiwan Semiconductor Manufacturing Co., Ltd Lithography method with surface modification layer
US9978594B1 (en) 2016-11-15 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Formation method of semiconductor device structure using patterning stacks
US10453713B2 (en) 2016-11-29 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method for controlling temperature of furnace in semiconductor fabrication process
US10042252B2 (en) 2016-11-30 2018-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Extreme ultraviolet photoresist and method
US10163632B2 (en) 2016-12-15 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Material composition and process for substrate modification
US10658184B2 (en) 2016-12-15 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Pattern fidelity enhancement with directional patterning technology
US10121811B1 (en) 2017-08-25 2018-11-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method of high-aspect ratio pattern formation with submicron pixel pitch
US11300878B2 (en) 2017-11-13 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Photoresist developer and method of developing photoresist
US11029602B2 (en) 2017-11-14 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Photoresist composition and method of forming photoresist pattern
US10529552B2 (en) 2017-11-29 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a semiconductor device and a coating material
US10522349B2 (en) 2017-11-30 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Anti-reflective coating by ion implantation for lithography patterning
US10381481B1 (en) 2018-04-27 2019-08-13 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-layer photoresist
US11127592B2 (en) 2018-05-31 2021-09-21 Taiwan Semiconductor Manufacturing Co., Ltd. Photosensitive groups in resist layer
US11287740B2 (en) 2018-06-15 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Photoresist composition and method of forming photoresist pattern
US11054742B2 (en) 2018-06-15 2021-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. EUV metallic resist performance enhancement via additives
US11016386B2 (en) 2018-06-15 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Photoresist composition and method of forming photoresist pattern
US11069526B2 (en) 2018-06-27 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Using a self-assembly layer to facilitate selective formation of an etching stop layer
US11442364B2 (en) 2018-06-28 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Materials and methods for forming resist bottom layer
US10867805B2 (en) 2018-06-29 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Selective removal of an etching stop layer for improving overlay shift tolerance
US10838304B2 (en) 2018-08-13 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Priming material for organometallic resist
US10768527B2 (en) 2018-08-13 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Resist solvents for photolithography applications
US11106138B2 (en) 2018-08-14 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Lithography process and material for negative tone development
US11215924B2 (en) 2018-08-31 2022-01-04 Taiwan Semiconductor Manufacturing Co., Ltd. Photoresist, developer, and method of forming photoresist pattern
US11022885B2 (en) 2018-08-31 2021-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Photosensitive middle layer
US10867840B2 (en) 2018-09-27 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a semiconductor device
DE102019120765B4 (de) 2018-09-27 2024-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum bilden eines halbleiterbauelements
US11971659B2 (en) 2018-10-08 2024-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Photoresist composition and method of forming photoresist pattern
US10845704B2 (en) 2018-10-30 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Extreme ultraviolet photolithography method with infiltration for enhanced sensitivity and etch resistance
US11605538B2 (en) 2018-10-31 2023-03-14 Taiwan Semiconductor Manufacturing Co., Ltd. Protective composition and method of forming photoresist pattern
US11651961B2 (en) 2019-08-02 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Patterning process of a semiconductor structure with enhanced adhesion
US11681221B2 (en) 2019-08-28 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. EUV photoresist with low-activation-energy ligands or high-developer-solubility ligands
DE102020124247A1 (de) 2019-10-31 2021-05-06 Taiwan Semiconductor Manufacturing Co., Ltd. Fotolackentwickler und verfahren zum entwickeln von fotolack
US11694896B2 (en) 2019-10-31 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Photoresist developer and method of developing photoresist
US11934101B2 (en) 2019-11-27 2024-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Photoresist composition and method of forming photoresist pattern
US11502005B2 (en) 2020-02-19 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of forming the same
TW202136327A (zh) 2020-02-27 2021-10-01 台灣積體電路製造股份有限公司 製造半導體裝置的方法
US11703765B2 (en) 2020-02-27 2023-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Photoresist composition and method of manufacturing a semiconductor device
US11705332B2 (en) 2020-03-30 2023-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Photoresist layer surface treatment, cap layer, and method of forming photoresist pattern
DE102021101486A1 (de) 2020-03-30 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Photoresistschicht-oberflächenbehandlung, abdeckschichtund herstellungsverfahren einer photoresiststruktur
US11784046B2 (en) 2020-03-30 2023-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device
US12085855B2 (en) 2020-04-30 2024-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Resin, photoresist composition, and method of manufacturing semiconductor device
US12099301B2 (en) 2020-05-22 2024-09-24 Taiwan Semiconductor Manufacturing Co., Ltd. Underlayer composition and method of manufacturing a semiconductor device
US11942322B2 (en) 2020-05-22 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor devices and pattern formation method
US11714355B2 (en) 2020-06-18 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Photoresist composition and method of forming photoresist pattern
US12002675B2 (en) 2020-06-18 2024-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Photoresist layer outgassing prevention
US12087580B2 (en) 2021-08-30 2024-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1089369A (zh) * 1992-11-18 1994-07-13 三星电子株式会社 采用甲硅烷基化作用形成图形的方法
CN1988130A (zh) * 2005-12-24 2007-06-27 国际商业机器公司 制备双镶嵌结构的方法
US20080217761A1 (en) * 2007-03-08 2008-09-11 Advanced Chip Engineering Technology Inc. Structure of semiconductor device package and method of the same

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4811082A (en) 1986-11-12 1989-03-07 International Business Machines Corporation High performance integrated circuit packaging structure
US5075253A (en) 1989-04-12 1991-12-24 Advanced Micro Devices, Inc. Method of coplanar integration of semiconductor IC devices
US4990462A (en) 1989-04-12 1991-02-05 Advanced Micro Devices, Inc. Method for coplanar integration of semiconductor ic devices
US5106450A (en) 1990-12-20 1992-04-21 International Business Machines Corporation Dry film resist transport and lamination system for semiconductor wafers
EP0502679B1 (en) * 1991-03-04 2001-03-07 AT&T Corp. Semiconductor integrated circuit fabrication utilizing latent imagery
US5380681A (en) 1994-03-21 1995-01-10 United Microelectronics Corporation Three-dimensional multichip package and methods of fabricating
US6002177A (en) 1995-12-27 1999-12-14 International Business Machines Corporation High density integrated circuit packaging with chip stacking and via interconnections
KR100247706B1 (ko) 1997-11-07 2000-06-01 구광시 드라이 필름 포토레지스트
US6213376B1 (en) 1998-06-17 2001-04-10 International Business Machines Corp. Stacked chip process carrier
US6281042B1 (en) 1998-08-31 2001-08-28 Micron Technology, Inc. Structure and method for a high performance electronic packaging assembly
US6785447B2 (en) * 1998-10-09 2004-08-31 Fujitsu Limited Single and multilayer waveguides and fabrication process
US6271059B1 (en) 1999-01-04 2001-08-07 International Business Machines Corporation Chip interconnection structure using stub terminals
US6461895B1 (en) 1999-01-05 2002-10-08 Intel Corporation Process for making active interposer for high performance packaging applications
US6229216B1 (en) 1999-01-11 2001-05-08 Intel Corporation Silicon interposer and multi-chip-module (MCM) with through substrate vias
US6243272B1 (en) 1999-06-18 2001-06-05 Intel Corporation Method and apparatus for interconnecting multiple devices on a circuit board
US6355501B1 (en) 2000-09-21 2002-03-12 International Business Machines Corporation Three-dimensional chip stacking assembly
EP1209528B1 (en) 2000-11-28 2015-07-22 Eternal Technology Corporation Photoresist composition
KR100364635B1 (ko) 2001-02-09 2002-12-16 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
KR100394808B1 (ko) 2001-07-19 2003-08-14 삼성전자주식회사 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법
KR100435813B1 (ko) 2001-12-06 2004-06-12 삼성전자주식회사 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법
US6750547B2 (en) * 2001-12-26 2004-06-15 Micron Technology, Inc. Multi-substrate microelectronic packages and methods for manufacture
DE10200399B4 (de) 2002-01-08 2008-03-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Erzeugung einer dreidimensional integrierten Halbleitervorrichtung und dreidimensional integrierte Halbleitervorrichtung
US6975016B2 (en) 2002-02-06 2005-12-13 Intel Corporation Wafer bonding using a flexible bladder press and thinned wafers for three-dimensional (3D) wafer-to-wafer vertical stack integration, and application thereof
US6661085B2 (en) 2002-02-06 2003-12-09 Intel Corporation Barrier structure against corrosion and contamination in three-dimensional (3-D) wafer-to-wafer vertical stack
US6887769B2 (en) 2002-02-06 2005-05-03 Intel Corporation Dielectric recess for wafer-to-wafer and die-to-die metal bonding and method of fabricating the same
US6762076B2 (en) 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US6600222B1 (en) 2002-07-17 2003-07-29 Intel Corporation Stacked microelectronic packages
US6929904B2 (en) 2002-11-14 2005-08-16 The University Of North Carolina At Chapel Hill Positive tone lithography with carbon dioxide development systems
US6790748B2 (en) 2002-12-19 2004-09-14 Intel Corporation Thinning techniques for wafer-to-wafer vertical stacks
US6908565B2 (en) 2002-12-24 2005-06-21 Intel Corporation Etch thinning techniques for wafer-to-wafer vertical stacks
US6924551B2 (en) 2003-05-28 2005-08-02 Intel Corporation Through silicon via, folded flex microelectronic package
US6946384B2 (en) 2003-06-06 2005-09-20 Intel Corporation Stacked device underfill and a method of fabrication
US7320928B2 (en) 2003-06-20 2008-01-22 Intel Corporation Method of forming a stacked device filler
KR100537892B1 (ko) 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
US7345350B2 (en) 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
KR100621992B1 (ko) 2003-11-19 2006-09-13 삼성전자주식회사 이종 소자들의 웨이퍼 레벨 적층 구조와 방법 및 이를이용한 시스템-인-패키지
KR100570514B1 (ko) 2004-06-18 2006-04-13 삼성전자주식회사 웨이퍼 레벨 칩 스택 패키지 제조 방법
KR100618837B1 (ko) 2004-06-22 2006-09-01 삼성전자주식회사 웨이퍼 레벨 패키지를 위한 얇은 웨이퍼들의 스택을형성하는 방법
US7307005B2 (en) 2004-06-30 2007-12-11 Intel Corporation Wafer bonding with highly compliant plate having filler material enclosed hollow core
US7087538B2 (en) 2004-08-16 2006-08-08 Intel Corporation Method to fill the gap between coupled wafers
US7317256B2 (en) 2005-06-01 2008-01-08 Intel Corporation Electronic packaging including die with through silicon via
US7557597B2 (en) 2005-06-03 2009-07-07 International Business Machines Corporation Stacked chip security
US7402515B2 (en) 2005-06-28 2008-07-22 Intel Corporation Method of forming through-silicon vias with stress buffer collars and resulting devices
US7432592B2 (en) 2005-10-13 2008-10-07 Intel Corporation Integrated micro-channels for 3D through silicon architectures
US7528494B2 (en) 2005-11-03 2009-05-05 International Business Machines Corporation Accessible chip stack and process of manufacturing thereof
US7410884B2 (en) 2005-11-21 2008-08-12 Intel Corporation 3D integrated circuits using thick metal for backside connections and offset bumps
US7402442B2 (en) 2005-12-21 2008-07-22 International Business Machines Corporation Physically highly secure multi-chip assembly
US7279795B2 (en) 2005-12-29 2007-10-09 Intel Corporation Stacked die semiconductor package
US7576435B2 (en) 2007-04-27 2009-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Low-cost and ultra-fine integrated circuit packaging technique
KR101213175B1 (ko) 2007-08-20 2012-12-18 삼성전자주식회사 로직 칩에 층층이 쌓인 메모리장치들을 구비하는반도체패키지
US8105954B2 (en) * 2008-10-20 2012-01-31 aiwan Semiconductor Manufacturing Company, Ltd. System and method of vapor deposition
CN101930173B (zh) 2009-06-22 2014-05-14 罗门哈斯电子材料有限公司 光致酸产生剂和其光致抗蚀剂

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1089369A (zh) * 1992-11-18 1994-07-13 三星电子株式会社 采用甲硅烷基化作用形成图形的方法
CN1988130A (zh) * 2005-12-24 2007-06-27 国际商业机器公司 制备双镶嵌结构的方法
US20080217761A1 (en) * 2007-03-08 2008-09-11 Advanced Chip Engineering Technology Inc. Structure of semiconductor device package and method of the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107078168A (zh) * 2014-11-06 2017-08-18 德克萨斯仪器股份有限公司 用于高电压集成电路电容器的方法和设备
US10847605B2 (en) 2014-11-06 2020-11-24 Texas Instruments Incorporated Methods and apparatus for high voltage integrated circuit capacitors
CN114545734A (zh) * 2022-03-09 2022-05-27 珠海市能动科技光学产业有限公司 一种阻焊干膜光阻剂、其制备方法及应用
CN114545734B (zh) * 2022-03-09 2022-08-12 珠海市能动科技光学产业有限公司 一种阻焊干膜光阻剂、其制备方法及应用

Also Published As

Publication number Publication date
US8647796B2 (en) 2014-02-11
US20140117563A1 (en) 2014-05-01
CN102903629B (zh) 2015-10-28
US9859206B2 (en) 2018-01-02
US20130026644A1 (en) 2013-01-31

Similar Documents

Publication Publication Date Title
CN102903629A (zh) 光敏化合物梯度光刻胶
CN104428887B (zh) 从集成电路的晶片背侧层集成穿板通孔
US11862518B2 (en) Plated metallization structures
TW202310224A (zh) 具有天線之半導體封裝體
CN107068574A (zh) 半导体器件和方法
US8766422B2 (en) Through hole via filling using electroless plating
US9760002B2 (en) Circuit board formation using organic substrates
DE112016007567T5 (de) Gehäusesubstrat mit hochdichte-zwischenverbindungsschicht mit säulen- und via-verbindungen zur fan-out-skalierung
CN106468859A (zh) 用以使用二次曝光界定多个层图案的方法
CN107203099A (zh) 半导体器件及其制造方法
US20120057861A1 (en) Coating and developing apparatus and method, and storage medium
US20190139901A1 (en) Semiconductor device and method of unit specific progressive alignment
CN107768261A (zh) 制造半导体装置的方法
JP2018533060A5 (zh)
JP2014160820A (ja) コンフォーマル反射防止コーティング
KR101007561B1 (ko) 도전 리소그래픽 폴리머 및 이를 이용하여 소자를 만드는방법
US11307500B2 (en) Method for removing photoresistor layer, method of forming a pattern and method of manufacturing a package
KR20130126947A (ko) 피처 도금을 위한 선택적 시드층 처리
CN111492310A (zh) 乙炔基衍生的复合物、包含其的组合物、通过其制造涂层的方法以及制造包含该涂层的器件的方法
US10157803B2 (en) Semiconductor device and method of unit specific progressive alignment
TW202212965A (zh) 極紫外光（ｅｕｖ）圖案化方法、結構及材料
CN103365100A (zh) 光刻工艺分配系统及分配方法
TW201019047A (en) Photosensitive resin composition, photosensitive resin laminate, method for forming resist pattern, conductive pattern, printed wiring board, lead frame, base, and method for manufacturing semiconductor package
TW202411777A (zh) 感光性樹脂組合物、感光性樹脂積層體、光阻圖案形成方法、及導體圖案之製造方法
CN218730888U (zh) 一种晶圆级封装结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant